JPH11328006A - メモリ装置用アドレス制御回路 - Google Patents
メモリ装置用アドレス制御回路Info
- Publication number
- JPH11328006A JPH11328006A JP13908798A JP13908798A JPH11328006A JP H11328006 A JPH11328006 A JP H11328006A JP 13908798 A JP13908798 A JP 13908798A JP 13908798 A JP13908798 A JP 13908798A JP H11328006 A JPH11328006 A JP H11328006A
- Authority
- JP
- Japan
- Prior art keywords
- address
- address control
- control unit
- group
- groups
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【課題】 回路規模が小さく且つ動作制御が簡単なアド
レス制御回路を提供する。 【解決手段】 記憶部１１０は、複数のセクタからなる
３個のグループ１〜３に分割して使用される。第１のア
ドレス制御部１２１は、各グループごとに割り当てられ
た２ビットのアドレス（０ｈ〜２ｈ）を生成して出力す
る。第２のアドレス制御部１２２は、各グループ内でセ
クタごとに割り当てられたアドレス（００ｈ〜ＦＦｈ）
を生成して出力する。
レス制御回路を提供する。 【解決手段】 記憶部１１０は、複数のセクタからなる
３個のグループ１〜３に分割して使用される。第１のア
ドレス制御部１２１は、各グループごとに割り当てられ
た２ビットのアドレス（０ｈ〜２ｈ）を生成して出力す
る。第２のアドレス制御部１２２は、各グループ内でセ
クタごとに割り当てられたアドレス（００ｈ〜ＦＦｈ）
を生成して出力する。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばデュアル
ポートメモリ等のメモリ装置に使用するアドレス制御回
路に関するものである。
ポートメモリ等のメモリ装置に使用するアドレス制御回
路に関するものである。
【０００２】
【従来の技術】従来より、記憶領域を複数のグループに
分割して使用するタイプのメモリ装置が知られている。
このようなメモリ装置としては、例えばデュアルポート
メモリ等がある。
分割して使用するタイプのメモリ装置が知られている。
このようなメモリ装置としては、例えばデュアルポート
メモリ等がある。
【０００３】図３は、従来のメモリ装置の一構成例を概
略的に示すブロック図である。
略的に示すブロック図である。
【０００４】図３に示したように、記憶部３１０は、記
憶領域を３個のグループ１，２，３に分割して使用され
る。各グループ１〜３は、それぞれ、例えば２５６個の
セクタを備えている。
憶領域を３個のグループ１，２，３に分割して使用され
る。各グループ１〜３は、それぞれ、例えば２５６個の
セクタを備えている。
【０００５】アドレス制御部３２１は、記憶部３１０の
グループ１に対する書き込みや読み出しを行う際のアド
レスＡＤを生成する。同様に、アドレス制御部３２２は
グループ２に対する書き込み・読み出しを行う際のアド
レスＡＤを、アドレス制御部３２３はグループ３に対す
る書き込み・読み出しを行う際のアドレスＡＤを、それ
ぞれ生成する。
グループ１に対する書き込みや読み出しを行う際のアド
レスＡＤを生成する。同様に、アドレス制御部３２２は
グループ２に対する書き込み・読み出しを行う際のアド
レスＡＤを、アドレス制御部３２３はグループ３に対す
る書き込み・読み出しを行う際のアドレスＡＤを、それ
ぞれ生成する。
【０００６】セレクタ３２４は、アドレス制御部３２１
〜３２３が出力するアドレスＡＤのいずれかを選択し、
アドレスバス３６０を介して、記憶部３１０に送る。
〜３２３が出力するアドレスＡＤのいずれかを選択し、
アドレスバス３６０を介して、記憶部３１０に送る。
【０００７】リード／ライト制御部３３０は、リード／
ライト信号Ｒ／Ｗを生成し、信号線３７０を介して記憶
部３１０に送る。
ライト信号Ｒ／Ｗを生成し、信号線３７０を介して記憶
部３１０に送る。
【０００８】データ処理部３４０は、信号Ｒ／Ｗが「リ
ード」のときは、記憶部３１０が出力したデータＤをデ
ータバス３８０から入力して、所定の演算処理を行う。
一方、信号Ｒ／Ｗが「ライト」のときは、データバス３
８０を介して書き込みデータを記憶部３１０に供給す
る。
ード」のときは、記憶部３１０が出力したデータＤをデ
ータバス３８０から入力して、所定の演算処理を行う。
一方、信号Ｒ／Ｗが「ライト」のときは、データバス３
８０を介して書き込みデータを記憶部３１０に供給す
る。
【０００９】チップセレクタ３５０は、信号線３９０を
介して、チップセレクト信号ＣＳを記憶部３１０に送
る。
介して、チップセレクト信号ＣＳを記憶部３１０に送
る。
【００１０】図３に示したようなメモリ装置によれば、
グループ１，２，３について別個のアドレス制御部３２
１〜３２３を設けたので、例えば、グループ１に属する
セクタからの読み込みとグループ２に属するセクタから
の読み込みとを行った後でグループ３に属するセクタへ
の書き込みを行う処理を繰り返し実行するような場合
に、処理速度を速くすることができる。
グループ１，２，３について別個のアドレス制御部３２
１〜３２３を設けたので、例えば、グループ１に属する
セクタからの読み込みとグループ２に属するセクタから
の読み込みとを行った後でグループ３に属するセクタへ
の書き込みを行う処理を繰り返し実行するような場合
に、処理速度を速くすることができる。
【００１１】
【発明が解決しようとする課題】しかしながら、図３に
示したようなメモリ装置は、記憶部３１０のグループ数
と同数のアドレス制御部が必要となり、また、セレクタ
３２４を必要とするため、回路規模が大きくなってしま
うという欠点があった。
示したようなメモリ装置は、記憶部３１０のグループ数
と同数のアドレス制御部が必要となり、また、セレクタ
３２４を必要とするため、回路規模が大きくなってしま
うという欠点があった。
【００１２】また、記憶部３１０の記憶容量の増大に伴
ってアドレスのビット数が増加した場合（すなわちアド
レスバスの信号線数が増加した場合）にも、各アドレス
制御部３２１〜３２３やセレクタ３２４の回路規模が増
大してしまう。
ってアドレスのビット数が増加した場合（すなわちアド
レスバスの信号線数が増加した場合）にも、各アドレス
制御部３２１〜３２３やセレクタ３２４の回路規模が増
大してしまう。
【００１３】さらに、上述したような、グループ１に属
するセクタからの読み込みとグループ２に属するセクタ
からの読み込みとを行った後でグループ３に属するセク
タへの書き込みを行う処理を繰り返し実行するような場
合には、各アドレス制御部３２１〜３２３やセレクタ３
２４の動作制御が非常に複雑になってしまうという欠点
もあった。
するセクタからの読み込みとグループ２に属するセクタ
からの読み込みとを行った後でグループ３に属するセク
タへの書き込みを行う処理を繰り返し実行するような場
合には、各アドレス制御部３２１〜３２３やセレクタ３
２４の動作制御が非常に複雑になってしまうという欠点
もあった。
【００１４】このような理由から、回路規模が小さく、
且つ、動作制御が簡単な、アドレス制御回路が嘱望され
ていた。
且つ、動作制御が簡単な、アドレス制御回路が嘱望され
ていた。
【００１５】
【課題を解決するための手段】この発明は、記憶領域を
複数のセクタからなる複数のグループに分割して使用す
るメモリ装置のアドレス制御回路に関するものである。
複数のセクタからなる複数のグループに分割して使用す
るメモリ装置のアドレス制御回路に関するものである。
【００１６】そして、グループごとに割り当てられたア
ドレスビットを生成して出力する第１のアドレス制御部
と、グループ内でセクタごとに割り当てられたアドレス
ビットを生成して出力する第２のアドレス制御部とを備
える。
ドレスビットを生成して出力する第１のアドレス制御部
と、グループ内でセクタごとに割り当てられたアドレス
ビットを生成して出力する第２のアドレス制御部とを備
える。
【００１７】このような構成によれば、記憶領域を３個
以上のグループに分割して使用する場合でも２個のアド
レス制御部でアドレス制御を行うことができ、また、セ
レクタを必要としないので、回路規模を小さくすること
ができる。
以上のグループに分割して使用する場合でも２個のアド
レス制御部でアドレス制御を行うことができ、また、セ
レクタを必要としないので、回路規模を小さくすること
ができる。
【００１８】グループごとに割り当てられたアドレスビ
ットの生成とセクタごとに割り当てられたアドレスビッ
トの生成とを別個に行うので、アドレス制御を簡単化す
ることができる。
ットの生成とセクタごとに割り当てられたアドレスビッ
トの生成とを別個に行うので、アドレス制御を簡単化す
ることができる。
【００１９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。
【００２０】図１は、この実施の形態に係るアドレス制
御回路を搭載したメモリ装置の構成を概略的に示すブロ
ック図である。
御回路を搭載したメモリ装置の構成を概略的に示すブロ
ック図である。
【００２１】同図に示したように、記憶部１１０は、記
憶領域を３個のグループ１，２，３に分割して使用され
る。この実施の形態では、各グループ１〜３は、それぞ
れ、２５６個のセクタを備えているものとする（図示せ
ず）。
憶領域を３個のグループ１，２，３に分割して使用され
る。この実施の形態では、各グループ１〜３は、それぞ
れ、２５６個のセクタを備えているものとする（図示せ
ず）。
【００２２】この実施の形態では、グループ１に属する
各セクタのアドレスを０００ｈ〜０ＦＦｈ、グループ２
に属する各セクタのアドレスを１００ｈ〜１ＦＦｈ、グ
ループ３に属する各セクタのアドレスを２００ｈ〜２Ｆ
Ｆｈとする。すなわち、アドレスの上一桁が０ｈのセク
タはグループ１に属し、アドレスの上一桁が１ｈのセク
タはグループ２に属し、アドレスの上一桁が２ｈのセク
タはグループ３に属している。一方、アドレスの下二桁
は、同一グループ内の各セクタに割り当てられる。
各セクタのアドレスを０００ｈ〜０ＦＦｈ、グループ２
に属する各セクタのアドレスを１００ｈ〜１ＦＦｈ、グ
ループ３に属する各セクタのアドレスを２００ｈ〜２Ｆ
Ｆｈとする。すなわち、アドレスの上一桁が０ｈのセク
タはグループ１に属し、アドレスの上一桁が１ｈのセク
タはグループ２に属し、アドレスの上一桁が２ｈのセク
タはグループ３に属している。一方、アドレスの下二桁
は、同一グループ内の各セクタに割り当てられる。
【００２３】第１のアドレス制御部１２１は、グループ
ごとに割り当てられたアドレスビット（すなわち、アド
レスの上一桁）を生成して出力する。この実施の形態で
は、記憶部１１０の記憶領域を３個のグループに分割し
て使用するので、第１のアドレス制御部１２１が生成す
るアドレス値ＡＤ1 は、２ビットでよい。このため、第
１のアドレス制御部１２１から記憶部１１０へのアドレ
ス送信には、アドレスバス１６０（１０ビット）の上位
２ビットのみを使用する。
ごとに割り当てられたアドレスビット（すなわち、アド
レスの上一桁）を生成して出力する。この実施の形態で
は、記憶部１１０の記憶領域を３個のグループに分割し
て使用するので、第１のアドレス制御部１２１が生成す
るアドレス値ＡＤ1 は、２ビットでよい。このため、第
１のアドレス制御部１２１から記憶部１１０へのアドレ
ス送信には、アドレスバス１６０（１０ビット）の上位
２ビットのみを使用する。
【００２４】第２のアドレス制御部１２２は、グループ
１〜３内でセクタごとに割り当てられたアドレスビット
を生成して出力する。この実施の形態では、各グループ
１〜３のセクタ数はそれぞれ２５６個なので、第２のア
ドレス制御部１２２が生成するアドレスＡＤ2 は、８ビ
ットとなる。このため、第２のアドレス制御部１２２か
ら記憶部１１０へのアドレス送信には、アドレスバス１
６０の下位８ビットを使用する。第２のアドレス制御部
１２２としては、例えばアップカウンタを使用すること
ができる。
１〜３内でセクタごとに割り当てられたアドレスビット
を生成して出力する。この実施の形態では、各グループ
１〜３のセクタ数はそれぞれ２５６個なので、第２のア
ドレス制御部１２２が生成するアドレスＡＤ2 は、８ビ
ットとなる。このため、第２のアドレス制御部１２２か
ら記憶部１１０へのアドレス送信には、アドレスバス１
６０の下位８ビットを使用する。第２のアドレス制御部
１２２としては、例えばアップカウンタを使用すること
ができる。
【００２５】リード／ライト制御部１３０は、リード／
ライト信号Ｒ／Ｗを生成し、信号線１７０を介して記憶
部１１０に送る。
ライト信号Ｒ／Ｗを生成し、信号線１７０を介して記憶
部１１０に送る。
【００２６】データ処理部１４０は、信号Ｒ／Ｗが「リ
ード」のときは、記憶部１１０が出力したデータＤをデ
ータバス１８０から入力して、所定の演算処理を行う。
一方、信号Ｒ／Ｗが「ライト」のときは、データバス１
８０を介して書き込みデータを記憶部１１０に供給す
る。
ード」のときは、記憶部１１０が出力したデータＤをデ
ータバス１８０から入力して、所定の演算処理を行う。
一方、信号Ｒ／Ｗが「ライト」のときは、データバス１
８０を介して書き込みデータを記憶部１１０に供給す
る。
【００２７】チップセレクタ１５０は、信号線１９０を
介して、チップセレクト信号ＣＳを記憶部１１０に送
る。
介して、チップセレクト信号ＣＳを記憶部１１０に送
る。
【００２８】続いて、図１に示したメモリ装置の動作例
について、図２を用いて説明する。以下に説明する各部
１２１，１２２，１３０，１４０の動作は、例えば、図
示しないＣＰＵ(Central Processing Unit) によって制
御される。
について、図２を用いて説明する。以下に説明する各部
１２１，１２２，１３０，１４０の動作は、例えば、図
示しないＣＰＵ(Central Processing Unit) によって制
御される。
【００２９】まず、第１のアドレス制御部１２１の出力
値ＡＤ1 を０ｈに設定すると共に、第２のアドレス制御
部１２２の出力値ＡＤ2 を００ｈに設定する（Ｓ２０
１）。
値ＡＤ1 を０ｈに設定すると共に、第２のアドレス制御
部１２２の出力値ＡＤ2 を００ｈに設定する（Ｓ２０
１）。
【００３０】その後、リード／ライト制御部１３０の出
力Ｒ／Ｗを「リード」に設定すると（Ｓ２０２）、記憶
部１１０から０００ｈ番地のデータＤ（すなわちグルー
プ１の最初のデータ）がデータバス１８０に出力され
る。データ処理部１４０は、このデータＤをデータバス
１８０から入力する（Ｓ２０３）。
力Ｒ／Ｗを「リード」に設定すると（Ｓ２０２）、記憶
部１１０から０００ｈ番地のデータＤ（すなわちグルー
プ１の最初のデータ）がデータバス１８０に出力され
る。データ処理部１４０は、このデータＤをデータバス
１８０から入力する（Ｓ２０３）。
【００３１】次に、第１のアドレス制御部１２１の出力
値ＡＤ1 を１ｈに設定する（Ｓ２０４）。このとき、第
２のアドレス制御部１２２の出力値ＡＤ2 は００ｈのま
まとする。
値ＡＤ1 を１ｈに設定する（Ｓ２０４）。このとき、第
２のアドレス制御部１２２の出力値ＡＤ2 は００ｈのま
まとする。
【００３２】その後、リード／ライト制御部１３０の出
力を「リード」に設定すると（Ｓ２０５）、記憶部１１
０から１００ｈ番地のデータＤ（すなわちグループ２の
最初のデータ）がデータバス１８０に出力される。デー
タ処理部１４０は、このデータＤをデータバス１８０か
ら入力する（Ｓ２０６）。
力を「リード」に設定すると（Ｓ２０５）、記憶部１１
０から１００ｈ番地のデータＤ（すなわちグループ２の
最初のデータ）がデータバス１８０に出力される。デー
タ処理部１４０は、このデータＤをデータバス１８０か
ら入力する（Ｓ２０６）。
【００３３】次に、第１のアドレス制御部１２１の出力
値ＡＤ1 を２ｈに設定する（Ｓ２０７）。このとき、第
２のアドレス制御部１２２の出力値ＡＤ2 は００ｈのま
まとする。続いて、データ処理部１４０が、書き込みデ
ータＤを、データバス１８０上に出力する（Ｓ２０
８）。
値ＡＤ1 を２ｈに設定する（Ｓ２０７）。このとき、第
２のアドレス制御部１２２の出力値ＡＤ2 は００ｈのま
まとする。続いて、データ処理部１４０が、書き込みデ
ータＤを、データバス１８０上に出力する（Ｓ２０
８）。
【００３４】その後、リード／ライト制御部１３０の出
力を「ライト」に設定すると（Ｓ２０９）、記憶部１１
０の２００ｈ番地にデータＤ（すなわちグループ３の最
初のデータ）が書き込まれる。
力を「ライト」に設定すると（Ｓ２０９）、記憶部１１
０の２００ｈ番地にデータＤ（すなわちグループ３の最
初のデータ）が書き込まれる。
【００３５】続いて、第２のアドレス制御部１２２の出
力値ＡＤ2 と値「ＦＦｈ」とを比較する（Ｓ２１０）。
そして、これらの値が一致しなかった場合は、第１のア
ドレス制御部１２１の出力値ＡＤ1 を０ｈに設定すると
共に、第２のアドレス制御部１２２の出力値ＡＤ2 を
「１ｈ」だけ増加させる（Ｓ２１１）。ここでは、Ｓ２
１０における第２のアドレス制御部１２２の出力値ＡＤ
2 は００ｈなので、Ｓ２１１を実行することにより、第
２のアドレス制御部１２２の出力値ＡＤ2 は「０１ｈ」
となる。
力値ＡＤ2 と値「ＦＦｈ」とを比較する（Ｓ２１０）。
そして、これらの値が一致しなかった場合は、第１のア
ドレス制御部１２１の出力値ＡＤ1 を０ｈに設定すると
共に、第２のアドレス制御部１２２の出力値ＡＤ2 を
「１ｈ」だけ増加させる（Ｓ２１１）。ここでは、Ｓ２
１０における第２のアドレス制御部１２２の出力値ＡＤ
2 は００ｈなので、Ｓ２１１を実行することにより、第
２のアドレス制御部１２２の出力値ＡＤ2 は「０１ｈ」
となる。
【００３６】その後、Ｓ２０２以降の処理が、再度実行
される。これらＳ２０２〜Ｓ２１１は、Ｓ２１０におい
て第２のアドレス制御部１２２の出力値ＡＤ2 が値「Ｆ
Ｆｈ」に一致すると判断されるまで繰り返される。
される。これらＳ２０２〜Ｓ２１１は、Ｓ２１０におい
て第２のアドレス制御部１２２の出力値ＡＤ2 が値「Ｆ
Ｆｈ」に一致すると判断されるまで繰り返される。
【００３７】Ｓ２１０において第２のアドレス制御部１
２２の出力値ＡＤ2 がＦＦｈとなった場合には、一連の
処理が終了する。
２２の出力値ＡＤ2 がＦＦｈとなった場合には、一連の
処理が終了する。
【００３８】このように、この実施の形態に係るメモリ
装置によれば、記憶領域を３個のグループ１〜３に分割
して使用するにもかかわらず２個のアドレス制御部でア
ドレス制御を行うことができ、また、セレクタを必要と
しないので、回路規模を小さくすることができる。
装置によれば、記憶領域を３個のグループ１〜３に分割
して使用するにもかかわらず２個のアドレス制御部でア
ドレス制御を行うことができ、また、セレクタを必要と
しないので、回路規模を小さくすることができる。
【００３９】また、第１のアドレス制御部１２１で記憶
領域のグループを指定し、第２のアドレス制御部１２２
でセクタを指定することとしたので、アドレス制御を単
純化することができるとともに、規則的にデータを並べ
ることができるためデータの取り扱いが容易となる。
領域のグループを指定し、第２のアドレス制御部１２２
でセクタを指定することとしたので、アドレス制御を単
純化することができるとともに、規則的にデータを並べ
ることができるためデータの取り扱いが容易となる。
【００４０】なお、ここでは記憶部１１０が１個のみの
場合について説明したが、記憶部を２個以上備えたメモ
リ装置に本発明を適用することも可能である。この場合
には、チップセレクタ１５０が出力するチップセレクト
信号ＣＳを切り換えることにより、記憶部の切り換えを
行えばよい。
場合について説明したが、記憶部を２個以上備えたメモ
リ装置に本発明を適用することも可能である。この場合
には、チップセレクタ１５０が出力するチップセレクト
信号ＣＳを切り換えることにより、記憶部の切り換えを
行えばよい。
【００４１】
【発明の効果】以上詳細に説明したように、この発明に
よれば、回路規模が小さく且つ動作制御が簡単なアドレ
ス制御回路を提供することができる。
よれば、回路規模が小さく且つ動作制御が簡単なアドレ
ス制御回路を提供することができる。
【図１】実施の形態に係るアドレス制御回路を搭載した
メモリ装置の構成を概略的に示すブロック図である。
メモリ装置の構成を概略的に示すブロック図である。
【図２】実施の形態に係るアドレス制御回路の動作を説
明するためのフローチャートである。
明するためのフローチャートである。
【図３】従来のメモリ装置の一構成例を概略的に示すブ
ロック図である。
ロック図である。
１１０ 記憶部 １２１ 第１のアドレス制御部 １２２ 第２のアドレス制御部 １３０ リード／ライト制御部 １４０ データ処理部 １５０ チップセレクタ １６０ アドレスバス １７０，１９０ 信号線 １８０ データバス
Claims (2)
- 【請求項１】 記憶領域を複数のセクタからなる複数の
グループに分割して使用するメモリ装置のアドレス制御
回路において、 前記グループごとに割り当てられたアドレスビットを生
成して出力する第１のアドレス制御部と、 前記グループ内で前記セクタごとに割り当てられたアド
レスビットを生成して出力する第２のアドレス制御部
と、 を備えたことを特徴とするメモリ装置用アドレス制御回
路。 - 【請求項２】 前記第２のアドレス制御部がアップカウ
ンタまたはダウンカウンタであることを特徴とする請求
項１に記載のメモリ装置用アドレス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13908798A JPH11328006A (ja) | 1998-05-21 | 1998-05-21 | メモリ装置用アドレス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13908798A JPH11328006A (ja) | 1998-05-21 | 1998-05-21 | メモリ装置用アドレス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11328006A true JPH11328006A (ja) | 1999-11-30 |
Family
ID=15237192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13908798A Withdrawn JPH11328006A (ja) | 1998-05-21 | 1998-05-21 | メモリ装置用アドレス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11328006A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009020913A (ja) * | 2008-10-02 | 2009-01-29 | Seiko Epson Corp | 印刷記録材容器の識別システムおよび識別方法 |
-
1998
- 1998-05-21 JP JP13908798A patent/JPH11328006A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009020913A (ja) * | 2008-10-02 | 2009-01-29 | Seiko Epson Corp | 印刷記録材容器の識別システムおよび識別方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2018190277A (ja) | メモリアクセス制御装置及びその制御方法 | |
| JP2003084751A5 (ja) | ||
| JPH0752420B2 (ja) | 入出力装置アドレス方式 | |
| US5748555A (en) | Memory address preview control circuit | |
| JPS59173863A (ja) | マスクメモリ方式 | |
| JP3429880B2 (ja) | メモリ装置およびメモリアクセス方法 | |
| JP2002163887A (ja) | シンクロナスｄｒａｍ | |
| JP3704927B2 (ja) | プログラマブルコントローラ | |
| JPS6076094A (ja) | 読み出し専用メモリ | |
| JPH0553920A (ja) | 構造化アドレス生成装置 | |
| JP2005267362A (ja) | Ｓｉｍｄプロセッサを用いた画像処理方法及び画像処理装置 | |
| JP2002024157A (ja) | Ｄｍａ処理方法およびｄｍａ処理装置 | |
| JP3039054B2 (ja) | 画像処理装置 | |
| JPS59218690A (ja) | バツフア記憶装置 | |
| JPH022299A (ja) | 時間スイッチ回路 | |
| SU1624526A2 (ru) | Запоминающее устройство с многоформатным доступом к данным | |
| JPH1069427A (ja) | データ分配処理方式 | |
| JP2001117813A (ja) | マルチチャンネル信号処理装置 | |
| JPH06337847A (ja) | マルチプロセッサ装置 | |
| JPH0660019A (ja) | データ格納方式 | |
| JPH02294858A (ja) | キャッシュメモリ | |
| JPS6159543A (ja) | 情報処理装置 | |
| JPS59132483A (ja) | アドレス変換装置 | |
| JPS5856023A (ja) | 配列変換装置 | |
| JPH0757079A (ja) | 画像処理装置の網点化処理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |