JPH0660019A - データ格納方式 - Google Patents
データ格納方式Info
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- JPH0660019A JPH0660019A JP4212819A JP21281992A JPH0660019A JP H0660019 A JPH0660019 A JP H0660019A JP 4212819 A JP4212819 A JP 4212819A JP 21281992 A JP21281992 A JP 21281992A JP H0660019 A JPH0660019 A JP H0660019A
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Abstract
(57)【要約】
【目的】 この発明は、データ格納方式に関し、データ
伝送装置等において、メモリに格納するデータの数や種
類が増加した場合に、現状のメモリにおける未使用領域
を有効に使用することによって、メモリの増加を最小限
におさえ、コストアップを防ぐことを目的とする。 【構成】 一定周期の時系列データをメモリ４に対して
読み出し・書き込みをするデータ格納方式において、メ
モリ４に記憶されるデータのビット数がメモリに固有の
１アドレス当りのビット容量よりも小さく、メモリ４が
同一アドレスに複数個のデータが記憶できる容量を所有
している場合に、データ線の使用本数を増加し、制御手
段２が複数個のデータを同一アドレスに書込む形式のた
だ１つのデータに変換し、同一アドレスにその複数個の
データを記憶することを特徴とする。
伝送装置等において、メモリに格納するデータの数や種
類が増加した場合に、現状のメモリにおける未使用領域
を有効に使用することによって、メモリの増加を最小限
におさえ、コストアップを防ぐことを目的とする。 【構成】 一定周期の時系列データをメモリ４に対して
読み出し・書き込みをするデータ格納方式において、メ
モリ４に記憶されるデータのビット数がメモリに固有の
１アドレス当りのビット容量よりも小さく、メモリ４が
同一アドレスに複数個のデータが記憶できる容量を所有
している場合に、データ線の使用本数を増加し、制御手
段２が複数個のデータを同一アドレスに書込む形式のた
だ１つのデータに変換し、同一アドレスにその複数個の
データを記憶することを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は、データ格納方式に関
し、さらに詳しくは、データの記憶数が増加したり、１
データ当りのビット数が増加した場合において、メモリ
を有効に利用してデータの読み出し・書き込みを行うデ
ータ格納方式に関する。
し、さらに詳しくは、データの記憶数が増加したり、１
データ当りのビット数が増加した場合において、メモリ
を有効に利用してデータの読み出し・書き込みを行うデ
ータ格納方式に関する。
【０００２】
【従来の技術】データ伝送装置や多重化装置等におい
て、収容チャネル数が増加したり、伝送制御用のデータ
の種類が増加することに伴い、データを記憶するメモリ
を増設する必要がある。
て、収容チャネル数が増加したり、伝送制御用のデータ
の種類が増加することに伴い、データを記憶するメモリ
を増設する必要がある。
【０００３】また、通常、データ伝送装置等においてデ
ータを格納するメモリを選定し、システムを設計する際
には、データ量又は制御数に対応した記憶容量を持ち、
さらに１データ当りに必要なビット数すなわち制御する
項目の種類の数を考慮してメモリの容量やアクセスする
アドレス線やデータ線を決定する。
ータを格納するメモリを選定し、システムを設計する際
には、データ量又は制御数に対応した記憶容量を持ち、
さらに１データ当りに必要なビット数すなわち制御する
項目の種類の数を考慮してメモリの容量やアクセスする
アドレス線やデータ線を決定する。
【０００４】たとえば、チャネル数がＮ個で各チャネル
ごとのデータの種類すなわちビット数がＭ個である場合
は、メモリの指定できるアドレス領域をＮ個とし、メモ
リの１アドレス当りのビット数をＭビットとするメモリ
を使用している。
ごとのデータの種類すなわちビット数がＭ個である場合
は、メモリの指定できるアドレス領域をＮ個とし、メモ
リの１アドレス当りのビット数をＭビットとするメモリ
を使用している。
【０００５】
【発明が解決しようとする課題】従来のデータ伝送装置
において、収容するチャネル数やデータの種類の数に予
めある程度余裕を持ってメモリは設計されるが、余分な
メモリを最初から所有するのは装置の高価格化や消費電
力の増大につながるので好ましくはない。また、装置導
入後に、チャネル数やデータ種類の増加によってメモリ
を増加させるのもコスト高となり好ましくない。したが
って、チャネル数やデータ種類が増加しても現状使用し
ているメモリ構成そのままか、メモリを増加させるにし
ても、できるだけ最小限におさえる必要がある。
において、収容するチャネル数やデータの種類の数に予
めある程度余裕を持ってメモリは設計されるが、余分な
メモリを最初から所有するのは装置の高価格化や消費電
力の増大につながるので好ましくはない。また、装置導
入後に、チャネル数やデータ種類の増加によってメモリ
を増加させるのもコスト高となり好ましくない。したが
って、チャネル数やデータ種類が増加しても現状使用し
ているメモリ構成そのままか、メモリを増加させるにし
ても、できるだけ最小限におさえる必要がある。
【０００６】特に、図５（ａ）に示すように現在使用し
ている１アドレス当りのビット数が１アドレス当りのビ
ット容量よりも少ないが、データ数が増加したためにメ
モリアドレスが足りなくなった場合にも、新たにメモリ
を追加するのは、メモリの使用効率が悪く好ましくな
い。
ている１アドレス当りのビット数が１アドレス当りのビ
ット容量よりも少ないが、データ数が増加したためにメ
モリアドレスが足りなくなった場合にも、新たにメモリ
を追加するのは、メモリの使用効率が悪く好ましくな
い。
【０００７】また、図５（ｂ）に示すようにチャネル数
すなわちデータ数は増加しないが、データの種類すなわ
ちビット数を増加させたい場合において、メモリの容量
（メモリアドレス）は余っているが、１アドレス当りの
ビット数が不足するという状態が生じているときに、新
たにメモリを追加するというのは、メモリの使用効率が
悪く好ましくない。
すなわちデータ数は増加しないが、データの種類すなわ
ちビット数を増加させたい場合において、メモリの容量
（メモリアドレス）は余っているが、１アドレス当りの
ビット数が不足するという状態が生じているときに、新
たにメモリを追加するというのは、メモリの使用効率が
悪く好ましくない。
【０００８】この発明は、以上のような事情を考慮して
なされたもので、データ伝送装置等においてメモリに格
納するデータの数や種類が増加した場合に、現状のメモ
リにおける未使用領域を有効に使用することによって、
メモリの増加を最小限におさえ、コストアップを防ぐこ
とを目的とするデータ格納方式を提供するものである。
なされたもので、データ伝送装置等においてメモリに格
納するデータの数や種類が増加した場合に、現状のメモ
リにおける未使用領域を有効に使用することによって、
メモリの増加を最小限におさえ、コストアップを防ぐこ
とを目的とするデータ格納方式を提供するものである。
【０００９】
【課題を解決するための手段】図１に、この発明の構成
のブロック図を示す。同図において、この発明は、一定
周期の時系列データをメモリ４に対して読み出し・書き
込みをするデータ格納方式において、時系列データを入
力するデータ入力手段１と、データを記憶するメモリ４
と、メモリ４への読み出し・書き込みをするタイミング
を生成するタイミング生成手段３と、メモリ４からの出
力データを加工するデータ処理手段５と、データの入力
および読み出し・書き込みを制御する制御手段２を備
え、メモリ４に記憶される時系列データのビット数がメ
モリ４に固有の１アドレス当りのビット容量よりも小さ
く、メモリ４が同一アドレスに複数個のデータが記憶で
きる容量を所有している場合に、メモリ４へのデータの
読み出し・書き込みの経路となるデータ線の使用本数を
増加し、制御手段２が複数個のデータを同一アドレスに
書込む形式のただ１つのデータに変換し、メモリ４内の
同一アドレスに複数個のデータを記憶し、データ処理手
段５が１つのアドレスに記憶された複数個のデータを取
り出し、各データに分離することを特徴とするデータ格
納方式を提供するものである。
のブロック図を示す。同図において、この発明は、一定
周期の時系列データをメモリ４に対して読み出し・書き
込みをするデータ格納方式において、時系列データを入
力するデータ入力手段１と、データを記憶するメモリ４
と、メモリ４への読み出し・書き込みをするタイミング
を生成するタイミング生成手段３と、メモリ４からの出
力データを加工するデータ処理手段５と、データの入力
および読み出し・書き込みを制御する制御手段２を備
え、メモリ４に記憶される時系列データのビット数がメ
モリ４に固有の１アドレス当りのビット容量よりも小さ
く、メモリ４が同一アドレスに複数個のデータが記憶で
きる容量を所有している場合に、メモリ４へのデータの
読み出し・書き込みの経路となるデータ線の使用本数を
増加し、制御手段２が複数個のデータを同一アドレスに
書込む形式のただ１つのデータに変換し、メモリ４内の
同一アドレスに複数個のデータを記憶し、データ処理手
段５が１つのアドレスに記憶された複数個のデータを取
り出し、各データに分離することを特徴とするデータ格
納方式を提供するものである。
【００１０】また、この発明は、制御手段２が指定でき
るメモリ４のアドレスの数がメモリ４に固有の指定可能
なアドレス領域の最大容量の１／２以下であり、メモリ
４に固有の１アドレス当りのビット容量よりも大きなビ
ット数を持つ時系列データを記録する場合に、メモリ４
のアドレスを指定する経路であるアドレス線の使用本数
を増加し、制御手段２がメモリ４の１アドレス当りのビ
ット容量よりも大きなビット数を持つ時系列データをビ
ット容量分のデータとビット容量を越えたビット数を持
つデータに分割し、メモリ４のそれぞれ別のアドレスに
記憶し、データ処理手段５が２つのアドレスに分割して
記憶されているデータを取り出し、１つのデータとして
結合し再生することを特徴とするデータ格納方式を提供
するものである。
るメモリ４のアドレスの数がメモリ４に固有の指定可能
なアドレス領域の最大容量の１／２以下であり、メモリ
４に固有の１アドレス当りのビット容量よりも大きなビ
ット数を持つ時系列データを記録する場合に、メモリ４
のアドレスを指定する経路であるアドレス線の使用本数
を増加し、制御手段２がメモリ４の１アドレス当りのビ
ット容量よりも大きなビット数を持つ時系列データをビ
ット容量分のデータとビット容量を越えたビット数を持
つデータに分割し、メモリ４のそれぞれ別のアドレスに
記憶し、データ処理手段５が２つのアドレスに分割して
記憶されているデータを取り出し、１つのデータとして
結合し再生することを特徴とするデータ格納方式を提供
するものである。
【００１１】ここで、データの入力および読み出し・書
き込みを制御する制御手段２は通常ＣＰＵが用いられ、
データを記憶するメモリとしてはＲＡＭが用いられる。
データ処理手段５は、データの多重及び分離を行う多重
化回路等が用いられる。
き込みを制御する制御手段２は通常ＣＰＵが用いられ、
データを記憶するメモリとしてはＲＡＭが用いられる。
データ処理手段５は、データの多重及び分離を行う多重
化回路等が用いられる。
【００１２】
【作用】この発明に従えば、メモリに記憶される１つの
データのビット数がメモリの１アドレス当りのビット容
量よりも小さいためメモリの未使用領域が存在するが、
データ数が増加してメモリアドレスが不足する場合に
は、メモリのデータ線の使用本数を増加し、メモリ内の
同一アドレスに複数個のデータを記憶するようにしてい
るので、メモリの有効利用とコストの削減に寄与すると
共に使用メモリの増加を最小限におさえることができ
る。
データのビット数がメモリの１アドレス当りのビット容
量よりも小さいためメモリの未使用領域が存在するが、
データ数が増加してメモリアドレスが不足する場合に
は、メモリのデータ線の使用本数を増加し、メモリ内の
同一アドレスに複数個のデータを記憶するようにしてい
るので、メモリの有効利用とコストの削減に寄与すると
共に使用メモリの増加を最小限におさえることができ
る。
【００１３】また、メモリに記憶される１つのデータの
ビット数がメモリの１アドレス当りのビット容量よりも
大きいためビット数は不足するが、データ数が少なくメ
モリの未使用領域が存在する場合には、メモリのアドレ
ス線を増加し、メモリ内の複数アドレスに１つのデータ
を分離させて記憶するようにしているので、メモリの有
効利用とコストの削減に寄与すると共に使用メモリの増
加を最小限におさえることができる。
ビット数がメモリの１アドレス当りのビット容量よりも
大きいためビット数は不足するが、データ数が少なくメ
モリの未使用領域が存在する場合には、メモリのアドレ
ス線を増加し、メモリ内の複数アドレスに１つのデータ
を分離させて記憶するようにしているので、メモリの有
効利用とコストの削減に寄与すると共に使用メモリの増
加を最小限におさえることができる。
【００１４】
【実施例】以下、図に示す実施例に基づいて、この発明
を説明する。なお、これによって、この発明が限定され
るものではない。図２に実施例の構成ブロック図を示
す。入力インターフェース１１は、入力データを受信
し、信号レベル変換やＡ／Ｄ変換などを行って、ＣＰＵ
へ送る部分である。ＣＰＵ１２は、データ伝送装置にお
いて、データ入力およびメモリに対する読み出し・書き
込み等の動作の制御を行うものである。ＲＯＭ１６は、
固定データや制御プログラムを記憶しているメモリであ
る。ＲＡＭ１４は、入力データや、多重化処理等に必要
な制御データを記憶しているメモリである。タイミング
・アドレス生成部１３は、ＲＡＭをアクセスするタイミ
ングを生成し、またＲＡＭに対する書き込みと読み出し
のアドレスを生成する部分である。多重化部１５は、Ｒ
ＡＭ内のデータを多重化あるいは所定のフォーマットに
加工してデータを出力する部分である。
を説明する。なお、これによって、この発明が限定され
るものではない。図２に実施例の構成ブロック図を示
す。入力インターフェース１１は、入力データを受信
し、信号レベル変換やＡ／Ｄ変換などを行って、ＣＰＵ
へ送る部分である。ＣＰＵ１２は、データ伝送装置にお
いて、データ入力およびメモリに対する読み出し・書き
込み等の動作の制御を行うものである。ＲＯＭ１６は、
固定データや制御プログラムを記憶しているメモリであ
る。ＲＡＭ１４は、入力データや、多重化処理等に必要
な制御データを記憶しているメモリである。タイミング
・アドレス生成部１３は、ＲＡＭをアクセスするタイミ
ングを生成し、またＲＡＭに対する書き込みと読み出し
のアドレスを生成する部分である。多重化部１５は、Ｒ
ＡＭ内のデータを多重化あるいは所定のフォーマットに
加工してデータを出力する部分である。
【００１５】図３に、実施例におけるメモリ使用説明図
−１を示す。図３（ａ）において、メモリのアドレス空
間が０〜３１までの３２個でアドレスを指定するアドレ
ス線がＡ0 〜Ａ4 の５本であったとする。また、メモリ
は１アドレス当り８ビットのデータを記憶できるものを
使用するが、ここでは記憶するデータが４ビットデータ
であり、用意された８ビットメモリに対してビット０〜
３の４ビットが使用され、８本のデータ線（Ｄ0 〜Ｄ7)
のうちＤ0 〜Ｄ3 の４本が使用できる状態であったとす
る。
−１を示す。図３（ａ）において、メモリのアドレス空
間が０〜３１までの３２個でアドレスを指定するアドレ
ス線がＡ0 〜Ａ4 の５本であったとする。また、メモリ
は１アドレス当り８ビットのデータを記憶できるものを
使用するが、ここでは記憶するデータが４ビットデータ
であり、用意された８ビットメモリに対してビット０〜
３の４ビットが使用され、８本のデータ線（Ｄ0 〜Ｄ7)
のうちＤ0 〜Ｄ3 の４本が使用できる状態であったとす
る。
【００１６】このとき、図２のＣＰＵ１２は、アドレス
線Ａ0 〜Ａ4 を通してデータを格納すべきアドレスを指
定して、４ビットデータをデータ線Ｄ0 〜Ｄ3 を通して
メモリへの書き込みまたはメモリからの読み出しを行
う。このように、メモリへのデータの書き込み・読み出
しを行うと、図３（ａ）に示すように、ビットの０〜３
の位置にのみデータが記憶され、ビット４〜７は常に未
使用の領域として残っている。
線Ａ0 〜Ａ4 を通してデータを格納すべきアドレスを指
定して、４ビットデータをデータ線Ｄ0 〜Ｄ3 を通して
メモリへの書き込みまたはメモリからの読み出しを行
う。このように、メモリへのデータの書き込み・読み出
しを行うと、図３（ａ）に示すように、ビットの０〜３
の位置にのみデータが記憶され、ビット４〜７は常に未
使用の領域として残っている。
【００１７】この実施例では、アドレス線としてＡ0 〜
Ａ4 の５ビットを使用しているためメモリに３２個のデ
ータを記憶することができるが、１つのデータのビット
数は４ビットであるが、取り扱うデータ数が増加し３３
個以上のデータをメモリに記憶する必要が生じた場合
は、４本のデータ線を使用するかぎりはメモリを増やす
しかない。
Ａ4 の５ビットを使用しているためメモリに３２個のデ
ータを記憶することができるが、１つのデータのビット
数は４ビットであるが、取り扱うデータ数が増加し３３
個以上のデータをメモリに記憶する必要が生じた場合
は、４本のデータ線を使用するかぎりはメモリを増やす
しかない。
【００１８】そこで、前記したＤ0 〜Ｄ3 の４本のデー
タ線に加えて、未使用であったＤ4〜Ｄ7 の４本のデー
タ線も利用し、３３個以上６４個以下の４ビットデータ
の記憶ができるようにする。
タ線に加えて、未使用であったＤ4〜Ｄ7 の４本のデー
タ線も利用し、３３個以上６４個以下の４ビットデータ
の記憶ができるようにする。
【００１９】まず、メモリへのデータの書き込み動作の
例について説明する。以下の説明において、Ｎ＝０〜３
１の整数とする。４本のデータ線のみを利用していた時
に偶数アドレス２Ｎに記憶していたデータに関しては、
ＣＰＵはデータ線Ｄ0 〜Ｄ3 を利用し、メモリの実アド
レスＮの下位ビット（０〜３）にのみデータを書き込
む。たとえば、図３（ａ）のアドレス２（Ｎ＝１）に記
憶していたデータＣは、図３（ｂ）のアドレス１の下位
ビット（０〜３）に書き込む。
例について説明する。以下の説明において、Ｎ＝０〜３
１の整数とする。４本のデータ線のみを利用していた時
に偶数アドレス２Ｎに記憶していたデータに関しては、
ＣＰＵはデータ線Ｄ0 〜Ｄ3 を利用し、メモリの実アド
レスＮの下位ビット（０〜３）にのみデータを書き込
む。たとえば、図３（ａ）のアドレス２（Ｎ＝１）に記
憶していたデータＣは、図３（ｂ）のアドレス１の下位
ビット（０〜３）に書き込む。
【００２０】４本のデータ線のみを利用していた時に奇
数アドレス２Ｎ＋１に記憶していたデータに関しては、
ＣＰＵ１２はデータ線Ｄ4 〜Ｄ7 を利用し、メモリの実
アドレスＮの上位ビット（４〜７）にのみデータを書き
込む。たとえば、図３（ａ）のアドレス１（Ｎ＝０）に
記憶していたデータＢは、図３（ｂ）のアドレス０の上
位ビット（４〜７）に書き込む。
数アドレス２Ｎ＋１に記憶していたデータに関しては、
ＣＰＵ１２はデータ線Ｄ4 〜Ｄ7 を利用し、メモリの実
アドレスＮの上位ビット（４〜７）にのみデータを書き
込む。たとえば、図３（ａ）のアドレス１（Ｎ＝０）に
記憶していたデータＢは、図３（ｂ）のアドレス０の上
位ビット（４〜７）に書き込む。
【００２１】ここで、あるアドレスの上位ビット（４〜
７）あるいは下位ビット（０〜３）のみにデータを書込
むための１つの方法として、ハードウェアロジックによ
って書込まないビットの方をＯＰＥＮ状態にしてしまう
方法が考えられる。すなわち、下位ビット（０〜３）に
データを書き込む場合は、データ線Ｄ4 〜Ｄ7 をＯＰＥ
Ｎ状態に、上位ビット（４〜７）にデータを書き込む場
合は、データ線Ｄ0 〜Ｄ3 をＯＰＥＮ状態にする。
７）あるいは下位ビット（０〜３）のみにデータを書込
むための１つの方法として、ハードウェアロジックによ
って書込まないビットの方をＯＰＥＮ状態にしてしまう
方法が考えられる。すなわち、下位ビット（０〜３）に
データを書き込む場合は、データ線Ｄ4 〜Ｄ7 をＯＰＥ
Ｎ状態に、上位ビット（４〜７）にデータを書き込む場
合は、データ線Ｄ0 〜Ｄ3 をＯＰＥＮ状態にする。
【００２２】また別の方法としては、ＣＰＵ１２の制御
プログラムによって、データを書き込む前に書き込もう
とするアドレスのデータ（０〜７ビット）を読み出し、
上位４ビット（４〜７）と下位４ビット（０〜３）のう
ち書き込まない方の４ビットの値をそのままにし、書き
込む方の４ビットを書きかえて、メモリに書き込む方法
でもよい。
プログラムによって、データを書き込む前に書き込もう
とするアドレスのデータ（０〜７ビット）を読み出し、
上位４ビット（４〜７）と下位４ビット（０〜３）のう
ち書き込まない方の４ビットの値をそのままにし、書き
込む方の４ビットを書きかえて、メモリに書き込む方法
でもよい。
【００２３】以上のように、４ビットのデータを各アド
レスの下位４ビット（０〜３）と上位４ビット（４〜
７）に分けて記憶することにより、アドレス０〜３１を
利用して記憶していた４ビットのデータは、アドレス０
〜１５の領域に記憶することができ、アドレス１６〜３
１の領域には新たに追加されたデータを記憶することが
できる。
レスの下位４ビット（０〜３）と上位４ビット（４〜
７）に分けて記憶することにより、アドレス０〜３１を
利用して記憶していた４ビットのデータは、アドレス０
〜１５の領域に記憶することができ、アドレス１６〜３
１の領域には新たに追加されたデータを記憶することが
できる。
【００２４】次に、メモリに書き込まれたデータの読み
出し動作の例について説明する。ＣＰＵ１２が、データ
が書き込まれているアドレスを指定し、そのアドレスに
格納されている８ビットデータ（０〜７ビット）をデー
タ線（Ｄ0 〜Ｄ7)を通して読み出し、上位４ビット（４
〜７）と下位４ビット（０〜３）のうち読み出しをしな
い４ビットのデータをマスクし、読み出したい４ビット
の方のみを取り出す。たとえば、ＣＰＵがアドレス１を
指定することによって、図３（ｂ）のアドレス１に記憶
されているデータＣとＤの両方を読み出し、データＣを
取り出したいときには、ＯＦＨとＡＮＤをとり、下位４
ビットのデータＣを読み出す。
出し動作の例について説明する。ＣＰＵ１２が、データ
が書き込まれているアドレスを指定し、そのアドレスに
格納されている８ビットデータ（０〜７ビット）をデー
タ線（Ｄ0 〜Ｄ7)を通して読み出し、上位４ビット（４
〜７）と下位４ビット（０〜３）のうち読み出しをしな
い４ビットのデータをマスクし、読み出したい４ビット
の方のみを取り出す。たとえば、ＣＰＵがアドレス１を
指定することによって、図３（ｂ）のアドレス１に記憶
されているデータＣとＤの両方を読み出し、データＣを
取り出したいときには、ＯＦＨとＡＮＤをとり、下位４
ビットのデータＣを読み出す。
【００２５】以上のように、８本のデータ線Ｄ0 〜Ｄ7
を使用することによって、２つの４ビットのデータをメ
モリ内の同一アドレスの上位（４〜７）と下位（０〜
３）に分けて書き込み、また逆に１つのアドレスに書か
れたデータを８ビットデータとして読み出した後上位
（４〜７）と下位（０〜３）に分離して４ビットのデー
タを取り出すことができる。
を使用することによって、２つの４ビットのデータをメ
モリ内の同一アドレスの上位（４〜７）と下位（０〜
３）に分けて書き込み、また逆に１つのアドレスに書か
れたデータを８ビットデータとして読み出した後上位
（４〜７）と下位（０〜３）に分離して４ビットのデー
タを取り出すことができる。
【００２６】また、図２に示すようなデータの多重およ
び分離を行う多重化部１５を備えている場合には、メモ
リから読み出した８ビットデータを直接多重化部１５へ
送り、多重化部１５によって各データに分離してもよ
い。
び分離を行う多重化部１５を備えている場合には、メモ
リから読み出した８ビットデータを直接多重化部１５へ
送り、多重化部１５によって各データに分離してもよ
い。
【００２７】図４に、別の実施例におけるメモリ使用説
明図−２を示す。図４（ａ）において、メモリのアドレ
ス空間が０〜３１までの３２個利用できるが、５本のア
ドレス線（Ａ0 〜Ａ4)のうちＡ0 〜Ａ3 の４本を使用
し、アドレス０〜１５に対してアクセスできる状態であ
ったとする。ただし、アドレス線Ａ 4 もＡ0 〜Ａ3 と同
様にメモリに接続されているものとする。また、データ
線Ｄ 0 〜Ｄ7 を使用し、１６個の８ビットデータがアド
レス０〜１５に記憶されていたとする。
明図−２を示す。図４（ａ）において、メモリのアドレ
ス空間が０〜３１までの３２個利用できるが、５本のア
ドレス線（Ａ0 〜Ａ4)のうちＡ0 〜Ａ3 の４本を使用
し、アドレス０〜１５に対してアクセスできる状態であ
ったとする。ただし、アドレス線Ａ 4 もＡ0 〜Ａ3 と同
様にメモリに接続されているものとする。また、データ
線Ｄ 0 〜Ｄ7 を使用し、１６個の８ビットデータがアド
レス０〜１５に記憶されていたとする。
【００２８】このとき、データの数が増加しない限り、
あるいはアドレス線Ａ4 を使用しない限りはメモリのア
ドレス１６〜３１の領域は未使用のままである。しか
し、１アドレス当りのメモリのビット容量８ビットをす
べてデータの記憶に使用しているので、取り扱う１デー
タ内の種類を９ビット以上に増加させたい場合は、４本
のアドレス線（Ａ0 〜Ａ3)を使用する限りは、別のメモ
リを新たに設ける必要がある。
あるいはアドレス線Ａ4 を使用しない限りはメモリのア
ドレス１６〜３１の領域は未使用のままである。しか
し、１アドレス当りのメモリのビット容量８ビットをす
べてデータの記憶に使用しているので、取り扱う１デー
タ内の種類を９ビット以上に増加させたい場合は、４本
のアドレス線（Ａ0 〜Ａ3)を使用する限りは、別のメモ
リを新たに設ける必要がある。
【００２９】そこで、記憶すべきデータの数は１６個の
ままであるが、１データ当りのビット数を９ビット以上
に増やしたい場合に、未使用であるアドレス線Ａ4 も利
用し、５本のアドレス線（Ａ0 〜Ａ4)によって、０〜３
１のすべてのアドレス領域を使えるようにする。
ままであるが、１データ当りのビット数を９ビット以上
に増やしたい場合に、未使用であるアドレス線Ａ4 も利
用し、５本のアドレス線（Ａ0 〜Ａ4)によって、０〜３
１のすべてのアドレス領域を使えるようにする。
【００３０】以下に、１データ当りのビット数を１２ビ
ットにした場合のデータの書き込み動作の例について説
明する。ＣＰＵ１２は、１２ビットのデータを８ビット
と４ビットに分割し、まず、アドレス線Ａ0 〜Ａ4 を通
して、アドレス０〜１５のうち所定のアドレスＳ（Ｓ＝
０〜１５）を指定し、８ビット分のデータをデータ線Ｄ
0 〜Ｄ7 を通してメモリに書き込む。
ットにした場合のデータの書き込み動作の例について説
明する。ＣＰＵ１２は、１２ビットのデータを８ビット
と４ビットに分割し、まず、アドレス線Ａ0 〜Ａ4 を通
して、アドレス０〜１５のうち所定のアドレスＳ（Ｓ＝
０〜１５）を指定し、８ビット分のデータをデータ線Ｄ
0 〜Ｄ7 を通してメモリに書き込む。
【００３１】次にＣＰＵ１２はアドレス線Ａ0 〜Ａ4 を
通して、アドレスＳ＋１６を指定し、４ビット分のデー
タをデータ線Ｄ0 〜Ｄ7 を通してメモリに書き込む。こ
の時、この４ビットデータはメモリの０〜３ビットに書
き込まれる。たとえば、１２ビットデータが８ビットの
データＱと４ビットのデータＱ’に分割され、これをア
ドレス１と１７に書き込む場合は、まずアドレス１を指
定し８ビットデータＱをアドレス１に書き込み、次にア
ドレス１７を指定し４ビットデータＱ’をアドレス１７
のビット０〜３の位置に書き込む。
通して、アドレスＳ＋１６を指定し、４ビット分のデー
タをデータ線Ｄ0 〜Ｄ7 を通してメモリに書き込む。こ
の時、この４ビットデータはメモリの０〜３ビットに書
き込まれる。たとえば、１２ビットデータが８ビットの
データＱと４ビットのデータＱ’に分割され、これをア
ドレス１と１７に書き込む場合は、まずアドレス１を指
定し８ビットデータＱをアドレス１に書き込み、次にア
ドレス１７を指定し４ビットデータＱ’をアドレス１７
のビット０〜３の位置に書き込む。
【００３２】このようにすれば、１２ビットのデータ
は、アドレスＳ（Ｓ＝０〜１５）に８ビット分のデータ
として、さらにアドレスＳ＋１６に４ビット分のデータ
として書き込むことができ、データ種類すなわち１デー
タ当りのビット数がメモリの１アドレス当りのビット容
量である８ビットをこえる場合でも１つのメモリにおい
てアドレス０〜３１を利用して１６個のデータを記憶す
ることができる。
は、アドレスＳ（Ｓ＝０〜１５）に８ビット分のデータ
として、さらにアドレスＳ＋１６に４ビット分のデータ
として書き込むことができ、データ種類すなわち１デー
タ当りのビット数がメモリの１アドレス当りのビット容
量である８ビットをこえる場合でも１つのメモリにおい
てアドレス０〜３１を利用して１６個のデータを記憶す
ることができる。
【００３３】次に１２ビットデータをメモリから読み出
す動作の例について説明する。たとえばアドレス２に記
憶された８ビットデータＲとアドレス１８に記憶された
４ビットデータＲ’からなる１２ビットのデータを読み
出す場合、まずＣＰＵ１２はアドレス線Ａ0 〜Ａ4 を通
して、アドレス２を指定して、アドレス２に書き込まれ
ている８ビットデータＲをデータ線Ｄ0 〜Ｄ7 を通して
読み出す。
す動作の例について説明する。たとえばアドレス２に記
憶された８ビットデータＲとアドレス１８に記憶された
４ビットデータＲ’からなる１２ビットのデータを読み
出す場合、まずＣＰＵ１２はアドレス線Ａ0 〜Ａ4 を通
して、アドレス２を指定して、アドレス２に書き込まれ
ている８ビットデータＲをデータ線Ｄ0 〜Ｄ7 を通して
読み出す。
【００３４】次にＣＰＵ１２はアドレス線Ａ0 〜Ａ4 を
通して、アドレス１８（＝Ｓ＋１６；Ｓ＝２）を指定し
て、アドレス１８に書き込まれている４ビットデータ
Ｒ’をデータ線Ｄ0 〜Ｄ7 を通して読み出す。そしてＣ
ＰＵは連続して読み出したデータＲとＲ’を結合し、１
２ビットデータとして処理する。
通して、アドレス１８（＝Ｓ＋１６；Ｓ＝２）を指定し
て、アドレス１８に書き込まれている４ビットデータ
Ｒ’をデータ線Ｄ0 〜Ｄ7 を通して読み出す。そしてＣ
ＰＵは連続して読み出したデータＲとＲ’を結合し、１
２ビットデータとして処理する。
【００３５】このようにすればＣＰＵ１２があらかじめ
処理すべきデータの種類の数を認識している場合には、
データのビット数が１アドレス当りのビット容量を越え
ても、指定するアドレス領域を増加させることによっ
て、データを２つの記憶領域に分割して記憶することが
できる。
処理すべきデータの種類の数を認識している場合には、
データのビット数が１アドレス当りのビット容量を越え
ても、指定するアドレス領域を増加させることによっ
て、データを２つの記憶領域に分割して記憶することが
できる。
【００３６】この実施例では、データ数を１１個に限定
したが、メモリのアドレス容量（実施例では３２）の１
／２以下のアドレスしか使用しておらず、かつ１つのデ
ータの種類すなわちビット数がメモリの１アドレス当り
のビット容量（＝８ビット）を越える場合には、この実
施例と同様の書き込みと読み出し処理をすることができ
る。
したが、メモリのアドレス容量（実施例では３２）の１
／２以下のアドレスしか使用しておらず、かつ１つのデ
ータの種類すなわちビット数がメモリの１アドレス当り
のビット容量（＝８ビット）を越える場合には、この実
施例と同様の書き込みと読み出し処理をすることができ
る。
【００３７】
【発明の効果】この発明に従えば、メモリに記憶される
１つのデータのビット数がメモリの１アドレス当りのビ
ット容量よりも小さいためメモリの未使用領域が存在す
るが、データ数が増加してメモリアドレスが不足する場
合には、メモリのデータ線の使用本数を増加し、メモリ
内の同一アドレスに複数個のデータを記憶するようにし
ているので、メモリの有効利用とコストの削減に寄与す
ると共に使用メモリの増加を最小限におさえることがで
きる。
１つのデータのビット数がメモリの１アドレス当りのビ
ット容量よりも小さいためメモリの未使用領域が存在す
るが、データ数が増加してメモリアドレスが不足する場
合には、メモリのデータ線の使用本数を増加し、メモリ
内の同一アドレスに複数個のデータを記憶するようにし
ているので、メモリの有効利用とコストの削減に寄与す
ると共に使用メモリの増加を最小限におさえることがで
きる。
【００３８】また、メモリに記憶される１つのデータの
ビット数がメモリの１アドレス当りのビット容量よりも
大きいためビット数は不足するが、データ数が少なくメ
モリの未使用領域が存在する場合には、メモリのアドレ
ス線を増加し、メモリ内の複数アドレスに１つのデータ
を分離させて記憶するようにしているので、メモリの有
効利用とコストの削減に寄与すると共に使用メモリの増
加を最小限におさえることができる。
ビット数がメモリの１アドレス当りのビット容量よりも
大きいためビット数は不足するが、データ数が少なくメ
モリの未使用領域が存在する場合には、メモリのアドレ
ス線を増加し、メモリ内の複数アドレスに１つのデータ
を分離させて記憶するようにしているので、メモリの有
効利用とコストの削減に寄与すると共に使用メモリの増
加を最小限におさえることができる。
【図１】この発明の構成のブロック図である。
【図２】実施例における構成ブロック図である。
【図３】実施例におけるメモリ使用説明図−１である。
【図４】実施例におけるメモリ使用説明図−２である。
【図５】従来におけるメモリ使用例の説明図である。
１ データ入力手段 ２ 制御手段 ３ タイミング生成手段 ４ メモリ ５ データ処理手段 １１ 入力インターフェース １２ ＣＰＵ １３ タイミング・アドレス生成部 １４ ＲＡＭ １５ 多重化部 １６ ＲＯＭ
Claims (2)
- 【請求項１】 一定周期の時系列データをメモリ（４）
に対して読み出し・書き込みをするデータ格納方式にお
いて、時系列データを入力するデータ入力手段（１）
と、データを記憶するメモリ（４）と、メモリ（４）へ
の読み出し・書き込みをするタイミングを生成するタイ
ミング生成手段（３）と、メモリ（４）からの出力デー
タを加工するデータ処理手段（５）と、データの入力お
よび読み出し・書き込みを制御する制御手段（２）を備
え、メモリ（４）に記憶される時系列データのビット数
がメモリ（４）に固有の１アドレス当りのビット容量よ
りも小さく、メモリ（４）が同一アドレスに複数個のデ
ータが記憶できる容量を所有している場合に、メモリ
（４）へのデータの読み出し・書き込みの経路となるデ
ータ線の使用本数を増加し、制御手段（２）が複数個の
データを同一アドレスに書込む形式のただ１つのデータ
に変換し、メモリ（４）内の同一アドレスに複数個のデ
ータを記憶し、データ処理手段（５）が１つのアドレス
に記憶された複数個のデータを取り出し、各データに分
離することを特徴とするデータ格納方式。 - 【請求項２】 一定周期の時系列データをメモリ（４）
に対して読み出し・書き込みをするデータ格納方式にお
いて、時系列データを入力するデータ入力手段（１）
と、データを記憶するメモリ（４）と、メモリ（４）へ
の読み出し・書き込みをするタイミングを生成するタイ
ミング生成手段（３）と、メモリ（４）からの出力デー
タを加工するデータ処理手段（５）と、データの入力お
よび読み出し・書き込みを制御する制御手段（２）を備
え、制御手段（２）が指定できるメモリ（４）のアドレ
スの数がメモリ（４）に固有の指定可能なアドレス領域
の最大容量の１／２以下であり、メモリ（４）に固有の
１アドレス当りのビット容量よりも大きなビット数を持
つ時系列データを記録する場合に、メモリ（４）のアド
レスを指定する経路であるアドレス線の使用本数を増加
し、制御手段（２）がメモリ（４）の１アドレス当りの
ビット容量よりも大きなビット数を持つ時系列データを
ビット容量分のデータとビット容量を越えたビット数を
持つデータに分割し、メモリ（４）のそれぞれ別のアド
レスに記憶し、データ処理手段（５）が２つのアドレス
に分割して記憶されているデータを取り出し、１つのデ
ータとして結合し再生することを特徴とするデータ格納
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4212819A JPH0660019A (ja) | 1992-08-10 | 1992-08-10 | データ格納方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4212819A JPH0660019A (ja) | 1992-08-10 | 1992-08-10 | データ格納方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0660019A true JPH0660019A (ja) | 1994-03-04 |
Family
ID=16628886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4212819A Withdrawn JPH0660019A (ja) | 1992-08-10 | 1992-08-10 | データ格納方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0660019A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7781948B2 (en) | 2005-02-17 | 2010-08-24 | Hamamatsu Photonics K.K. | Light source device including a gas discharge tube, a housing, and an insulating socket member |
| US7868526B2 (en) | 2005-02-17 | 2011-01-11 | Hamamatsu Photonics K. K. | Light source device |
-
1992
- 1992-08-10 JP JP4212819A patent/JPH0660019A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7781948B2 (en) | 2005-02-17 | 2010-08-24 | Hamamatsu Photonics K.K. | Light source device including a gas discharge tube, a housing, and an insulating socket member |
| US7868526B2 (en) | 2005-02-17 | 2011-01-11 | Hamamatsu Photonics K. K. | Light source device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |