JPH11328105A - システムバスのバスエクスパンダー - Google Patents

Abstract

(57)【要約】 【課題】 双方のバスラックＡ（Ｂ）に、他方のバスラ
ックにアクセスするためのアドレスを割り付けたエクス
パンダーボード５Ａ（５Ｂ）を挿入して、バスラックを
相互に接続した場合において、自己のバスラックＡ
（Ｂ）に挿入したエクスパンダーボード５Ａ（５Ｂ）と
同一のアドレスを持つボードＸを自己のバスラックに挿
入すると、このボードＸに対するデータリード時に、ア
クティブになるエクスパンダーボード５Ａ（５Ｂ）のデ
ータバスバッファ１５の出力と、ボードＸの出力が競合
し、データ化けする問題を解決する。 【解決手段】 アクセスされたバスラックＢ（Ａ）にお
いて、データ・アクノリッジ信号（ＤＴＡＣＫ＊）が得
られるまで、アクセスをしたバスラックＡ（Ｂ）にデー
タを送出するデータバスバッファ１５を出力禁止状態に
する回路２４を設ける。また、このデータリード時に、
上記データ・アクノリッジ信号（ＤＴＡＣＫ＊）をアク
セスしたバスラックＡ（Ｂ）に返すバッファ回路９Ａ
（９Ｂ）に、データバスバッファ１５の出力が安定する
まで遅延させるタイミング調整回路２５を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数ボードのバス
使用権をシステムコントローラによって調停するシステ
ムバスを備えたバスラックを双方向に結合するバスエク
スパンダーに関し、特に、他のバスラックに対してアク
セスするようにエクスパンダーボードに設定したアドレ
スを持つボードを、そのエクスパンダーボードが接続さ
れたバスラックに挿入すると、データリード時に、この
ボードが返すデータと、エクスパンダーボードのデータ
バスバッファの出力が競合し、データ化けを起こす問題
を解決することを目的とする。

【０００２】

【従来の技術】代表的な標準化バスとして知られるＶＭ
Ｅバスは、バスマスタであるＣＰＵボードやバススレー
ブであるメモリボード等を、バスラックのスロットに挿
入し、アドレス線，データ線，及び制御線からなる共通
バスラインを持つマザーボードのコネクタに接続するこ
とによりバスシステムを構成する。

【０００３】このＶＭＥバスは、システムコントローラ
のバスアービタにより、複数のボードからのバス使用要
求の調停を行い、バス使用権を得たバスマスターのみに
アクセスを行なわせる。

【０００４】上記ＶＭＥバスラックは、ＶＭＥ規格で定
められた最大数である２１枚以下のスロット数で製造さ
れる。したがって、実際にコンピュータシステムを構築
するとき、ＶＭＥバスラックに必要数のボードを挿入で
きない場合がある。これは、例えば、監視制御管理点数
の多いコンピュータシステムを構築するため、多数の入
出力ボードを使用する場合である。そこで、コンピュー
タシステムを複数のＶＭＥバスラックによって構築でき
るように、複数のＶＭＥバスラックを双方向に結合する
バスエクスパンダーが提案されている（特開平２−１７
８７５２，特開平２−１７８７５３）。これは、異なる
ＶＭＥバスラックに挿入されたボードの相互アクセスを
可能としたものである。

【０００５】このバスエクスパンダーを用いたバスラッ
クの結合例を図４に示す。結合しようとするＶＭＥバス
ラックＡ，Ｂは、そのスロットに、バス使用要求の調停
を行うシステムコントローラボード１Ａ，１Ｂ、バスマ
スターであるＣＰＵボード２Ａ，２Ｂ、バススレーブで
あるメモリボード３Ａ，３Ｂ等を挿入するもので、挿入
された各ボードは、各バスラックＡ，Ｂにおいて、シス
テムバス４Ａ，４Ｂを共用して相互接続されている。

【０００６】バスラックＡ，Ｂの結合を行うバスエクス
パンダー５は、バスマスター手段６Ａ（６Ｂ）とバスス
レーブ手段７Ａ（７Ｂ）を備える２つのエクスパンダー
ボード５Ａ，５Ｂを、アドレス線，データ線，及びアク
セス要求線等からなる接続線８Ａ，８Ｂで双方向に接続
したものである。２つのエクスパンダーボード５Ａ，５
Ｂは、夫々、ＶＭＥバスラックＡ，Ｂのスロットに挿入
されて、そのシステムバス４Ａ，４Ｂに接続される。

【０００７】エクスパンダーボード５Ａのバススレーブ
手段７Ａは、バスラックＢに挿入するボードのアドレス
が割り付けられ、エクスパンダーボード５Ｂのバススレ
ーブ手段７Ｂは、バスラックＡに挿入するボードのアド
レスが割り付けられている。これは、バススレーブ手段
７Ａ（７Ｂ）が、自己のバスラックにおいて、他方のバ
スラックに対するアクセス要求を受け付けるためで、自
己のバスラックにおいて、そのアドレスに対するアクセ
スが行われると、アクセス要求線を通して他方のバスラ
ックのバスマスター手段６Ｂ（６Ｂ）にアクセス要求を
発する。また、バスマスター手段６Ａ（６Ｂ）は他方の
バスラックのバススレーブ手段７Ｂ（７Ａ）からアクセ
ス要求を受けたとき、自己のシステムバスに対してバス
使用要求を発し、バス使用権を獲得したとき他方のバス
ラックから自己のバスラックへのアクセスを接続線８
Ａ，８Ｂを介して中継する。

【０００８】この動作を、図５に示すように、バスラッ
クＡのＣＰＵボード２Ａから、バスラックＢのメモリボ
ード３Ｂにアクセスする場合について説明する。

【０００９】バスマスターであるＣＰＵボード２Ａがメ
モリボード３Ｂにアクセスしようとして、そのアドレス
をシステムバス４Ａに発すると、そのアドレスが割り付
けられたエクスパンダーボード５Ａのバススレーブ手段
７Ａが、これを受け、接続線８Ａのアクセス要求線を通
してエクスパンダーボード５Ｂのバスマスター手段６Ｂ
にアクセス要求を発する。エクスパンダーボード５Ｂの
バスマスター手段６Ｂは、自己のシステムバス４Ｂにバ
ス使用要求を発し、システムコントローラ１Ｂからバス
使用許可を受けたとき、前記接続線８Ａを通して行うＣ
ＰＵボード２Ａのメモリボード３Ｂに対するアクセス
（データのリード・ライト）を中継する。このようなア
クセス手順は、バスラックＢのＣＰＵボード２Ｂからバ
スラックＡのメモリボード３Ａにアクセスする場合にも
同様に行われる。

【００１０】上記バスエクスパンダー５は、図６に示す
ように、２つのバスラック同士を双方向に結合するもの
であるため、必要なバスエクスパンダーの数は、各バス
ラックの組合わせ数となり、使用するバスラックＡ，
Ｂ，Ｃ，Ｄ，…の増設数に、実用上の限界がある。これ
を解決するには、図７に示すように、バス使用要求を調
停する機能を備えたバスラックＥを中継用に設ければよ
い。図７の場合、バスエクスパンダー５の使用数は全バ
スラック数から１を引いた数となり、図６の場合のよう
に、バスラックの増設に伴って、必要なバスエクスパン
ダーの数が幾何級数的に増加するようなことはなくな
る。

【００１１】上記バスエクスパンダー５を使用すると
き、例えば、図８に示すように自己のバスラックＡに、
そのバスラックＡのエクスパンダーボード５Ａのバスス
レーブ手段に割り当てたアドレスと同一のアドレスを持
つメモリボードＸを挿入すると、そのアドレスに対する
アクセス時に、ＶＭＥバスの規格違反となる。

【００１２】これは、図９に示すように、メモリボード
Ｘを挿入したバスラックＡにおいては、アクセスを受け
たメモリボードＸがデータを返すと同時に、データアク
ノリッジ信号（ＤＴＡＣＫ＊）をシステムバス４Ａに返
すので、データリードの１サイクルが正常に終了するの
に対し、バスラックＢにおいては、エクスパンダーボー
ド５Ｂがバス使用権を得た後、メモリボードＸが存在し
ないため、データ・アクノリッジ信号（ＤＴＡＣＫ＊）
が出力されないままデータリードの１サイクルが終了し
まうからである。これは、ＶＭＥバスの規格違反であ
り、バスラックＢのシステムコントローラ１Ｂのバスア
ービタの動作を狂わせる。

【００１３】そこで、本発明者は、これを解決するた
め、先に「システムバスのエクスパンダー」（特願平１
０−４２１９３号）を提案している。

【００１４】これは、図１０に示すように、データ・ア
クノリッジ信号（ＤＴＡＣＫ＊）を、一方のバスラック
から他方のバスラックに返す双方向のバッファ回路９
Ａ，９Ｂを改良した構成で提供したものである。

【００１５】図１０のバッファ回路９Ａ（９Ｂ）は、入
力バッファ１０Ａ（１０Ｂ）、出力バッファ１１Ａ（１
１Ｂ）、及び開閉制御を行う３端子型ＮＡＮＤゲート１
２Ａ（１２Ｂ）から構成される。そして、他方のバスラ
ックからアクセスを受けた一方のバスラックにおいてエ
クスパンダーボードが、バス使用権を獲得したとき’
Ｈ’になる２つのバス使用権検出回路１３Ａ，１３Ｂの
出力の論理和をＯＲ回路１４によって得て、これを、上
記３端子型ＮＡＮＤゲート１２Ａ（１２Ｂ）に開閉制御
信号として与えている。

【００１６】このバッファ回路９Ａ（９Ｂ）は、何れか
のバスラックにおいてバス使用権が獲得されたとき、一
方のバスラックにおいて発生した’Ｌ’レベルのデータ
・アクノリッジ信号（ＤＴＡＣＫ＊）を、他方のバスラ
ックのデータ・アクノリッジ信号線に供給する。これ
は、アクセスされたバスラックのボードが発生するデー
タ・アクノリッジ信号（ＤＴＡＣＫ＊）を、アクセスを
行なったバスラックに返す本来的な作用の他に、アクセ
ス対象となったボードが挿入されていないが、このボー
ドのアドレスがバスエクスパンダーに割り付けられてい
るためバス使用権を獲得することになったバスラック
に、アクセスを行なったバスラックからデータ・アクノ
リッジ信号（ＤＴＡＣＫ＊）を供給することによって上
記ＶＭＥ規格違反を解消するものである。

【００１７】なお、３端子型ＮＡＮＤゲート１２Ａ，１
２Ｂが、相互に、他方の出力を自己の一入力として取り
込んでいるのは、’Ｌ’レベルのデータ・アクノリッジ
信号（ＤＴＡＣＫ＊）が発生していないバスラックから
出力させないためである。

【００１８】また、上記バッファ回路９Ａ，９Ｂは、デ
ータ・アクノリッジ信号用のものであるが、バスラック
Ａ，Ｂ間でバスエラー信号を双方向に流すために、この
ゲート回路９Ａ，９Ｂと同じものが、独立して並列に設
けられる（図示せず）。バスエラー信号も、データ・ア
クノリッジ信号（ＤＴＡＣＫ＊）と同様に相互に供給す
る必要があるからである。

【００１９】バスエクスパンダー５には、図１０に示す
ように、上記バッファ回路９Ａ，９Ｂの他に、データバ
スバッファ１５も設けられている。

【００２０】このデータバスバッファ１５は、エクスパ
ンダーボード５Ａに設けた入力バッファ１５Ａ_IN及び出
力バッファ１５Ａ_OUTと，エクスパンダーボード５Ｂに
設けた入力バッファ１５Ｂ_IN及び出力バッファ１５Ｂ
_OUTを、エクスパンダーボードの接続線８Ａ，８Ｂで接
続したものである。このデータバスバッファ１５は、バ
スラックＡからバスラックＢにデータを供給するとき’
Ｌ’レベルになるコントロール信号Ｃ_A-Bによって、１
５Ａ_IN，１５Ｂ_OUTの組がアクティブになり、バスラッ
クＢからバスラックＡにデータを供給するとき’Ｌ’レ
ベルになるコントロール信号Ｃ_B-Aによって、１５
Ｂ_IN，１５Ａ_OUTの組がアクティブになる。これらの入
力バッファ１５Ａ_IN，１５Ｂ_IN及び出力バッファ１５Ａ
_OUT、１５Ｂ_OUTは、３ステートバッファが使用され、’
Ｌ’レベルのコントロール信号が入力されないとき、バ
ッファ出力はハイ・インピ−ダンスとなって、接続を遮
断する。

【００２１】この２つのコントロール信号Ｃ_A-B，Ｃ_B-A
は、両バスラックのライト信号（ＷＲＩＴＥ＊）と、各
エクスパンダーボード５Ａ，５Ｂにおいてバス使用権検
出回路１３Ａ，１３Ｂが出力するバス使用権獲得信号か
ら生成される。この生成論理は、次のようになる。バス
ラックＢにおけるバス使用権獲得を検出して、バス使用
権検出回路１３Ｂが’Ｈ’レベルを出力したとき、ライ
ト信号（ＷＲＩＴＥ＊）がデータライトを表わす’Ｌ’
レベルのときは、コントロール信号Ｃ_A-Bをアクティブ
の’Ｌ’レベルとする。このとき、ライト信号（ＷＲＩ
ＴＥ＊）がデータリードを表わす’Ｈ’レベルのとき
は、コントロール信号Ｃ_B-Aをアクティブの’Ｌ’レベ
ルにする。一方、バスラックＡにおけるバス使用権獲得
を検出して、バス使用権検出回路１３Ａが’Ｈ’レベル
を出力したときは、コントロール信号Ｃ_A-B，Ｃ_B-Aの発
生は、上記説明と反対になる。

【００２２】なお、上記ライト信号（ＷＲＩＴＥ＊）
は、一方のバスラックから他方のバスラックにアクセス
するとき、図示しないバッファにより、アクセスする側
からアクセスされる側に供給される。したがって、いず
れか一方のバスラックにおいて、バス使用権が獲得され
たとき、双方のバスラックＡ，Ｂのライト信号（ＷＲＩ
ＴＥ＊）は同一状態となっている。

【００２３】このようなコントロール信号Ｃ_A-B，Ｃ_B-A
を発生させる論理回路の各構成部分を説明する。１６
_A-B，１７_B-A，１８_A-B，１９_B-Aは、ライト信号（ＷＲ
ＩＴＥ＊）とバス使用権獲得信号の組合わせによって、
データを流す向きを判定するＮＡＮＤ回路で、添字の
_A-BはバスラックＡからバスラックＢへの出力を表わ
し、_{B A}はバスラックＢからバスラックＡへの出力を表わ
している。２０_A-Bは、上記ＮＡＮＤ回路１６_A-B，１８
_A-Bの出力をまとめて、コントロール信号Ｃ_A-Bを作るＯ
Ｒ回路、２１_B-Aは、上記ＮＡＮＤ回路１７_B-A，１９
_B-Aの出力をまとめて、コントロール信号Ｃ_B-Aを作るＯ
Ｒ回路である。

【００２４】２２Ｒは、リード時に’Ｈ’レベル出力を
するＯＲ回路で、バスラックＡ，Ｂのデータリード状態
を表わす’Ｈ’レベルのライト信号（ＷＲＩＴＥ＊）を
インバータバッファ２３Ａ，２３Ｂにより反転させたも
のを反転入力として受け、上記ＮＡＮＤ回路１６_A-B，
１９_B-Aに出力する。２２Ｗは、ライト時に’Ｈ’レベ
ル出力をするＯＲ回路で、バスラックＡ，Ｂのデータラ
イト状態を表わす’Ｌ’レベルのライト信号（ＷＲＩＴ
Ｅ＊）を反転入力として受け上記ＮＡＮＤ回路１７Ａ
_B-A，１８Ａ_A-Bに出力する。

【００２５】

【発明が解決しようとする課題】図１０に示す改良され
たバスエクスパンダー５によってバスラックＡ，Ｂを結
合し、他方のバスラックに対してアクセスするようにエ
クスパンダーボードに割り付けたアドレスを持つボード
を自己のバスラックに挿入すると、このボードに対する
データリードを行なったときバス競合によりデータ化け
を起こす問題があった。

【００２６】これを、図１１に示す具体例について説明
する。バスラックＡに挿入したエクスパンダーボード５
Ａを、アドレス範囲FFF00000〜FFF7FFFFについて、他方
のバスラックＢに対してアクセスする設定とし、アドレ
ス範囲FFF30000〜FFF3FFFFを持つメモリボードＸをバス
ラックＡに挿入し、アドレス範囲FFF50000〜FFF7FFFFを
持つメモリボードＹとアドレス範囲FFF00000〜FFF1FFFF
を持つメモリボードＺをバスラックＢに挿入したとす
る。

【００２７】この状態で、図１２に示すように、バスラ
ックＡに挿入されたＣＰＵボード２ＡがメモリボードＸ
のFFF31000番地からデータリードする場合を考える。

【００２８】図１３に示すように、バスラックＡでは、
ＣＰＵボード２Ａがライト信号（ＷＲＩＴＥ＊）を’
Ｈ’レベルに保って、FFF31000のアドレス信号（ＡＤ
Ｄ）、アドレス・ストローブ信号（ＡＳ＊）及びデータ
・ストローブ信号（ＤＳ＊）をシステムバスに出力す
る。これに対して、そのアドレスを持つメモリーボード
Ｘは、該当アドレスのデータ（ＤＡＴＡ）をデータバス
に出力し、これに少し遅れて、データ・アクノリッジ信
号（ＤＴＡＣＫ＊）を出力する。

【００２９】一方、バスラックＡのバスエクスパンダー
５Ａのバススレーブ手段は、上記FFF31000のアドレス信
号（ＡＤＤ）が自己の割り当てアドレスと一致するの
で、他方のバスラックＢに挿入されたエクスパンダーボ
ード５Ｂにアクセス要求を発する。これによって、バス
ラックＢのエクスパンダーボード５Ｂのバスマスター手
段は、自己のバスシステムにアクセス要求を発し、シス
テムコントローラ１Ｂからバス使用許可を受けたとき、
バスラックＢのシステムバスに対して、上記アドレス信
号ＡＤＤ等（図示せず）を出力する。

【００３０】このとき、バスエクスパンダー５はバスラ
ックＢからバスラックＡにデータを送るためデータバス
バッファをアクティブにするので、エクスパンダーボー
ド５ＡからバスラックＡのデータバスに出力される状態
となる。これを、図１０において説明する。このとき、
バスラックＡ，Ｂのライト信号線（ＷＲＩＴＥ＊）は’
Ｈ’レベルであり、ＯＲ回路２２Ｒの出力は’Ｈ’レベ
ルになる。また、バス使用権検出回路１３Ｂは’Ｈ’レ
ベルの出力をしている。したがって、ＮＡＮＤ回路１９
_B-Aが’Ｌ’レベルを出力し、これがをＯＲ回路２１_B-A
から’Ｌ’レベルのコントロール信号Ｃ_B-Aとして出力
され、入力バッファ１５Ｂ_INと出力バッファ１５Ａ_OUT
をアクティブにするのである。

【００３１】バスラックＡのＣＰＵ２Ａは、メモリボー
ドＸが発するデータ・アクノリッジ信号（ＤＴＡＣＫ
＊）の発生タイミングで、データバスからデータをリー
ドする。しかし、このとき、ボードＸの返すデータと、
エクスパンダーボード５Ａのデータバス出力は、競合す
る状態となっている。従って、バッファＩＣの出力能力
の高い方のデータがＣＰＵに読み込まれることになり、
メモリボードＸから出力されるデータが化けて読み込ま
れる可能性がある。

【００３２】そこで、本発明は、上記バス競合を排除し
て、自己のバスラックに挿入したバスエクスパンダーボ
ードのバススレーブ手段に割り付けたアドレスを持つボ
ードを自己のバスラックに挿入接続できるバスエクスパ
ンダーを提供し、バスラックの空きスロットを有効利用
できるようにすることを目的とする。

【００３３】

【課題を解決するための手段】本発明が提供するバスエ
クスパンダーは、共通バスラインに接続された複数ボー
ドのバス使用要求をシステムコントローラによって調停
するシステムバスを備えたバスラックを双方向に結合
し、一方のシステムバスに接続されたボードと他方のシ
ステムバスに接続されたボード間の相互アクセスを可能
にするため、２つのバスラックのスロットに、夫々挿入
・接続される２つのエクスパンダーボードをアドレス
線、データ線、アクセス要求線等で双方向に接続したも
のであって、上記各エクスパンダーボードは、他方のエ
クスパンダーボードが接続されるシステムバスのアドレ
スが割り付けられ、自己のシステムバス上で、このアド
レスに対するアクセスを受けたとき、他方のエクスパン
ダーボードに上記アクセス要求線を通してアクセス要求
を発するバススレーブ手段と、他方のエクスパンダーボ
ードからアクセス要求線を通してアクセス要求を受けた
とき、自己のシステムバスに対してアクセス要求を発す
るバスマスター手段と、アクセスされるバスラックにお
いてバス使用権を得られたとき、システムバス間のアク
セスを中継するデータバスバッファを有するバスエクス
パンダーにおいて、他方のバスラックから自己のバスラ
ックにデータをリードするとき、自己のバスラックに出
力する上記データバスバッファを、バス使用権が得られ
た他方のバスラックにおいてデータアクノリッジ信号又
はバスエラー信号が出力されるまで出力を禁止する回路
を設けると共に、上記データリード時に、バス使用権が
得られた他方のバスラックにおいて発生したバスアクノ
リッジ信号とバスエラー信号を、上記データバスバッフ
ァの出力が安定するまで遅延させて、自己のバスラック
に供給するタイミング調整回路とを双方向に設けたこと
を特徴とする。

【００３４】上記バスエクスパンダーは、データリード
時には、バスエクスパンダーを介してデータを返すバス
ラックにおいて、データ・アクノリッジ信号又はバスエ
ラー信号ボードが発生するまで、このバスラックから出
力を行うデータバスバッファの出力を禁止する。したが
って、アクセス対象のボードが挿入されていないとき
は、他方のバスラックへのデータ出力を行なわないの
で、上記データ競合の問題は解決される。

【００３５】また、タイミング調整回路は、データリー
ド時に、データ・アクノリッジ信号又はバスエラー信号
を、所定時間遅延させて他方のバスラックに返すことに
より、アクティブにされた直後で不安定なデータバスバ
ッファの出力を、ＣＰＵボードが読み込むのを防止す
る。

【００３６】

【発明の実施の形態】図１に、本発明によって改良した
バスエクスパンダーの２つのエクスパンダーボード５
Ａ，５Ｂの接続回路を示す。この回路は、前述した図１
０の回路に対して、次の２点を改良している。１つは、
バスエクスパンダーを介してデータリードされ、バス使
用権を得たバスラックに挿入されたボードから、データ
・アクノリッジ信号（ＤＴＡＣＫ＊）が発生するまで、
このボードから他方のバスラックにデータを返すための
データバスバッファ１５の出力を禁止する禁止回路２４
を設けたことである。他の１つは、このデータリード時
に、アクセスを行なった他方のバスラックに、バッファ
回路９Ａ，９Ｂを介してデータ・アクノリッジ信号（Ｄ
ＴＡＣＫ＊）を返すとき、所定の遅延を与えるタイミン
グ調整回路２５を設けたことである。

【００３７】上記禁止回路２４は、図１０の回路に、リ
ード時に’Ｌ’レベル出力してコントロール信号
Ｃ_A-B，Ｃ_B-Aを発生させるＮＡＮＤ回路１６Ｂ_A-B，１
９_B-Aの出力条件として、バスエクスパンダーを通して
アクセスされたバスラックにおいて、データ・アクノリ
ッジ信号（ＤＴＡＣＫ＊）が発生したという条件を加え
るものである。

【００３８】この禁止回路２４は、図１０のインバータ
２３Ａ，２３Ｂに代えて、ＮＡＮＤ回路２６Ａ，２６Ｂ
を使用し、３端子型ＮＡＮＤ回路１２Ａ，１２Ｂから’
Ｌ’レベルのデータ・アクノリッジ信号（ＤＴＡＣＫ
＊）が出力されたことを、’Ｌ’レベル出力の条件とし
ている。

【００３９】この禁止回路２４の動作を、図２に示すよ
うに、バスラックＡからバスラックＢにアクセスするよ
うに、エクスパンダーボード５Ａに割り付けたアドレス
を持つメモリボードＸを、バスラックＡに挿入した場合
について説明する。

【００４０】バスラックＡに挿入したエクスパンダーボ
ード５Ａ，メモリボードＸと、バスラックＢに挿入した
メモリボードＹ，Ｚのアドレス割り付けは、図１０の場
合と同じとする。

【００４１】この状態で、バスラックＡに挿入されたＣ
ＰＵボード２ＡからメモリボードＸのFFF31000番地のデ
ータをリードすると次のようになる。

【００４２】バスラックＡでは、図３に示すように、デ
ータリードのため、ＣＰＵボード２Ａがライト信号（Ｗ
ＲＩＴＥ＊）を’Ｈ’レベルに保ち、アドレス信号（Ａ
ＤＤ）、アドレス・ストローブ信号（ＡＳ＊）及びデー
タ・ストローブ信号（ＤＳ＊）をシステムバスに出力す
る。これに対して、そのアドレスを持つメモリーボード
Ｘは、該当アドレスのデータ（ＤＡＴＡ）をデータバス
に出力し、これに少し遅れて、データ・アクノリッジ信
号（ＤＴＡＣＫ＊）を出力する。

【００４３】一方、バスラックＡのバスエクスパンダー
５Ａは上記アドレス信号（ＡＤＤ）が自己の割り当てア
ドレスと一致するので、他方のバスラックＢにバス使用
要求を発する。これを受けたバスラックＢのエクスパン
ダーボード５Ｂのバスマスター手段は、自己のバスシス
テムにバス使用要求を発し、システムコントローラ１Ｂ
からバス使用許可を受ける。

【００４４】しかし、このとき図１の回路において、デ
ータバスバッファ１５をアクティブにする’Ｌ’レベル
のコントロール信号Ｃ_B-Aは出力されず、バスラックＢ
からバスラックＡへのデータ出力は行われない。バスラ
ックＢにおいて、バス使用権検出回路１３Ｂは、バス使
用権を獲得したことを検出して’Ｈ’レベルを出力する
が、アクセスされるボードＸが存在しないバスラックＢ
においてはデータ・アクノリッジ信号（ＤＴＡＣＫ＊）
が発生しないので、３端子ＮＡＮＤ回路１２Ｂの出力
は’Ｈ’レベルを保ったままであり、ＮＡＮＤ回路２６
Ｂが’Ｌ’レベルの出力をしないからである。そして、
バスラックＡにおいて、ＣＰＵボード２Ａが、メモリボ
ードＸの出力するデータ・アクノリッジ信号（ＤＴＡＣ
Ｋ＊）の発生タイミングで、そのデータを読み込むと
き、バスラックＡに出力するエクスパンダーボードのデ
ータバスバッファ１５の出力はハイ・インピ−ダンスに
保たれ、バス競合の問題は生じない。

【００４５】このようにデータバスバッファの出力を禁
止するのは、データリード時のみである。データライト
時はバスエクスパンダーを通してデータを返さないの
で、データ競合の問題は生じないからである。

【００４６】なお、バスラックＡにおいて発生したデー
タ・アクノリッジ信号（ＤＴＡＣＫ＊）を、バスラック
Ｂにおいてバス使用権検出回路１３Ｂが’Ｈ’レベルを
出力したとき、バスラックＢに供給するのは、図１０で
説明した回路と同様に行われる。

【００４７】次に、上記説明とは逆に、バスエクスパン
ダー５を介してデータリードされるバスラックＢに、対
応するアドレスのボードＸが挿入されていた場合の動作
を説明する。

【００４８】この場合において、ボードＸがデータ・ア
クノリッジ信号（ＤＴＡＣＫ＊）を出力するまで、コン
トロール信号Ｃ_B-Aが出力されないのは、前記同様であ
る。しかし、バスラックＢにおいて、データ・アクノリ
ッジ信号（ＤＴＡＣＫ＊）が発生すると、これがバッフ
ァ回路９Ｂの３端子ＮＡＮＤ回路１２Ｂから出力され
る。この信号は、さらにバスラックＢのデータリードを
示す’Ｈ’レベルのライト信号（ＷＲＩＴＥ＊）を受け
ているＮＡＮＤ回路２６Ｂ、及びＯＲ回路２２Ｒを通っ
て、ＮＡＮＤ回路１６_A-B，１９_B-Aに入力される。この
とき、バス使用権検出回路１３Ｂは、’Ｈ’レベルのバ
ス使用権検出信号をＮＡＮＤ回路１９_B-Aに出力してい
るので、このＮＡＮＤ回路１９_B-Aで、’Ｌ’レベルの
コントロール信号Ｃ_B-Aが発生し、ＯＲ回路２０_B-Aを通
してデータバスバッファ１５に出力される。これによっ
て、入力バッファ１５Ｂ_IN及び出力バッファ１５Ａ_OUT
がアクティブになり、バスラックＢからバスラックＡに
データが出力される。

【００４９】上記禁止回路２４を設けると、バスラック
ＢからバスラックＡにデータをリードするとき、データ
バスバッファ１５は、バスラックＢにおいてデータ・ア
クノリッジ信号（ＤＴＡＣＫ＊）が発生した直後からア
クティブになる。したがって、データ・アクノリッジ信
号（ＤＴＡＣＫ＊）の発生直後は、データバスバッファ
１５の出力は安定していない。そのため、データ・アク
ノリッジ信号（ＤＴＡＣＫ＊）を、そのまま、バスラッ
クＡに出力すると、この信号（ＤＴＡＣＫ＊）の発生タ
イミングで、データを読み込みを行うバスラックＡのＣ
ＰＵボード２Ａが正しくデータを読み取れない。

【００５０】そこで、タイミング調整回路２５により、
データリード時には、データ・アクノリッジ信号（ＤＴ
ＡＣＫ＊）を、所定時間遅延させて、アクセスを行なっ
たバスラック側に返している。

【００５１】このタイミング調整回路２５は、図１０の
バッファ回路９Ａ，９Ｂにおける３端子ＮＡＮＤゲート
１２Ａ（１２Ｂ）と出力バッファ１１Ａ（１１Ｂ）の間
に挿入接続されるもので、遅延線２７Ａ（２７Ｂ）、Ｏ
Ｒ回路２８Ａ（２８Ｂ），ＮＡＮＤ回路２９Ａ（２９
Ｂ）から構成される。この回路２５は、３端子ＮＡＮＤ
回路１２Ａ（１２Ｂ）が出力するデータ・アクノリッジ
信号（ＤＴＡＣＫ＊）を、ＮＡＮＤ回路２９Ａ（２９
Ｂ）で開閉制御して、出力バッファ１１Ａ（１１Ｂ）に
通過させるものである。この開閉の条件は、ＯＲ回路２
８Ａ（２８Ｂ）に、’Ｌ’レベルのライト信号（ＷＲＩ
ＴＥ＊）が入力されること、又は遅延線２７Ａ（２７
Ｂ）を通過したデータ・アクノリッジ信号（ＤＴＡＣＫ
＊）が入力されることである。

【００５２】データライトを表わす’Ｌ’レベルのライ
ト信号（ＷＲＩＴＥ＊）の発生時に、データ・アクノリ
ッジ信号（ＤＴＡＣＫ＊）を遅延なしに通過させるの
は、データライト時には上記タイミング調整の必要がな
いからである。

【００５３】遅延線２７Ａ（２７Ｂ）を通過したデータ
・アクノリッジ信号（ＤＴＡＣＫ＊）で、ＮＡＮＤ回路
２９Ａ（２９Ｂ）を開くのは、ライト信号（ＷＲＩＴＥ
＊）が’Ｈ’レベルとなるデータリード時である。この
場合は、遅延線２７Ａ（２７Ｂ）によるタイミング調整
によって、データバスバッファ１５の出力が安定した後
に、データ・アクノリッジ信号（ＤＴＡＣＫ＊）を返
し、ＣＰＵボード２Ａによるデータ読み取りを正しく行
なわせる。

【００５４】なお、図１のバッファ回路９Ａ，９Ｂは、
ボードへのアクセスに失敗した場合に発生するバスエラ
ー信号用にも同じものが並列に設けられている。バスエ
ラー信号の場合も、データ・アクノリッジ信号（ＤＴＡ
ＣＫ＊）の場合と同様の問題が生じるからである。

【００５５】

【発明の効果】本発明は、バスエクスパンダーによって
複数のバスラックを結合してコンピュータシステムを構
築する場合において、バス競合の問題をなくし、バスエ
クスパンダーのアドレス割り付けに制限されないで、各
バスラックの空きスロットにボードを挿入できる。した
がって、バスラック数を必要最小限にできると共に、ボ
ード数を増加する必要が生じたとき、バスラックを増設
しないで済む場合が多くなり、省スペース及びコストダ
ウンが図れる。

【図面の簡単な説明】

【図１】 本発明によって改良したエクスパンダーボー
ドの接続回路図

【図２】 バスラックＡ，Ｂを、本発明のバスエクスパ
ンダーによって結合した場合において、バスラックＢに
割り当てたアドレスを持つメモリボードＸをバスラック
Ａに挿入接続した状態を示す接続図

【図３】 図１の接続回路を用いると、他のバスラック
Ｂに割り当てたアドレスを持つボードＸを自己のバスラ
ックＡに挿入しても、他のバスラックＡにおいてバス競
合にならないことを説明するバスラックＡにおけるアク
セス信号波形図

【図４】 バスエクスパンダーによって結合されたバス
ラックＡ，Ｂを示す図

【図５】 図４の接続においてバスラックＡからバスラ
ックＢへのアクセス手順の説明図

【図６】 複数のバスラックをバスエクスパンダーによ
って相互に結合した状態を示す図

【図７】 バスエクスパンダーの使用数を少なくするた
めに、中継用のバスラックを用いて、複数のバスラック
を結合した状態を示す図

【図８】 従来のバスエクスパンダーを用いた場合にお
いて、他のバスラックＢに割り当てたアドレスを持つメ
モリボードＸを自己のバスラックＡに挿入接続した状態
を示す接続図

【図９】 図８の接続において、従来のバスエクスパン
ダーを用いると、他のバスラックＢにおいて、ＶＭＥバ
スの規格違反となることを説明する各バスラックＡ，Ｂ
におけるアクセス信号波形図

【図１０】 ＶＭＥバスの規格違反となることを解消す
るため本発明者が先に提案したバスエクスパンダーの２
つのエクスパンダーボードの接続回路図

【図１１】 図１０の接続回路を用いて接続したバスラ
ックＡ，Ｂに、バスラックＢに割り当てたアドレスを持
つメモリボードＸをバスラックＡに挿入接続した状態を
示す接続図

【図１２】 図１１の接続において、メモリボードＸか
らデータを読み出すアクセス手順と、その問題を説明す
る図

【図１３】 図１２のアクセス手順の際に、バスラック
Ａでバス競合が発生することを説明するバスラックＡの
信号波形図

【符号の説明】

Ａ バスラック Ｂ バスラック １Ａ，１Ｂ システムコントローラ ２Ａ，２Ｂ ＣＰＵボード ３Ａ，３Ｂ メモリーボード ４Ａ，４Ｂ システムバス ５Ａ，５Ｂ エクスパンダーボード ６Ａ，６Ｂ エクスパンダーボードのバスマスター手段 ７Ａ，７Ｂ エクスパンダーボードのバススレーブ手段 ８Ａ，８Ｂ エクスパンダーボードの接続線 １３Ａ，１３Ｂ バス使用権検出回路 ９Ａ，９Ｂ バッファ回路 １５ データバスバッファ ２４ 禁止回路 ２５ タイミング調整回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 共通バスラインに接続された複数ボード
   のバス使用要求をシステムコントローラによって調停す
   るシステムバスを備えたバスラックを双方向に結合し、
   一方のシステムバスに接続されたボードと他方のシステ
   ムバスに接続されたボード間の相互アクセスを可能にす
   るため、２つのバスラックのスロットに、夫々挿入・接
   続される２つのエクスパンダーボードをアドレス線、デ
   ータ線、アクセス要求線等で双方向に接続したものであ
   って、 上記各エクスパンダーボードは、他方のエクスパンダー
   ボードが接続されるシステムバスのアドレスが割り付け
   られ、自己のシステムバス上で、このアドレスに対する
   アクセスを受けたとき、他方のエクスパンダーボードに
   上記アクセス要求線を通してアクセス要求を発するバス
   スレーブ手段と、他方のエクスパンダーボードからアク
   セス要求線を通してアクセス要求を受けたとき、自己の
   システムバスに対してアクセス要求を発するバスマスタ
   ー手段と、アクセスされるバスラックにおいてバス使用
   権を得られたとき、システムバス間のアクセスを中継す
   るデータバスバッファを有するバスエクスパンダーにお
   いて、 他方のバスラックから自己のバスラックにデータをリー
   ドするとき、自己のバスラックに出力する上記データバ
   スバッファを、バス使用権が得られた他方のバスラック
   においてデータアクノリッジ信号又はバスエラー信号が
   出力されるまで出力を禁止する回路を設けると共に、上
   記データリード時に、バス使用権が得られた他方のバス
   ラックにおいて発生したバスアクノリッジ信号とバスエ
   ラー信号を、上記データバスバッファの出力が安定する
   まで遅延させて、自己のバスラックに供給するタイミン
   グ調整回路とを双方向に設けたことを特徴とするバスエ
   クスパンダー。