JPH07320488A - 一括消去型不揮発性記憶装置とその消去方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 単時間で高精度での消去動作の実現と低電圧
での安定した動作を実現した一括消去型不揮発性記憶装
置。 【構成】 書き込み動作によって一括消去の可能な不揮
発性記憶装置において、消去単位のメモリセルを読み出
してフローティングゲートに電荷が蓄積されていない不
揮発性素子に対してプレライトを行う第１の動作と、上
記消去単位の不揮発性素子に対して一括して比較的大き
なエネルギーにより比較的大きな消去基準電圧のもとに
高速に消去動作を行う第２の動作と、上記消去された全
不揮発性素子を読み出して比較的低いしきい値電圧にさ
れたものに対して書き込み動作を行う第３の動作と、上
記消去単位の不揮発性記憶素子に対して一括して比較的
小さなエネルギーにより比較的小さな消去基準電圧のも
とに低速に消去動作を行う第４の動作を順次に行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一括消去型不揮発性
記憶装置（以下、単にフラッシュメモリという）とその
消去方法に利用して有効な技術に関するものである。

【０００２】

【従来の技術】フラッシュメモリは、書き込み動作にお
いて不揮発性記憶素子（以下、単にメモリセルという）
のドレイン電位を４Ｖ程度にし、コントロールゲートが
接続されたワード線を１１Ｖ程度にすることにより、ド
レイン近傍で発生したホットエレクトロンをフローティ
ングゲートに注入してしきい値電圧を高い状態（論理
“０”）にする。消去動作では、ソース電位を４Ｖ程度
にし、上記ワード線を−１１Ｖ程度にしてトンネル電流
を発生させてフローティングゲートに蓄積された電荷を
引き抜いてしきい値電圧を低い状態（論理“１”）にす
る。

【０００３】図１４に示すように、消去前の初期状態で
は、上記のように“１”に対応したメモリセル群と、
“０”に対応したメモリセル群があり、消去に先立って
読み出しを行って“１”のメモリセルを選びだして書き
込み動作（pre-write)及び読み出し動作（pre-verify)
を行って全てのメモリセルを“０”状態にした後に一括
消去(erase) 及び読み出し動作(erase verify) を行
う。このとき、トンネル酸化膜厚や不純物プロファイル
などのプロセスバラツキや内部電位の寄生抵抗による影
響などにより、一括消去によるしきい値電圧のバラツキ
により過消去状態（デプリート不良）のものが生じてし
まう。このような負のしきい値電圧のメモリセルが１つ
でも存在すると、そのメモリセルが接続されたワード線
が非選択状態でも、メモリセルに電流が流れてしまい、
読み出し不能になる。そこで、上記過消去のメモリセル
を検出して書き戻しを行って上記デプリート不良を防止
するものが各種提案されている。このようなデプリート
不良対策に関しては、特開平４−６６９８号公報、特開
平４−２２２９９４号公報、特開平５−８９６８８号公
報等がある。

【０００４】

【発明が解決しようとする課題】上記の消去方法では、
いずれもデプリート不良が発生したものに対して書き戻
しにより対策するものである。しかし、メモリセルにお
いて一度デプリート不良が発生すると、書き込み／消去
特性や情報保持特性が悪化して、実質的な書き換え可能
な回数が低下してしまうという悪影響が生じるという問
題がある。また、フラッシュメモリにおいても電源電圧
が約３Ｖ程度の低電圧化が検討されており、このような
低電圧化に伴い消去動作によるしきい値電圧を低くせざ
るを得ないために、上記デプリート不良が発生する可能
性がいっそう高くなってフラッシュメモリの低電圧動作
化の大きな障害になるものである。

【０００５】この発明の目的は、単時間で高精度の消去
動作を実現した一括消去型不揮発性記憶装置とその消去
方法を提供することにある。この発明の他の目的は、低
電圧での安定した動作を実現した一括消去型不揮発性記
憶装置とその消去方法を提供することにある。この発明
の前記ならびにそのほかの目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、書き込み動作によってフロ
ーティングゲートに蓄積された電荷をソース側に放出さ
せて消去を行うようにしたメモリセルを備えた一括消去
型不揮発性記憶装置において、かかる不揮発性記憶素子
の一括消去動作において消去単位のメモリセルを読み出
してフローティングゲートに電荷が蓄積されていない不
揮発性素子に対してプレライトを行う第１の動作と、上
記消去単位の不揮発性素子に対して一括して比較的大き
なエネルギーにより比較的大きな消去基準電圧のもとに
高速に消去動作を行う第２の動作と、上記消去された全
不揮発性素子を読み出して比較的低いしきい値電圧にさ
れたものに対して書き込み動作を行う第３の動作と、上
記消去単位の不揮発性記憶素子に対して一括して比較的
小さなエネルギーにより比較的小さな消去基準電圧のも
とに低速に消去動作を行う第４の動作を順次に行う自動
消去回路を設ける。

【０００７】

【作用】上記した手段によれば、上記第３の動作におい
て、過消去の虞れがあるメモリセルを検出して予め書き
込みを行うようにすることと、第４の動作での低エネル
ギーでのバラツキの少ない一括消去動作との組み合わせ
より過消去を防止しつつ、消去状態のしきい値電圧の設
定を低い電圧まで高精度に行うことができる。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち他の代表的なものの概要を簡単に説明すれ
ば、下記の通りである。すなわち、書き込み動作によっ
てフローティングゲートに蓄積された電荷をソース側に
放出させて消去を行う不揮発性素子を備えた一括消去型
不揮発性記憶装置の消去方法として、消去単位のメモリ
セルを読み出してフローティングゲートに電荷が蓄積さ
れていない不揮発性素子に対してプレライトを行う第１
の動作と、上記消去単位の不揮発性素子に対して一括し
て比較的大きなエネルギーにより比較的大きな消去基準
電圧のもとに高速に消去動作を行う第２の動作と、上記
消去された全不揮発性素子を読み出して比較的低いしき
い値電圧にされたものに対して書き込み動作を行う第３
の動作と、上記消去単位の不揮発性記憶素子に対して一
括して比較的小さなエネルギーにより比較的小さな消去
基準電圧のもとに低速に消去動作を行う第４の動作とを
順次に行う。

【０００９】

【作用】上記した手段によれば、上記第３の動作により
過消去の虞れがあるメモリセルを検出して予め書き込み
を行うとともに、第４の動作での低エネルギーでのバラ
ツキの少ない一括消去動作との組み合わせより過消去を
防止しつつ、消去状態のしきい値電圧の設定を低い電圧
まで高精度に行うことができる。

【００１０】

【実施例】図１には、この発明に係るフラッシュメモリ
の消去方法の一実施例を説明するための概略フローチャ
ート図が示されている。図２には、それに対応したメモ
リセルのしきい値電圧の分布図が示されている。以下、
図１と図２を参照して、この発明に係る消去方法を説明
する。

【００１１】図１において、消去モードが開始される
と、ステップ（１）とステップ（２）によりプレライト
とプレベリファイが行われる。つまり、図２（Ａ）に示
すように、消去前（初期）の状態では、書き込み動作に
よって高いしきい値電圧Ｖthを持つようにされた論理
“０”のメモリセル群と、消去状態（論理“１”）のメ
モリセル群が存在するので、かかる消去単位に含まれる
メモリセルの読み出しを行い、しきい値電圧が低くされ
ているもの、言い換えるならば消去状態（論理“１”）
にあるメモリセル群を図１のステップ（２）のプレベリ
ファイにより検出すると、かかるメモリセルに対してス
テップ（１）により書き込み動作を行うようにする。

【００１２】この実施例では、ステップ（１）において
無条件にプレライトしてプレベリファイを行うように表
されているが、実際には先頭アドレスのメモリセルはス
テップ（１）をスルーしてステップ（２）のプレベリフ
ァイを行って消去単位の最終アドレスでないなら、ステ
ップ（１）に戻り、上記プレベリファイの結果により消
去状態ならプレライトが実施され、書き込み状態ならス
ルーして次アドレスのメモリセルに対してプレベリファ
イが行われる。そして、消去単位の全てのメモリセルに
ついて上記（２）プレ−ベリフェイに対応した（１）プ
レ−ライトが実施されたなら次のステップ（３）に移行
する。上記のようなプレベリファイの完了により、図２
（Ｂ）のように、消去単位の全てのメモリセル群が
“０”に対応した分布のしきい値電圧を持つようにされ
る。

【００１３】図１のステップ（３）では、上記消去単位
に対応してた全てのメモリセルに対して一括消去が行わ
れる。この消去動作では、比較的大きなエネルギーによ
り短時間での消去が実施される。つまり、ソース電位を
約４Ｖ程度の比較的高い電圧にし、コントロールゲート
が接続されたワード線を−１１Ｖのような高い電圧にし
て、比較的短いパルス幅に対応した消去時間でフローテ
ィングゲートからソースに向けてトンネル電流を発生さ
せて電荷の引抜きを行う。

【００１４】図１のステップ（４）では、１回目の消去
ベリファイが行われる。このときには、比較的高い電圧
に対応した設定電圧ＥＶ１を用い、１つのでもそれより
高いしきい値電圧があるときにはステップ（３）に戻
り、上記単位時間での消去動作が行われる。このような
動作の繰り返しにより図２（Ｃ）に示すように、消去単
位における全てのメモリセル群のしきい値電圧は比較的
高い設定電圧ＥＶ１より低い分布の中に入るようにされ
る。

【００１５】図１のステップ（４）とステップ（５）で
は、上記プレライトとプレベリファイと同様に、比較的
低くされた設定電位ＷＶ１より低くされたメモリセルを
選び出して書き込み動作を行うようにする。つまり、こ
のステップ（４）とステップ（５）においては、次に行
う２回目の消去動作により、過消去状態にされる虞れの
あるメモリセルを検出して、書き戻しを行うことにより
しきい値電圧を高くするものである。このステップ
（５）での書き込みは、通常の書き込み動作とは異な
り、上記設定電圧ＷＶ１以下のメモリセルを、上記消去
電圧ＥＶ１を超えない程度に浅い書き込み動作を行うよ
うにするものである。この結果、図２（Ｄ）のように、
消去単位のメモリセル群のしきい値電圧の分布は、上記
消去電圧ＥＶ１より低く、上記設定電圧ＷＶ１より高い
比較的狭い範囲に設定することができる。

【００１６】図１のステップ（７）では、上記消去単位
に対応してた全てのメモリセルに対して一括消去が行わ
れる。この消去動作では、比較的小さなエネルギーによ
り比較的長い時間をかけて消去が実施される。つまり、
ソース電位を約３Ｖ程度の比較的低い電圧にし、コント
ロールゲートが接続されたワード線を−１１Ｖのような
高い電圧にして、単位の消去時間でフローティングゲー
トからソースに向けてトンネル電流を発生させて電荷の
引抜きを行う。

【００１７】図１のステップ（８）では、２回目の消去
ベリファイが行われる。このときには、比較的低い電圧
に対応した設定電圧ＥＶ２を用い、１つのでもそれより
高いしきい値電圧があるときにはステップ（７）に戻
り、上記単位時間での消去動作が行われる。このような
動作の繰り返しにより図２（Ｅ）に示すように、消去単
位における全てのメモリセル群のしきい値電圧は比較的
高い設定電圧ＥＶ２より低い分布の中に入るようにされ
る。

【００１８】図４には、メモリセルの概略断面図が示さ
れている。書き込み動作のときには、ワード線に接続さ
れたコントロールゲートＧに１１Ｖのような高い電圧を
供給し、ビット線に接続されるドレインＤに４Ｖのよう
な電圧を印加し、ソース線に接続されたソースＳに０Ｖ
のような電圧を印加する。これにより、メモリセルがオ
ン状態となり、ドレイン近傍で発生したホットエレクト
ロンが薄いゲート絶縁膜を通過してフローティンクゲー
トＦＧに注入される。

【００１９】消去動作のときには、ワード線に接続され
たコントロールゲートＧに−１１Ｖのような負電圧を供
給し、ビット線に接続されるドレインＤをオープン状態
にし、ソース線に接続されたソースＳに４Ｖのような電
圧を印加する。これにより、フローティングゲートＦＧ
とソースとの間の薄いトンネル絶縁膜を通してトンネル
電流が流れて、フローティングゲートＦＧに蓄積された
電荷がソース側に引き抜かれる。

【００２０】このような消去動作において、ソースの電
圧を４Ｖのように高くすると大きなトンネル電流が発生
して高速に消去が可能となる。これに対して、ソースの
電圧を３Ｖのように低くすると、トンネル電流が大幅に
低下して書き込み動作が遅くなる。上記同じ電荷を引き
抜くに費やされる時間でみると、上記のようにソース電
圧が４Ｖのように高くされた場合に比べて、３Ｖのよう
に低くすると約１桁も時間が長くなってしまう。

【００２１】図５には、ソース電圧としきい値電圧Ｖth
の関係を示す特性図が示されている。上記のようにソー
ス電圧を高くすると短時間に消去が行われる反面、消去
されたメモリセル群のしきい値電圧Ｖthのバラツキが大
きくなる。言い換えるならば、消去されたメモリセル群
におけるしきい値電圧の分布が広くなってしまう。これ
に対して、ソース電圧を３Ｖのように低くすると消去時
間が極端に長くなる反面、しきい値電圧Ｖthのバラツキ
が小さくなる。つまり、消去されたメモリセル群におけ
るしきい値電圧の分布を狭い範囲に収めることができ
る。

【００２２】この実施例では、ベリファイ（読み出し動
作）やライト動作が消去動作に要する時間に比べて無視
できる程度に短いこと、及び上記のように消去動作にお
けるソース電圧とＶthとのバラツキの関係を利用し、１
回目ではソース電圧を約４Ｖのように比較的高い電圧と
し、かかるソース電圧のもとでのＶthのバラツキを考慮
して、比較的高い設定電圧ＥＶ１により消去動作を行う
ようにし、短時間でしかも過消去がなされない範囲でメ
モリセル群のしきい値電圧Ｖthを前提として低くシフト
させる。この後に、上記高速な消去動作によってしきい
値電圧Ｖthが小さくなりすぎたものを、設定電圧ＷＶ１
により検出して書き戻しを行う。

【００２３】そして、２回目の消去動作のときには、ソ
ース電圧を３Ｖのように低くし、比較的小さな設定電圧
ＥＶ２以下となるような消去動作を比較的長い時間を費
やして行う。このような２回目の消去動作によって、過
消去状態のメモリセルの発生を防ぎつつ、低いしきい値
電圧Ｖthを持つような消去動作を行うことができる。

【００２４】つまり、２回目の消去動作においては、１
回目の消去動作により消去されるメモリセル群のしきい
値電圧が全体として低くシフトされているから、上記の
ようにソース電圧を低くしても、消去量そのものが小さ
いから、それまでのステップ（１）ないし（６）の動作
を実施しても全体の消去時間を短くできる。

【００２５】例えば、消去単位をワード線単位で行うも
のと、１本のワード線に約２Ｋ（２０４８ビット）個の
メモリセルが存在するとき、約１０ｍｓにより消去が可
能である。その時間割合は、図１のステップ（７）と
（８）による２回目の消去動作において約８ｍｓが費や
され、ステップ（３）と（４）での１回目の消去動作に
それより１桁程度短い１〜２ｍｓ程度費やされ、残りの
ステップ（１）と（２）及び（５）と（６）では１ｍｓ
以下の短い時間となるものである。ちなみに、ステップ
（７）と（ステップ８）を用いて上記のようなプレ−ラ
イト後のメモリセル群を１回の消去動作のみによっても
図２（Ｅ）のような消去状態を作り出すことができる
が、それに要する時間が約１００ｍｓ以上にもなって到
底実用的ではなくなってしまう。

【００２６】図３には、この発明に係る消去動作の概略
を説明するための一実施例の概略タイミング図が示され
ている。同図の時間軸は、全体の動作シーケンスを表す
ために消去や書き戻しの部分が圧縮して示されている。
そして、同図においては、図１の概略フローチャート図
に対応した消去シーケンスの全体を概念的に示すもので
あり、実際の消去シーケンスに忠実に一対応されたもの
ではない。

【００２７】プレライト時には、書き込みベリファイ起
動信号により、メモリセルが順次に選ばれて、消去状態
にあるメモリセルに対しては、消去対象のワード線電位
が高くされてプレライトが行われる。

【００２８】１回目の消去（１）では、消去信号が発生
されて、消去対象ワード線の電位は、−１０Ｖのような
負電圧にされ、ソース線の電位は＋４Ｖのような比較的
高い電圧とされる。このとき、消去非対象ワード線の電
位は、２Ｖ程度の消去阻止電位に設定される。つまり、
消去を行わないワード線に接続されたメモリセルでは、
ソースとコントロールゲートとの間の電位差が２Ｖ程度
にしかならないからトンネル電流が発生しない。

【００２９】１回目の消去ベリファイ（１）では、消去
ベリファイ（１）起動信号によりメモリセルの読み出し
が行われる。このとき、消去ベリファイ（１）電位ＥＶ
１は上記消去（１）により、しきい値電圧Ｖthのバラツ
キによりデプリート不良が生じないような電圧が選ばれ
る。

【００３０】次いで、デプリート不良の生じる可能性の
あるメモリセルに対して書き戻しを行う。書き込みベリ
ファイでは、ワード線をＷＶ１にして、それによりオン
状態にされるメモリセルに対して書き戻しを実施する。

【００３１】この後に、２回目の消去（２）を実施す
る。このときには、ソース線の電位が３Ｖ程度の低い電
圧により実施される。消去ベリファイでは、ワード線の
電位を下限電圧Ｖccmin に対応した電圧ＥＶ２以下とな
るようにされる。例えば、電源電圧Ｖccを３．３Ｖのよ
うに低電圧化したとき、許容変動が±１０％であるな
ら、上記消去ベリファイ電圧ＥＶ２は２．９Ｖ以下に設
定される。

【００３２】図６には、この発明に係るフラッシュメモ
リの一実施例の概略ブロック図が示されている。同図の
各回路ブロックは、公知の半導体集積回路の製造技術に
より、単結晶シリコンのような１個の半導体基板上にお
いて形成される。

【００３３】１はアドレスバッファであり、アドレスラ
ッチ機能も持つようにされる。２はアドレス変化検出回
路であり、アドレス信号の変化を検出したときに１ショ
ットパルスを発生させる。このパルスは、特に制限され
ないが、読み出し動作の高速化のためにビット線の電位
をイコライズするために用いられる。

【００３４】３はＸデコーダであり、メモリマット５の
ワード線の選択動作を行う。フラッシュメモリでは、動
作モードに応じてワード線の電位は、前記のように多様
な電位にされる。つまり、書き込み動作のときには、＋
１１Ｖのような高電圧とされ、消去動作のときには−１
１Ｖのような負電圧にされる。そして、書き込み又は消
去ベリファイのときには、ＷＶ１やＥＶ１，ＥＶ２等の
電位にされ、読み出し動作のときには電源電圧Ｖccに対
応された電圧とされる。このため、Ｘデコーダ３の入力
側には、後述するような電圧切り換え機能を持つワード
ドライバ１２が設けられる。

【００３５】４はＹデコーダであり、メモリマット５の
ビット線の選択信号を形成する。このビット線の選択信
号によりＹゲート回路６のスイッチ制御が行われる。Ｙ
ゲート回路６は、上記選択信号に応じてメモリマット５
のビット線とセンスアンプ９又はライトラッチ８とを接
続させる。

【００３６】メモリマット５は、ワード線とビット線の
交点にメモリセルがマトリックス配置されて構成され
る。つまり、ワード線はコントロールゲートに接続さ
れ、ドレインがビット線に接続され、ソースはソース線
に接続される。上記コントロールゲートの下層にフロー
ティングゲートが設けらており、このフローティングゲ
ートに電子を注入して書き込みを行い、かかる電子をソ
ース側に引き抜いて消去動作を行う。特に制限されない
が、ソースＭＯＳＦＥＴ７は、上記ソース線に与えられ
るバイアス電圧を切り換える。つまり、読み出し動作と
書き込み動作のときには回路の接地電位を与え、消去動
作のときには前記のようなに４Ｖと３Ｖに切り換えを行
うものである。

【００３７】上記ライトラッチ８には、外部端子Ｉ／Ｏ
ｉから入力された書き込み信号がデータ入力バッファ１
１を通して入力される。センスアンプ９の出力信号は、
一方において、データ出力バッファ１０を通して外部端
子Ｉ／Ｏｉに出力される。また、センスアンプ９の出力
信号はベリファイ動作のために自動制御回路１５にも伝
えられる。

【００３８】コントロールバッファ１３は、チップイネ
ーブル信号／ＣＥとアウトプットイネーブル信号／ＯＥ
により、動作モードの判定を行う。例えば、信号／ＣＥ
のみをロウレベルにすると、外部端子Ｉ／Ｏｉから入力
されたデータをコマンドとしてコマンドデコーダ１４に
取り込む。コマンドデコーダ１４は、入力されたコマン
ドを解読して書き込み／消去動作の判定を行う。読み出
しモードのとには、信号／ＣＥと信号／ＯＥをロウレベ
ルにし、それを上記コントロールバッファ１３により判
定する。

【００３９】コマンドデコーダ１４は、入力されたコマ
ンドを解読して自動制御回路１５に書き込み制御信号又
は消去制御信号を入力する。自動制御回路１５では、書
き込み制御信号又は消去制御信号により、前記図１の実
施例のような消去方法に対応した消去動作又は書き込み
動作に必要なシーケンス制御動作を行う。自動制御回路
１５は、アドレスカウンタを備えており、前記のような
消去動作においてプレ−ベリファイや、書き込みベリフ
ァイ、あるいは消去ベリファイのためのアドレス信号を
発生し、上記アドレスバッファを通してＸデコーダ３や
Ｙデコーダ４に入力されるアドレス信号を形成する。ド
ライバ１２は、ワード線に与えられる複数種類の電圧を
切り換えてＸデコーダに供給する。実際には、ドライバ
１２は上記のような複数種類の電圧の中から、Ｘデコー
ダの出力と動作モード信号により１つを選んでワード線
を駆動する。

【００４０】ステイタスレジスタ１６は、動作モード及
び動作シーケンス等の内部状態を記憶し、必要に応じて
データ出力バッファから読み出しが行われるようにされ
る。つまり、マイクロコンピュータ等のホストシステム
は、データポーリング等によりフラッシュメモリの内部
状態を把握して、その制御を行うようにする。つまり、
前記のように約１０ｍｓもの長い時間を必要とする消去
動作のときには、マイクロコンピュータ等はフラッシュ
メモリに対して消去コマンドとアドレスを発行すると、
直ちにかかるフラッシュメモリをバスから切り離して、
バスに他の周辺装置を接続して、上記の消去時間の間に
他のデータ処理に入るようにする。そして、上記のポー
リングによって消去終了を検出すると、書き込み等の動
作に入ることができる。

【００４１】電圧検出回路１８は、電源電圧Ｖccと高電
圧Ｖppの検出を行う。特に、書き込み高電圧Ｖppは書き
込み又は消去動作のときにのみ１２Ｖのような高電圧が
供給される必要があるので、その検出に用いられる。電
圧発生回路１７は、上記のようなベリファイ用の電圧Ｗ
Ｖ１、ＥＶ１，ＥＶ２の他に、消去阻止用電圧や、消去
用の負電圧を発生させる。この実施例のように内部に設
けられた自動制御回路により、一連の消去動作を実行で
きるものであるため、使い勝手の良いフラッシュメモリ
を得ることができる。

【００４２】図７には、上記自動制御回路の一実施例の
概略ブロック図が示されている。自動制御回路は、ソー
スＭＯＳＦＥＴを制御するものと、Ｘデコーダを制御す
るものに分けられる。ソースＭＯＳＦＥＴを制御する回
路は、ソースバイアス回路であり、コマンドデコーダか
らの信号により、パルス長設定回路により消去時間が設
定され、電源電圧制御回路によりソースバイアス電圧の
設定が行われる。なお、前記実施例のように消去動作を
２回に分けて行い、ソース電圧を切り換えて行うように
するときには消去パルス長は固定にされる。

【００４３】上記のようなソース電圧の切り換えととも
に、１回目と２回目とで消去時間を異ならせてもよい。
例えば、１回目の消去のときにはソース電圧を４Ｖのよ
うな大きな電圧とするとともに消去時間を長くして電圧
と時間により決められる消去エネルギーを大きくし、２
回目の消去のときにはソース電圧を３Ｖのように小さく
するとともに消去時間を短くして、上記消去エネルギー
を小さくしてＶthのバラツキの小さく抑えるようにす
る。あるいは、上記ソース電圧を４Ｖのように同じくし
ておいて、パルス長設定回路により、１回目の消去時間
に対して２回目の消去時間を大幅に短くして、ソース電
圧を低くしたと等価な動作を行うようにするものであっ
てもよい。

【００４４】Ｘデコーダを制御するものには、セクタ
（ワード線単位）消去バイアス回路と、消去ベリファイ
バイアス回路、書き込みバイアス回路及び書き込みベリ
ファイバイアス回路から構成される。つまり、セクタ消
去バイアス回路では、ワード線の電位を消去対象のワー
ド線と消去非対象ワード線（消去阻止）の２種類のバイ
アス電圧の設定を行う。消去ベリファイバイアス回路で
は、１回目と２回目の消去に対応したＥＶ１とＥＶ２の
設定を行う。書き込みバイアス回路では、書き込み動作
に対応したバイアス電圧の設定を行う。そして、書き込
みベリファイバイアス回路では、通常の書き込み動作用
のバイアス電圧と、上記書き戻しに対応したバイアス電
圧ＷＶ１の設定を行う。これらの各回路は、アドレスジ
ェネレータにより形成されたタイミングパルスに対応し
て動作させられる。

【００４５】図８には、メモリマットとその周辺回路の
一実施例のブロック図が示されている。メモリマット
は、横方向に延長されたワード線Ｗ０〜Ｗ３等と、縦方
向に延長されたビットの交点に、実線で示されたコント
ロールゲートと、点線で示されたフローティングゲート
からなるメモリセルがマトリックス配置されて構成され
る。上記ワード線はＸデコーダにより駆動され、ビット
線はＹゲートドライバによりスイッチ制御されるＭＯＳ
ＦＥＴからなるＹゲートを通して書き込み負荷回路に接
続される。また、上記ＹゲートとＹプリゲートドライバ
によりスイッチ制御されるスイッチＭＯＳＦＥＴを介し
てセンスアンプに接続される。

【００４６】特に制限されないが、消去単位はワード線
単位（セクタ）とされる。ワード線には、２０４８個の
メモリセルが接続されるので、約２Ｋビットの単位での
消去動作が行われる。この構成に代えて、複数のワード
線からなるブロック単位での消去あるいはメモリマット
を一括して消去する構成としてもよい。このような消去
単位に合わせて、消去時に選択されるワード線の数が多
くされる。そして、消去ベリファイにおいては、ワード
線のアドレスの切り換えが行われて消去単位に対応した
複数のワード線が順次に切り換えられるようにされる。

【００４７】図９には、メモリマットの一部選択回路の
一実施例の具体的回路図が示されている。同図には、ワ
ード線の選択回路とビット線の選択回路の一部が示され
ている。同図のワードドライバは、切り換えスイッチ回
路からなり、負電圧発生回路により形成された負電圧、
電源切り換え回路を通して選択的に供給されるＶpp又は
Ｖcc、バイアス電圧端子から供給されるバイアス電圧を
ワード線に伝える。

【００４８】このようなワードドライバのスイッチ制御
のために、２段階に分けられたＸデコーダが設けられ、
一方のＸデコーダは、消去制御回路により形成された選
択非選択切り換の切り換えが行われる。つまり、書き込
みや読み出し動作では、選択されものがハイレベルで非
選択ものがロウレベルであるのに対して、消去動作のと
きには選択されたものが負電圧のようなロウレベルとな
り、非選択のものが消去阻止に対応したハイレベルにな
るから、Ｘデコーダもそれに応じて逆レベルにしてワー
ドドライバに伝える。

【００４９】ソースバイアス回路は、消去信号により第
１回目の消去動作のときにはソース線に４Ｖのような比
較的高い電圧を供給し、第２回目の消去動作のときには
ソース線に３Ｖのような比較的低い電圧を供給する。そ
して、消去動作以外のとき、言い換えるならば、書き込
み、読み出し（ベリファイも含む）のときには、回路の
接地電位を供給するものである。

【００５０】Ｙデコーダの出力部には、レベル変換回路
が設けられる。このレベル変換回路には、書き込み信号
により制御される電圧切り換え回路により選択的に書き
込み高電圧Ｖppが供給される。つまり、書き込み動作の
ときには、前記のようにビット線に４Ｖのように電源電
圧Ｖcc（３．３Ｖ）に対して高い電圧を供給するため
に、Ｙデコーダで形成されたＶccに対応したハイレベル
を、Ｖppに対応した高い電圧としてＹゲートを構成する
スイッチＭＯＳＦＥＴのゲートに供給してスイッチ制御
を行う。これにより、スイッチＭＯＳＦＥＴでのしきい
値電圧によるレベル損失なく、次に説明する書き込み負
荷回路で形成された４Ｖのような高電圧をビット線に供
給することができる。

【００５１】同図において、Ｐチャンネル型ＭＯＳＦＥ
Ｔはそのゲートに矢印が付加されることにより、Ｎチャ
ンネル型ＭＯＳＦＥＴと区別される。そして、ＭＯＳＦ
ＥＴの高電圧が供給されるドレインにＬ字状の線が付加
されたＭＯＳＦＥＴは、高耐圧化されていることを表し
ている。これらのことは、以下の回路図においても同様
である。

【００５２】図１０には、メモリマットの他の一部選択
回路の一実施例の具体的回路図が示されている。同図に
は、ビット線の選択回路を中心にして示されている。そ
れ故、ビット線選択回路の一部は、前記図９のものと重
複して示されている。すなわち、ビット線の選択回路で
あるＹゲート回路は、２段階に分けらされる。２つに分
割された一方のＹデコーダは、前記のようなレベル変換
回路を通してビット線に一端が接続れたスイッチＭＯＳ
ＦＥＴのゲートに供給される。これら複数からなるスイ
ッチＭＯＳＦＥＴに対応して、他方のＹデコーダにより
スイッチ制御されるスイッチＭＯＳＦＥＴが設けられ
る。これら第２段目のスイッチＭＯＳＦＥＴは、読み出
し専用に用いられるので、それに対応したＹデコーダの
選択信号がそのまま供給される。これらのスイッチＭＯ
ＳＦＥＴは、選択されたビット線の信号をセンスアンプ
ＳＡの入力端子に接続される。センスアンプＳＡの出力
信号は、出力バッファとベリファイ動作において用いら
れる読み出し判定回路に供給される。

【００５３】書き込み制御回路は、ライトラッチ回路を
備えており、複数ビット線の単位での書き込み（ページ
ライト）が可能にされる。つまり、ライトラッチ回路に
対して複数ビット線分のデータを記憶させておいて、そ
の書き込み信号によりスイッチＭＯＳＦＥＴを制御して
書き込み高電圧Ｖppをビット線に伝えるようにされる。
１つのビット線単位での書き込み動作のときには、上記
複数のビット線に対応した書き込み負荷回路のうちの１
つのみが活性化される。

【００５４】図１１には、電圧切り換え回路の一実施例
の回路図が示されている。すなわち、電源電圧Ｖccと書
き込み高電圧Ｖppを入力として、書き込み信号、消去信
号に応じて、Ｖpp、Ｖcc、書き込みベリファイ電圧ＷＶ
１、消去ベリファイ電圧ＥＶ１，ＥＶ２のいずれかをＸ
トライバ電位として出力させる。書き込みベリファイ電
圧ＷＶ１は、メモリセルのしきい値電圧がＶcc以上にさ
れたことを検出するために、ＷＶ１を伝えるスイッチＭ
ＯＳＦＥＴの制御信号は、高電圧Ｖppにより対応された
高電圧にレベルシフトされる。このように、３．３Ｖの
ような電源電圧Ｖccに対して高い電圧を出力させるスイ
ッチＭＯＳＦＥＴのゲートに伝えられるスイッチ制御信
号は、レベル変換回路を介して出力される。レベル変換
回路は、ゲートとドレインとが交差接続されたＰチャン
ネル型ＭＯＳＦＥＴと、かかるＰチャンネル型ＭＯＳＦ
ＥＴのドレインと回路の接地電位との間に設けられ、ゲ
ートに互いに逆相の入力信号が供給されるＮチャンネル
型ＭＯＳＦＥＴから構成される。

【００５５】図１２には、負電圧発生回路の一実施例の
回路図が示されている。負電圧発生回路は、消去信号に
より制御されるゲート回路を通してクロックパルスをレ
ベル変換回路に供給してＶppレベルに変換し、それによ
り駆動されるチャージポンプ回路により負電圧を発生さ
せる。このような負電圧は、消去電位を基準にしたツェ
ナーダイオードにより設定された定電圧とされる。つま
り、消去電圧に対してそれがゲート供給されたＭＯＳＦ
ＥＴのしきい値電圧とツェナー電圧との加算電圧が消去
電圧としてＸドライバに伝えられる。上記消去電圧がゲ
ートに供給されたＭＯＳＦＥＴのドレインには、Ｐチャ
ンネル型ＭＯＳＦＥＴを介して高電圧Ｖppに接続され
る。このＰチャンネル型ＭＯＳＦＥＴは、消去信号を受
けるレベル変換回路の出力信号によりスイッチ制御され
て、消去動作以外のときにはオフ状態にされる。

【００５６】また、上記負電圧を動作電圧とするレベル
変換回路が設けられ、消去動作の時には負電圧出力と回
路の接地電位との間に設けられたＮチャンネル型ＭＯＳ
ＦＥＴをオフ状態にし、消去動作が終了するとオン状態
になって負電圧を回路の接地電位にリセットさせる。

【００５７】図１３には、マイクロプロセッサＣＰＵと
フラッシュメモリに着目した各信号の接続関係図が示さ
れている。フラッシュメモリのチップイネーブル端子／
ＣＥ、アウトプットイネーブル端子／ＯＥ及びライトイ
ネーブル端子／ＷＥには、かかるフラッシュメモリに割
り当てられたアドレス空間を指定するアドレス信号がア
ドレスデコーダに供給されると、ここで解読されてその
信号と動作モードを指定する信号／ＲＤと／ＷＲとを受
けるゲート回路によりそれぞれ形成される。この実施例
では、ライトイネーブル端子／ＷＥによりライトモード
が設定されるが、前記のようにコマンドによりライトモ
ードを指定するときには、この端子／ＷＥを省略するこ
とができる。

【００５８】データバッファは双方向バッファであり、
書き込み動作のときにはマイクロコンピュータからフラ
ッシュメモリに書き込みデータを転送する。前記のよう
にコマンドによって動作モードを指示するときには、フ
ラッシュメモリをアクセスするときにも上記の方向にデ
ータ転送を行う。読み出し動作のときには、フラッシュ
メモリから読み出されたデータをマイクロコンピュータ
に転送させる。

【００５９】データレジスタは、上記フラッシュメモリ
に対するアクセスのときにときに、データを取り込んで
リレーを制御して高電圧端子Ｖppに５Ｖ又は１２Ｖの電
圧を切りえて供給する。

【００６０】この実施例のマイクロコンピュータシステ
ムでは、フラッシュメモリが前記のような自動消去機能
を持つものであるため、マイクロコンピュータ（ＭＰ
Ｕ）にあっては、かかるフラッシュメモリの消去アドレ
ス指定して消去モードを指定する信号／ＲＤ、／ＷＥ及
び／ＤＥＮとコマンドを発生させる。この後は、フラッ
シュメモリが前記のように内部で自動的な消去モードに
入る。フラッシュメモリが消去モードに入ると、前記の
ようにアドレス端子、データ端子及び全コントロール端
子がフリーになり、マイクロコンピュータＭＰＵから、
フラッシュメモリが電気的に分離される。したがって、
マイクロコンピュータＭＰＵは、フラッシュメモリに対
しては消去モードを指示するだけで、その後はシステム
バスを用いて図示しない他のメモリ装置ＲＯＭやＲＡ
Ｍ、あるいは入出力ポートとの間で情報の授受を伴うデ
ータ処理を実行することができる。

【００６１】これにより、システムのスループットを犠
牲にすることなく、フラッシュメモリを、フルファンク
ション（バイト毎の書き換え可能）のメモリと同様にシ
ステムに実装したままの状態での消去が可能になる。マ
イクロプロセッサＣＰＵは、上記のような消去モードの
指示をした後は、適当な時間間隔で上記フラッシュメモ
リに対してデータポーリングモードを指定して、ステイ
タスレジスタを読み出して、消去が完了したならフラッ
シュメモリに書き込むべきデータが存在するなら書き込
みを指示するものである。

【００６２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 書き込み動作によってフローティングゲートに
蓄積された電荷をソース側に放出させて消去を行うよう
にしたメモリセルを備えた一括消去型不揮発性記憶装置
において、かかる不揮発性記憶素子の一括消去動作にお
いて消去単位のメモリセルを読み出してフローティング
ゲートに電荷が蓄積されていない不揮発性素子に対して
プレライトを行う第１の動作と、上記消去単位の不揮発
性素子に対して一括して比較的大きなエネルギーにより
比較的大きな消去基準電圧のもとに高速に消去動作を行
う第２の動作と、上記消去された全不揮発性素子を読み
出して比較的低いしきい値電圧にされたものに対して書
き込み動作を行う第３の動作と、上記消去単位の不揮発
性記憶素子に対して一括して比較的小さなエネルギーに
より比較的小さな消去基準電圧のもとに低速に消去動作
を行う第４の動作を順次に行う自動消去回路を設けるこ
とにより、上記第３の動作での過消去の虞れがあるメモ
リセルを検出して予め書き戻しを行うようにすること
と、第４の動作での低エネルギーでのバラツキの少ない
一括消去動作との組み合わせより過消去を防止しつつ、
消去状態のしきい値電圧を低い電圧まで高精度に設定す
ることができるという効果が得られる。

【００６３】（２） 上記（１）により、フラッシュメ
モリの動作電圧を約３Ｖ程度の低電圧化することができ
るという効果が得られる。

【００６４】（３） 上記第２の動作における消去動作
での不揮発性記憶素子のソース電位は比較的高い電圧に
設定されるものであり、上記第４の動作における消去動
作での不揮発性記憶素子のソース電位は比較的低い電圧
に設定にすることにより、短時間でしかも高精度での消
去状態のしきい値電圧の設定が可能なるという効果が得
られる。

【００６５】（４） 上記フローティングゲートに電荷
を注入する書き込み動作は、ドレイン近傍に発生したホ
ットエレクトロンを利用することにより、書き込み時間
が短くできるから動作の高速化ができるという効果が得
られる。

【００６６】（５） 書き込み動作によってフローティ
ングゲートに蓄積された電荷をソース側に放出させて消
去を行う不揮発性素子を備えた一括消去型不揮発性記憶
装置において、消去単位のメモリセルを読み出してフロ
ーティングゲートに電荷が蓄積されていない不揮発性素
子に対してプレ−ライトを行う第１の動作と、上記消去
単位の不揮発性素子に対して一括して比較的大きなエネ
ルギーにより比較的大きな消去基準電圧以下となるよう
消去動作を行う第２の動作と、上記消去された全ての不
揮発性素子を読み出して比較的低いしきい値電圧にされ
たものに対して浅い書き込み動作を行う第３の動作と、
上記消去単位の不揮発性記憶素子に対して一括して比較
的小さなエネルギーにより比較的小さな消去基準電圧以
下となるよう消去動作を行う第４の動作とを順次に行う
ことにより、上記第３の動作での過消去の虞れがあるメ
モリセルを検出して予め書き戻し行うようにすること
と、第４の動作での低エネルギーでのバラツキの少ない
一括消去動作との組み合わせより過消去を防止しつつ、
消去状態のしきい値電圧を低い電圧まで高精度に設定す
ることができるという効果が得られる。

【００６７】（６） 上記消去方法において、上記第２
の動作における消去動作での不揮発性記憶素子のソース
電位は比較的高い電圧に設定し、上記第４の動作におけ
る消去動作での不揮発性記憶素子のソース電位は比較的
低い電圧に設定することにより、短時間でしかも高精度
での消去状態のしきい値電圧の設定が可能なるという効
果が得られる。

【００６８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、上記
の消去方法は、フラッシュメモリに内蔵された自動制御
回路により実施されるもの他、フラッシュメモリの外部
に設けられた制御回路又はマイクロコンピュータから直
接に上記のような消去動作に必要な制御信号やアドレス
を入力して行うようにするものであってもよい。

【００６９】フラッシュメモリの書き込み動作は、前記
のようにホットエレクトロンを用いるもの他、トンネル
電流によりフローティングゲートに電子を注入して行う
ようにするものであってもよい。上記のような消去シー
ケンスを実効するための具体的回路は、種々の実施形態
を採ることができるものである。この発明はフラッシュ
メモリとその消去方法に広く利用できる。

【００７０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、書き込み動作によってフロ
ーティングゲートに蓄積された電荷をソース側に放出さ
せて消去を行うようにしたメモリセルを備えた一括消去
型不揮発性記憶装置において、かかる不揮発性記憶素子
の一括消去動作において消去単位のメモリセルを読み出
してフローティングゲートに電荷が蓄積されていない不
揮発性素子に対してプレライトを行う第１の動作と、上
記消去単位の不揮発性素子に対して一括して比較的大き
なエネルギーにより比較的大きな消去基準電圧のもとに
高速に消去動作を行う第２の動作と、上記消去された全
不揮発性素子を読み出して比較的低いしきい値電圧にさ
れたものに対して書き込み動作を行う第３の動作と、上
記消去単位の不揮発性記憶素子に対して一括して比較的
小さなエネルギーにより比較的小さな消去基準電圧のも
とに低速に消去動作を行う第４の動作を順次に行う自動
消去回路を設けることにより、上記第３の動作での過消
去の虞れがあるメモリセルを検出して予め書き戻しを行
うようにすることと、第４の動作での低エネルギーでの
バラツキの少ない一括消去動作との組み合わせより過消
去を防止しつつ、消去状態のしきい値電圧を低い電圧ま
で高精度に設定することができる。

【００７１】上記（１）により、フラッシュメモリの動
作電圧を約３Ｖ程度の低電圧化することができる。

【００７２】上記第２の動作における消去動作での不揮
発性記憶素子のソース電位は比較的高い電圧に設定され
るものであり、上記第４の動作における消去動作での不
揮発性記憶素子のソース電位は比較的低い電圧に設定に
することにより、短時間でしかも高精度での消去状態の
しきい値電圧の設定が可能なる。

【００７３】上記フローティングゲートに電荷を注入す
る書き込み動作は、ドレイン近傍に発生したホットエレ
クトロンを利用することにより、書き込み時間が短くで
きるから動作の高速化ができる。

【００７４】書き込み動作によってフローティングゲー
トに蓄積された電荷をソース側に放出させて消去を行う
不揮発性素子を備えた一括消去型不揮発性記憶装置にお
いて、消去単位のメモリセルを読み出してフローティン
グゲートに電荷が蓄積されていない不揮発性素子に対し
てプレ−ライトを行う第１の動作と、上記消去単位の不
揮発性素子に対して一括して比較的大きなエネルギーに
より比較的大きな消去基準電圧以下となるよう消去動作
を行う第２の動作と、上記消去された全ての不揮発性素
子を読み出して比較的低いしきい値電圧にされたものに
対して浅い書き込み動作を行う第３の動作と、上記消去
単位の不揮発性記憶素子に対して一括して比較的小さな
エネルギーにより比較的小さな消去基準電圧以下となる
よう消去動作を行う第４の動作とを順次に行うことによ
り、上記第３の動作での過消去の虞れがあるメモリセル
を検出して予め書き戻し行うようにすることと、第４の
動作での低エネルギーでのバラツキの少ない一括消去動
作との組み合わせより過消去を防止しつつ、消去状態の
しきい値電圧を低い電圧まで高精度に設定することがで
きる。

【００７５】上記消去方法において、上記第２の動作に
おける消去動作での不揮発性記憶素子のソース電位は比
較的高い電圧に設定し、上記第４の動作における消去動
作での不揮発性記憶素子のソース電位は比較的低い電圧
に設定することにより、短時間でしかも高精度での消去
状態のしきい値電圧の設定が可能なる。

【図面の簡単な説明】

【図１】この発明に係るフラッシュメモリの消去方法の
一実施例を説明するための概略フローチャート図であ
る。

【図２】この発明に係るフラッシュメモリの消去方法に
対応したメモリセルのしきい値電圧の分布図である。

【図３】この発明に係る消去動作の概略を説明するため
の一実施例を示す概略タイミング図である。

【図４】この発明が適用されるメモリセルの一実施例を
示す概略断面図である。

【図５】この発明が適用されるメモリセルのソース電圧
としきい値電圧Ｖthの関係を示す消去特性図である。

【図６】この発明に係るフラッシュメモリの一実施例を
示す概略ブロック図である。

【図７】図６の自動制御回路の一実施例を示す概略ブロ
ック図である。

【図８】この発明に係るフラッシュメモリにおけるメモ
リマットとその周辺回路の一実施例を示すブロック図で
ある。

【図９】この発明に係るフラッシュメモリにおけるメモ
リマットの一部選択回路の一実施例を示す具体的回路図
である。

【図１０】この発明に係るフラッシュメモリにおけるメ
モリマットの他の一部選択回路の一実施例を示す具体的
回路図である。

【図１１】この発明に係るフラッシュメモリにおける電
圧切り換え回路の一実施例を示す回路図である。

【図１２】この発明に係るフラッシュメモリにおける負
電圧発生回路の一実施例を示す回路図である。

【図１３】マイクロプロセッサＣＰＵと上記フラッシュ
メモリに着目した各信号の接続関係図である。

【図１４】従来の消去方法によるしきい値電圧分布図で
ある。

【符号の説明】

１…アドレスバッファ、２…アドレス信号変化検出回
路、３…Ｘデコーダ、４…Ｙデコーダ、５…メモリマッ
ト、６…Ｙゲート回路、７…ソースＭＯＳＦＥＴ、８…
ライトラッチ、９…センスアンプ、１０…データ出力バ
ッファ、１１…データ入力バッファ、１２…ドライバ、
１３…コントロールバッファ、１４…コマンドデコー
ダ、１５…自動制御回路、１６…ステイタスレジスタ、
１７…電圧発生回路、１８…電圧検出回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 正人 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 小田桐 美智子 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内 (72)発明者 古野 毅 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 古沢 和則 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 和田 正志 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 書き込み動作によってフローティングゲ
   ートに蓄積された電荷をソース側に放出させて消去を行
   うようにした不揮発性素子と、かかる不揮発性記憶素子
   の一括消去動作において消去単位のメモリセルを読み出
   してフローティングゲートに電荷が蓄積されていない不
   揮発性素子に対してプレライトを行う第１の動作と、上
   記消去単位の不揮発性素子に対して一括して比較的大き
   なエネルギーにより比較的大きな消去基準電圧以下とな
   るよう消去動作を行う第２の動作と、上記消去された全
   ての不揮発性素子を読み出して比較的低いしきい値電圧
   にされたものに対して浅い書き込み動作を行う第３の動
   作と、上記消去単位の不揮発性記憶素子に対して一括し
   て比較的小さなエネルギーにより比較的小さな消去基準
   電圧以下となるよう消去動作を行う第４の動作を順次に
   行う自動消去回路を備えてなることを特徴とする一括消
   去型不揮発性記憶装置。
2. 【請求項２】 上記第２の動作における消去動作での不
   揮発性記憶素子のソース電位は比較的高い電圧に設定さ
   れるものであり、上記第４の動作における消去動作での
   不揮発性記憶素子のソース電位は比較的低い電圧に設定
   されるものであることを特徴とする請求項１の一括消去
   型不揮発性記憶装置。
3. 【請求項３】 上記一括消去型不揮発性記憶装置の読み
   出し動作時の電源電圧は、約３Ｖ程度の低電圧化された
   ものであることを特徴とする請求項１又は請求項２の一
   括消去型不揮発性記憶装置。
4. 【請求項４】 上記フローティングゲートに電荷を注入
   する書き込み動作は、ドレイン近傍に発生したホットエ
   レクトロンを利用するものであることを特徴とする請求
   項１、請求項２又は請求項３の一括消去型不揮発性記憶
   装置。
5. 【請求項５】 書き込み動作によってフローティングゲ
   ートに蓄積された電荷をソース側に放出させて消去を行
   う不揮発性素子を備えた一括消去型不揮発性記憶装置に
   おいて、消去単位のメモリセルを読み出してフローティ
   ングゲートに電荷が蓄積されていない不揮発性素子に対
   してプレ−ライトを行う第１の動作と、上記消去単位の
   不揮発性素子に対して一括して比較的大きなエネルギー
   により比較的大きな消去基準電圧以下となるよう消去動
   作を行う第２の動作と、上記消去された全ての不揮発性
   素子を読み出して比較的低いしきい値電圧にされたもの
   に対して浅い書き込み動作を行う第３の動作と、上記消
   去単位の不揮発性記憶素子に対して一括して比較的小さ
   なエネルギーにより比較的小さな消去基準電圧以下とな
   るよう消去動作を行う第４の動作とを順次に行うことを
   特徴とする一括消去型不揮発性記憶装置の消去方法。
6. 【請求項６】 上記第２の動作における消去動作での不
   揮発性記憶素子のソース電位は比較的高い電圧に設定さ
   れるものであり、上記第４の動作における消去動作での
   不揮発性記憶素子のソース電位は比較的低い電圧に設定
   されるものであることを特徴とする請求項５の一括消去
   型不揮発性記憶装置の消去方法。