JPH11330236A - Electronic device having mulatilayered wiring and its manufacture - Google Patents
Electronic device having mulatilayered wiring and its manufactureInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、多層配線を備えた
半導体装置等の電子装置およびその製造方法ならびに多
層配線に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electronic device such as a semiconductor device having a multilayer wiring, a method of manufacturing the same, and a multilayer wiring.
【０００２】[0002]
【従来の技術】近年、半導体集積回路装置、特にＬＳＩ
において、その構成要素の微細化が進んでいる。下層配
線と上層配線と接続するために層間絶縁膜中に形成され
た接続孔（ヴィアホール）のアスペクト比も著しく増大
してきているため、従来のスパッタ法では充分なカバレ
ージを確保することができなくなってきた。そのため、
化学気相成長（ＣＶＤ）法を用いて、ヴィアホールをタ
ングステン（Ｗ）プラグで埋め込む技術が開発された。2. Description of the Related Art In recent years, semiconductor integrated circuit devices, especially LSI
, The components are being miniaturized. Since the aspect ratio of the connection hole (via hole) formed in the interlayer insulating film for connecting the lower layer wiring and the upper layer wiring has been significantly increased, sufficient coverage cannot be secured by the conventional sputtering method. Have been. for that reason,
A technique for filling via holes with tungsten (W) plugs using a chemical vapor deposition (CVD) method has been developed.
【０００３】図７を参照しながら、従来の半導体装置に
おける配線の形成方法を説明する。With reference to FIG. 7, a method for forming a wiring in a conventional semiconductor device will be described.
【０００４】まず、図７（ａ）に示すように、半導体基
板等の支持基板３０１上に形成された第１の絶縁層３０
２上に、微量の銅（Ｃｕ）原子を含んだアルミニウム
（Ａｌ）層（以下、「Ａｌ−Ｃｕ層」と称する）３０３
を堆積した後、フォトリソグラフィ技術及びドライエッ
チング技術を用いて、所望の下層配線を形成する。その
後、４００℃程度の温度で熱処理を行う。First, as shown in FIG. 7A, a first insulating layer 30 formed on a support substrate 301 such as a semiconductor substrate is formed.
2, an aluminum (Al) layer containing a trace amount of copper (Cu) atoms (hereinafter referred to as “Al—Cu layer”) 303
Is deposited, a desired lower wiring is formed by using a photolithography technique and a dry etching technique. Thereafter, heat treatment is performed at a temperature of about 400 ° C.
【０００５】次に、第２の絶縁層３０４を堆積した後、
フォトリソグラフィ技術及びドライエッチング技術を用
いて、第２の絶縁層３０４中にヴィアホールを形成す
る。その後、密着層として機能するチタニウム（Ｔｉ）
層３０５及び窒化チタン（ＴｉＮ）層３０６をスパッタ
リング法によって堆積した後、ＣＶＤ法によってＷ層３
０７を全面に形成する。このとき、Ｗ層はヴィアホール
を完全に埋め込むのに必要な厚さになるように堆積す
る。Next, after depositing a second insulating layer 304,
Via holes are formed in the second insulating layer 304 by using a photolithography technique and a dry etching technique. Thereafter, titanium (Ti) functioning as an adhesion layer
After depositing the layer 305 and the titanium nitride (TiN) layer 306 by sputtering, the W layer 3 is deposited by CVD.
07 is formed on the entire surface. At this time, the W layer is deposited to have a thickness necessary to completely fill the via hole.
【０００６】次に、図７（ｂ）に示すように、異方性ド
ライエッチング法により、絶縁層上のＷ層、ＴｉＮ層お
よびＴｉ層は除去し、それらをヴィアホール内にのみ残
置させ、それによってＷプラグ３０８を形成する。次
に、図７（ｃ）に示すように、Ａｌ−Ｃｕ層３０９を堆
積したあと、フォトリソグラフィ技術及びドライエッチ
ング技術によって、所望の上層配線を形成する。４００
℃程度の温度で熱処理を行った後、第３の絶縁層３１０
を堆積する。Next, as shown in FIG. 7B, the W layer, TiN layer and Ti layer on the insulating layer are removed by an anisotropic dry etching method, and they are left only in the via holes. Thereby, a W plug 308 is formed. Next, as shown in FIG. 7C, after depositing an Al—Cu layer 309, a desired upper wiring is formed by photolithography and dry etching. 400
After performing heat treatment at a temperature of about 300 ° C., the third insulating layer 310
Is deposited.
【０００７】Ｗなどの異種金属プラグによってヴィアホ
ール内を埋め込んだ配線構造によれば、その下層配線及
び上層配線においてエレクトロマイグレーション耐性が
劣化することがわかってきた。そのメカニズムは次の通
りである。すなちわ、配線に電流を流すと、配線中のＣ
ｕ原子及びＡｌ原子は電流を構成する電子から運動量を
得て輸送される。その際、Ｗプラグ３０５が輸送の妨げ
になるため、Ｗプラグと上層配線との界面、及びＷプラ
グと下層配線との界面において、原子輸送の流束勾配を
生じる（供給原子と発散原子の過不足が生じる）。その
ため、その部分でボイド等の不良が発生しやすくなる(C
-K-Hu,et.al.,Proceedings of Second International W
orkshop on Stress Induced Phenomena in Metallizati
on,(AIPPress, New York,1993), p195)。 上記の従来技術の課題を解決する目的で、ヴィアホール
をＡｌプラグで埋める技術が近年検討されている。この
技術によれば、上層配線、下層配線およびプラグの主な
材料はＡｌに共通化される。According to the wiring structure in which the via holes are filled with different metal plugs such as W, it has been found that the lower layer wiring and the upper layer wiring have poor electromigration resistance. The mechanism is as follows. That is, when a current is applied to the wiring, the C
The u atoms and Al atoms are transported by obtaining momentum from the electrons constituting the current. At this time, since the W plug 305 hinders the transport, a flux gradient of the atom transport occurs at the interface between the W plug and the upper wiring and the interface between the W plug and the lower wiring (excessive supply atoms and divergent atoms). Shortage). Therefore, defects such as voids are likely to occur in that portion (C
-K-Hu, et.al., Proceedings of Second International W
orkshop on Stress Induced Phenomena in Metallizati
on, (AIPPress, New York, 1993), p195). In order to solve the above-mentioned problems of the related art, a technique of filling a via hole with an Al plug has been studied in recent years. According to this technique, the main materials of the upper wiring, the lower wiring and the plug are commonly used for Al.
【０００８】図８（ａ）から（ｃ）を参照しながら、こ
の従来技術を説明する。This prior art will be described with reference to FIGS. 8 (a) to 8 (c).
【０００９】まず、図８（ａ）に示すように、半導体基
板等の支持基板４０１上に形成された第１の絶縁層４０
２上に、Ａｌ−Ｃｕ膜４０３を堆積した後、フォトリソ
グラフィ技術及びドライエッチング技術を用いて、所望
の下層配線を形成する。その後、４００℃程度の温度で
熱処理を行う。First, as shown in FIG. 8A, a first insulating layer 40 formed on a support substrate 401 such as a semiconductor substrate is formed.
After depositing the Al-Cu film 403 on the second 2, a desired lower wiring is formed by using a photolithography technique and a dry etching technique. Thereafter, heat treatment is performed at a temperature of about 400 ° C.
【００１０】第２の絶縁層４０４を形成した後、フォト
リソグラフィ技術及びドライエッチング技術を用いて、
第２の絶縁層４０４中にヴィアホールを形成する。密着
層として機能するＴｉ４０５をスパッタ法により堆積し
た後、図８（ｂ）に示すように、Ａｌ−Ｃｕ層４０６を
５５０℃前後の高温でスパッタ法により堆積し、ヴィア
ホールを埋め込む。密着層のＴｉ４０５はＡｌ−Ｃｕ層
４０６との濡れ性及び流動性を向上させ、ヴィアホール
内の埋め込み特性を向上させる。After forming the second insulating layer 404, the second insulating layer 404 is formed by photolithography and dry etching.
Via holes are formed in the second insulating layer 404. After Ti405 functioning as an adhesion layer is deposited by a sputtering method, as shown in FIG. 8B, an Al-Cu layer 406 is deposited by a sputtering method at a high temperature of about 550 ° C. to fill a via hole. The adhesion layer Ti405 improves the wettability and fluidity with the Al-Cu layer 406, and improves the filling characteristics in the via hole.
【００１１】次に、図８（ｃ）に示すように、フォトリ
ソグラフィ技術及びドライエッチング技術を用いて、所
望の上層配線を形成した後、４００℃程度の温度で熱処
理を行う。その後、第３の絶縁層４０７を堆積する。Next, as shown in FIG. 8C, a desired upper layer wiring is formed by using a photolithography technique and a dry etching technique, and then a heat treatment is performed at a temperature of about 400.degree. After that, a third insulating layer 407 is deposited.
【００１２】ヴィアホール底部に堆積されたＴｉは、そ
の後のアルミスパッタ等の工程で、Ａｌと反応し、アル
ミチタン（Ａｌ3Ｔｉ）層４０８を形成する。このＡｌ3
Ｔｉ層４０８は、エレクトロマイグレーション時にＡｌ
原子及びＣｕ原子を通過させることができるため、エレ
クトロマイグレーション耐性の劣化は生じない（M.Kage
yama, et.al., Proceedings of Advanced Metallizatio
n for ULSI Application 1996, p157）。The Ti deposited on the bottom of the via hole reacts with Al in a subsequent step such as aluminum sputtering to form an aluminum titanium (Al 3 Ti) layer 408. This Al 3
The Ti layer 408 is made of Al
Atoms and Cu atoms can pass through, so that electromigration resistance does not deteriorate (M. Kage
yama, et.al., Proceedings of Advanced Metallizatio
n for ULSI Application 1996, p157).
【００１３】[0013]
【発明が解決しようとする課題】しかしながら、第２の
従来技術によって作製された上層配線は、エレクトロマ
イグレーション試験を行う前から、すでに多数のボイド
４０９（図８（ｃ）参照）を有していることが発明者の
実験によって明らかになった。このボイド４０９は、配
線のエレクトロマイグレーション耐性及びストレスマイ
グレーション耐性を劣化させる。However, the upper wiring formed by the second prior art already has a large number of voids 409 (see FIG. 8C) before the electromigration test is performed. This has been clarified by the inventors' experiments. The void 409 deteriorates the electromigration resistance and the stress migration resistance of the wiring.
【００１４】ボイド４０９は、次のようにして形成され
ると発明者は考えている。すなわち、上層配線形成後の
熱処理及び絶縁層４０７の堆積時に、未反応ＴｉとＡｌ
とが反応し、Ａｌ3Ｔｉ層４０８が形成されてしまう。
Ａｌと未反応Ｔｉとの反応は、上層配線の体積を収縮さ
せるため、上層配線に引張応力が発生する。この引張応
力がボイドを形成する。The inventors believe that the void 409 is formed as follows. That is, during the heat treatment after the formation of the upper layer wiring and the deposition of the insulating layer 407, unreacted Ti and Al
Reacts to form the Al 3 Ti layer 408.
The reaction between Al and unreacted Ti shrinks the volume of the upper layer wiring, so that a tensile stress is generated in the upper layer wiring. This tensile stress forms a void.
【００１５】Ａｌとの反応を避ける目的で、６００℃以
下ではＡｌ−Ｃｕ層と反応しないＴｉＮ層等の膜を、密
着層Ｔｉ４０５の代わりに用いたすると、ヴィアホール
底部のＴｉＮが、エレクトロマイグレーション時にＡｌ
原子及びＣｕ原子を通過させることができない。そのた
め、Ａｌプラグと下層配線との界面において、原子の流
束勾配が大きくなり、エレクトロマイグレーション耐性
が劣化することになる。ＴｉＮ層は、Ａｌ−Ｃｕ層との
濡れ性等もＴｉに比べて良くないので、ヴィアホールの
埋め込み性も劣化し、更なる微細化へも対応できなくな
る。If a film such as a TiN layer which does not react with the Al-Cu layer at 600 ° C. or lower is used in place of the adhesion layer Ti405 for the purpose of avoiding the reaction with Al, the TiN at the bottom of the via hole will become Al
Atoms and Cu atoms cannot pass through. Therefore, at the interface between the Al plug and the lower wiring, the flux gradient of the atoms increases, and the electromigration resistance deteriorates. Since the TiN layer has poor wettability with the Al-Cu layer as compared with Ti, the burying property of the via hole is deteriorated, and it is impossible to cope with further miniaturization.
【００１６】本発明の目的は、上層配線内でのボイド発
生を抑制することによって、エレクトロマイグレーショ
ン耐性およびストレスマイグレーション耐性を向上させ
た多層配線を備えた電子装置およびその製造方法を提供
することにある。An object of the present invention is to provide an electronic device having a multilayer wiring with improved electromigration resistance and stress migration resistance by suppressing generation of voids in an upper wiring, and a method of manufacturing the same. .
【００１７】[0017]
【課題を解決するための手段】本発明の電子装置は、第
１の絶縁層と、前記第１の絶縁層上に形成された第１の
下層配線と、前記下層配線を覆う第１の絶縁層と、前記
第１の絶縁層に設けられた接続孔と、前記第１の絶縁層
上に形成され、前記接続孔を介して、前記下層配線に電
気的に接続された上層配線と、前記上層配線を覆う第３
の絶縁層とを備えた電子装置であって、前記上層配線の
一部は、前記第２の絶縁層の前記接続孔を埋め込み、前
記下層配線の表面に接触しており、前記上層配線は、前
記第２の絶縁層上に形成された第１の導電性材料層と、
前記第１の導電性材料層上に形成された第２の導電性材
料層と、前記第２の導電性材料層上に形成された第３の
導電性材料層とを含み、前記第２の導電性材料層は、前
記第１の導電性材料層と前記第３の導電性材料層とが反
応することを抑制するバリア層として機能するが、前記
上層配線の前記一部が前記下層配線に接触する領域にお
いては、前記上層配線を構成する原子および前記下層配
線を構成する原子の移動に対してバリア層として実質的
に機能しない厚さを有している。An electronic device according to the present invention comprises a first insulating layer, a first lower wiring formed on the first insulating layer, and a first insulating layer covering the lower wiring. A layer, a connection hole provided in the first insulating layer, an upper wiring formed on the first insulating layer, and electrically connected to the lower wiring through the connection hole, Third covering upper wiring
An electronic device comprising: an insulating layer, wherein a part of the upper wiring is embedded in the connection hole of the second insulating layer and is in contact with a surface of the lower wiring, and the upper wiring is A first conductive material layer formed on the second insulating layer;
A second conductive material layer formed on the first conductive material layer, and a third conductive material layer formed on the second conductive material layer; The conductive material layer functions as a barrier layer that suppresses the reaction between the first conductive material layer and the third conductive material layer, but the part of the upper wiring is connected to the lower wiring. The contact region has a thickness that does not substantially function as a barrier layer against the movement of atoms constituting the upper layer wiring and atoms constituting the lower layer wiring.
【００１８】前記第２の導電性材料層は、前記第２の絶
縁層上においては約１０ｎｍ以上の厚さを有し、前記上
層配線の前記一部が前記下層配線に接触する領域におい
ては約２ｎｍ以下の厚さを有していることが好ましい。The second conductive material layer has a thickness of about 10 nm or more on the second insulating layer, and has a thickness of about 10 nm in a region where the part of the upper wiring is in contact with the lower wiring. Preferably, it has a thickness of 2 nm or less.
【００１９】前記第２の導電性材料層は、前記第２の絶
縁層上においては連続した一様な膜を形成し、前記上層
配線の前記一部が前記下層配線に接触する領域において
は複数の孔を有しているか、または粒状化していてもよ
い。The second conductive material layer forms a continuous and uniform film on the second insulating layer, and a plurality of the second conductive material layers are formed in a region where the part of the upper wiring contacts the lower wiring. Or may be granulated.
【００２０】前記第２の導電性材料層は、前記上層配線
の前記一部が前記下層配線に接触する領域から除去され
ていてもよい。The second conductive material layer may be removed from a region where the part of the upper wiring is in contact with the lower wiring.
【００２１】前記第１の導電性材料層は、前記上層配線
の前記一部が前記下層配線に接触する領域において、前
記下層配線の一部との間で合金化していてもよい。The first conductive material layer may be alloyed with a part of the lower wiring in a region where the part of the upper wiring contacts the lower wiring.
【００２２】前記第１の導電性材料層は、前記上層配線
の前記一部が前記下層配線に接触する領域から除去され
ていてもよい。[0022] The first conductive material layer may be removed from a region where the part of the upper wiring is in contact with the lower wiring.
【００２３】前記下層配線は、少なくともその上部にお
いて、前記上層配線の前記第３の導電性材料層を構成す
る主成分と同一の成分を主成分として含有していること
が好ましい。It is preferable that the lower layer wiring contains, at least in the upper part, the same component as the main component constituting the third conductive material layer of the upper layer wiring.
【００２４】前記下層配線の主成分はアルミニウムであ
るってもよいし、銅であってもよい。The main component of the lower wiring may be aluminum or copper.
【００２５】前記上層配線の前記第１の導電性材料層は
高融点金属から形成されていることが好ましい。It is preferable that the first conductive material layer of the upper wiring is formed of a high melting point metal.
【００２６】前記上層配線の前記第１の導電性材料層は
チタンから形成されている異が好ましい。It is preferable that the first conductive material layer of the upper wiring is made of titanium.
【００２７】前記上層配線の前記第２の導電性材料層は
高融点金属から形成されていることが好ましい。It is preferable that the second conductive material layer of the upper wiring is formed of a high melting point metal.
【００２８】前記上層配線の前記第２の導電性材料層は
チタンナイトライドから形成されていることが好まし
い。Preferably, the second conductive material layer of the upper wiring is formed of titanium nitride.
【００２９】好ましい実施形態において、前記第１の絶
縁層は基板上に集積された複数の回路素子を覆ってい
る。In a preferred embodiment, the first insulating layer covers a plurality of circuit elements integrated on a substrate.
【００３０】前記上層配線の前記第３の導電性材料層
は、化学的気相成長法によって形成された下部分と、ス
パッタリング法によって形成された上部分とを有してい
ることが好ましい。Preferably, the third conductive material layer of the upper wiring has a lower portion formed by a chemical vapor deposition method and an upper portion formed by a sputtering method.
【００３１】本発明による電子装置の製造方法は、第１
の絶縁層と、前記第１の絶縁層上に形成された下層配線
と、前記下層配線を覆う第２の絶縁層と、前記第２の絶
縁層に設けられた接続孔と、前記第２の絶縁層上に形成
され、前記接続孔を介して、前記下層配線に電気的に接
続された上層配線と、前記上層配線を覆う第３の絶縁層
とを備えた電子装置の製造方法であって、前記上層配線
を形成する工程は、前記第２の絶縁層に前記接続孔を形
成した後に、前記第１の導電性材料層を前記第２の絶縁
層上に堆積する工程と、前記第１の導電性材料層上に前
記第２の導電性材料層を堆積する工程と、前記第２の導
電性材料層のうち、前記第２の絶縁層の前記接続孔の底
部に堆積した部分をエッチングし、それによって、前記
上層配線を構成する原子および前記下層配線を構成する
原子の移動に対して前記接続孔底部における前記第２の
導電性材料層がバリア層として実質的に機能しない厚さ
にするエッチング工程と、前記第２の絶縁層の前記接続
孔を埋め込むように前記第３の導電性材料層を前記第２
の絶縁層上に堆積する工程とを包含しており、しかも、
前記第２の導電性材料層は、前記第１の導電性材料層と
前記第３の導電性材料層とが反応することを抑制するバ
リア層として機能する。The method for manufacturing an electronic device according to the present invention includes the following steps.
An insulating layer, a lower wiring formed on the first insulating layer, a second insulating layer covering the lower wiring, a connection hole provided in the second insulating layer, A method of manufacturing an electronic device, comprising: an upper wiring formed on an insulating layer and electrically connected to the lower wiring via the connection hole; and a third insulating layer covering the upper wiring. Forming the connection hole in the second insulating layer and then depositing the first conductive material layer on the second insulating layer; and forming the first conductive material layer on the second insulating layer. Depositing the second conductive material layer on the second conductive material layer, and etching a portion of the second conductive material layer deposited on the bottom of the connection hole of the second insulating layer. Thereby, the movement of the atoms constituting the upper wiring and the atoms constituting the lower wiring is restricted. An etching step in which the second conductive material layer at the bottom of the connection hole has a thickness that does not substantially function as a barrier layer; and the third conductive layer so as to fill the connection hole in the second insulating layer. The material layer is
Depositing on an insulating layer of
The second conductive material layer functions as a barrier layer that suppresses a reaction between the first conductive material layer and the third conductive material layer.
【００３２】本発明による電子装置の製造方法は、第１
の絶縁層と、前記第１の絶縁層上に形成された下層配線
と、前記下層配線を覆う第２の絶縁層と、前記第２の絶
縁層に設けられた接続孔と、前記第２の絶縁層上に形成
され、前記接続孔を介して、前記下層配線に電気的に接
続された上層配線と、前記上層配線を覆う第３の絶縁層
とを備えた電子装置の製造方法であって、前記上層配線
を形成する工程は、前記第２の絶縁層に前記接続孔を形
成した後に、前記第１の導電性材料層を前記第２の絶縁
層上に堆積する工程と、前記第１の導電性材料層上に前
記第２の導電性材料層を堆積する工程と、前記第２の絶
縁層の前記接続孔を埋め込むように前記第３の導電性材
料層を前記第２の絶縁層上に堆積する工程と、を包含し
ており、前記第２の導電性材料層を堆積する工程は、前
記第２の導電性材料層のうち、前記第２の絶縁層の前記
接続孔の底部に堆積した部分が、前記上層配線を構成す
る原子および前記下層配線を構成する原子の移動に対し
て前記第２の導電性材料層がバリア層として実質的に機
能しないようにする工程であり、しかも、前記第２の導
電性材料層は、前記第１の導電性材料層と前記第３の導
電性材料層とが反応することを抑制するバリア層として
機能する。The method for manufacturing an electronic device according to the present invention includes the following steps.
An insulating layer, a lower wiring formed on the first insulating layer, a second insulating layer covering the lower wiring, a connection hole provided in the second insulating layer, A method of manufacturing an electronic device, comprising: an upper wiring formed on an insulating layer and electrically connected to the lower wiring via the connection hole; and a third insulating layer covering the upper wiring. Forming the connection hole in the second insulating layer and then depositing the first conductive material layer on the second insulating layer; and forming the first conductive material layer on the second insulating layer. Depositing the second conductive material layer on the second conductive material layer, and applying the third conductive material layer to the second insulating layer so as to fill the connection hole of the second insulating layer. Depositing on said second conductive material, said depositing said second conductive material layer. Of the layers, the portion of the second insulating layer deposited on the bottom of the connection hole is formed by the second conductive material layer against the movement of the atoms constituting the upper wiring and the atoms constituting the lower wiring. Is a step in which the second conductive material layer does not substantially function as a barrier layer, and the second conductive material layer reacts with the first conductive material layer and the third conductive material layer. Function as a barrier layer that suppresses
【００３３】前記第２の導電性材料層は、前記第２の絶
縁層上においては約１０ｎｍ以上の厚さを有し、前記上
層配線の前記一部が前記下層配線に接触する領域におい
ては約２ｎｍ以下の厚さを有していることが好ましい。The second conductive material layer has a thickness of about 10 nm or more on the second insulating layer, and has a thickness of about 10 nm in a region where the part of the upper wiring is in contact with the lower wiring. Preferably, it has a thickness of 2 nm or less.
【００３４】前記エッチング工程は、前記第２の導電性
材料層を、前記上層配線の前記一部が前記下層配線に接
触する領域から除去するように実行することが好まし
い。Preferably, the etching step is performed so as to remove the second conductive material layer from a region where the part of the upper wiring is in contact with the lower wiring.
【００３５】前記第２の導電性材料層の形成工程は、前
記第２の導電性材料層が、前記第２の絶縁層上において
は連続した一様な膜を形成し、前記上層配線の前記一部
が前記下層配線に接触する領域においては複数の孔を有
しているか、または粒状化するように実行されることが
好ましい。In the step of forming the second conductive material layer, the second conductive material layer forms a continuous and uniform film on the second insulating layer, It is preferable that a region partially contacting the lower wiring has a plurality of holes or is formed so as to be granulated.
【００３６】前記下層配線は、少なくともその上部にお
いて、前記上層配線の前記第３の導電性材料層を構成す
る主成分と同一の成分を主成分として含有していること
が好ましい。It is preferable that the lower layer wiring contains, at least at an upper portion thereof, the same component as the main component constituting the third conductive material layer of the upper layer wiring.
【００３７】前記下層配線の主成分はアルミニウムであ
ってもよいし、銅であってもよい。The main component of the lower wiring may be aluminum or copper.
【００３８】前記上層配線の前記第１の導電性材料層は
高融点金属から形成されることが好ましい。Preferably, the first conductive material layer of the upper wiring is formed of a high melting point metal.
【００３９】前記上層配線の前記第１の導電性材料層は
チタンから形成されいることが好ましい。It is preferable that the first conductive material layer of the upper wiring is formed of titanium.
【００４０】前記上層配線の前記第２の導電性材料層は
高融点金属から形成されることが好ましい。It is preferable that the second conductive material layer of the upper wiring is formed of a high melting point metal.
【００４１】前記上層配線の前記第２の導電性材料層は
チタンナイトライドから形成されることが好ましい。It is preferable that the second conductive material layer of the upper wiring is formed of titanium nitride.
【００４２】好ましい実施形態において、前記第１の絶
縁層は、基板上に集積された複数の回路素子を覆う。[0042] In a preferred embodiment, the first insulating layer covers a plurality of circuit elements integrated on a substrate.
【００４３】前記第３の導電性材料層を形成する工程
は、化学的気相成長法によって下部分を形成する工程
と、スパッタリング法によって上部分と形成する工程
と、を包含することが好ましい。The step of forming the third conductive material layer preferably includes a step of forming a lower portion by a chemical vapor deposition method and a step of forming an upper portion by a sputtering method.
【００４４】前記第３の導電性材料層の前記下部分を形
成する工程では、前記接続孔の内径の半分未満の厚さに
なるように前記下部分を堆積し、前記第３の導電性材料
層の前記上部分を形成する工程では、約３００℃から約
５００℃までの温度で堆積を行うことが好ましい。In the step of forming the lower portion of the third conductive material layer, the lower portion is deposited so as to have a thickness of less than half the inner diameter of the connection hole, and the third conductive material is formed. In the step of forming the upper portion of the layer, the deposition is preferably performed at a temperature from about 300C to about 500C.
【００４５】前記第３の導電性材料層の前記下部分を形
成する工程では、ジメチルアルミニウムハイドライドを
原料としてアルミニウム層を堆積するようにしてもよ
い。In the step of forming the lower portion of the third conductive material layer, an aluminum layer may be deposited using dimethyl aluminum hydride as a raw material.
【００４６】本発明による更に他の電子装置の製造方法
は、第１の絶縁層と、前記第１の絶縁層上に形成された
下層配線と、前記下層配線を覆う第２の絶縁層と、前記
第２の絶縁層に設けられた接続孔と、前記第２の絶縁層
上に形成され、前記接続孔を介して、前記下層配線に電
気的に接続された上層配線と、前記上層配線を覆う第３
の絶縁層とを備えた電子装置の製造方法であって、前記
上層配線を形成する工程は、前記第２の絶縁層に前記接
続孔を形成する前に、前記第１の導電性材料層を前記第
２の絶縁層上に堆積する工程と、前記第１の導電性材料
層上に前記第２の導電性材料層を堆積する工程と、前記
第１および第２の導電性材料層の一部を選択的に除去
し、前記第２の絶縁層に前記接続孔を形成する工程と、
化学的気相成長法によって、前記第２の絶縁層の前記接
続孔を埋め込むように前記第３の導電性材料層の下部分
を前記第２の絶縁層上に堆積する工程と、スパッタリン
グ法によって、前記第３の導電性材料層の上部分を前記
第３の導電性材料層の前記下部分上に堆積する工程とを
包含しており、しかも、前記第２の導電性材料層は、前
記第１の導電性材料層と前記第３の導電性材料層とが反
応することを抑制するバリア層として機能する。According to still another method of manufacturing an electronic device according to the present invention, a first insulating layer, a lower wiring formed on the first insulating layer, a second insulating layer covering the lower wiring, A connection hole provided in the second insulating layer, an upper wiring formed on the second insulating layer and electrically connected to the lower wiring via the connection hole, and an upper wiring. Third to cover
Wherein the step of forming the upper wiring comprises: forming the first conductive material layer before forming the connection hole in the second insulating layer. A step of depositing on the second insulating layer, a step of depositing the second conductive material layer on the first conductive material layer, and a step of depositing the first and second conductive material layers. Selectively removing the portion and forming the connection hole in the second insulating layer;
Depositing a lower portion of the third conductive material layer on the second insulating layer so as to fill the connection holes of the second insulating layer by a chemical vapor deposition method; Depositing an upper portion of the third conductive material layer on the lower portion of the third conductive material layer, and wherein the second conductive material layer comprises: The third conductive material layer functions as a barrier layer that suppresses a reaction between the first conductive material layer and the third conductive material layer.
【００４７】前記下層配線は、少なくともその上部にお
いて、前記上層配線の前記第３の導電性材料層を構成す
る主成分を主成分として含有していることが好ましい。It is preferable that the lower layer wiring contains, as a main component, a main component constituting the third conductive material layer of the upper layer wiring at least at an upper portion thereof.
【００４８】前記下層配線の主成分はアルミニウムであ
ることが好ましい。The main component of the lower wiring is preferably aluminum.
【００４９】前記第３の導電性材料層の前記下部分を堆
積する工程では、ジメチルエチルアミンアランを原料ガ
スとして用い、アルミニウム層を堆積することが好まし
い。In the step of depositing the lower portion of the third conductive material layer, it is preferable that dimethylethylaminealane is used as a source gas to deposit an aluminum layer.
【００５０】前記上層配線の前記第１の導電性材料層は
高融点金属から形成されていることが好ましい。It is preferable that the first conductive material layer of the upper wiring is formed of a high melting point metal.
【００５１】前記上層配線の前記第１の導電性材料層は
チタンから形成されていることが好ましい。It is preferable that the first conductive material layer of the upper wiring is formed of titanium.
【００５２】前記上層配線の前記第２の導電性材料層は
高融点金属から形成されていることが好ましい。It is preferable that the second conductive material layer of the upper wiring is formed of a high melting point metal.
【００５３】前記上層配線の前記第２の導電性材料層は
チタンナイトライドから形成されていることが好まし
い。It is preferable that the second conductive material layer of the upper wiring is formed of titanium nitride.
【００５４】好ましい実施形態において、前記第１の絶
縁層は、基板上に集積された複数の回路素子を覆う絶縁
層上に形成される。In a preferred embodiment, the first insulating layer is formed on an insulating layer covering a plurality of circuit elements integrated on a substrate.
【００５５】第１の絶縁層上に形成された下層配線と、
前記下層配線を覆う第２の絶縁層と、本発明による多層
配線は、前記第２の絶縁層に設けられた接続孔と、前記
第２の絶縁層上に形成され、前記接続孔を介して、前記
下層配線に電気的に接続された上層配線と、前記上層配
線を覆う第３の絶縁層とを備えた多層配線であって、前
記上層配線の一部は、前記第２の絶縁層の前記接続孔を
埋め込み、前記下層配線の表面に接触しており、前記上
層配線は、前記第２の絶縁層上に形成された第１の導電
性材料層と、前記第１の導電性材料層上に形成された第
２の導電性材料層と、前記第２の導電性材料層上に形成
された第３の導電性材料層とを含み、前記第２の導電性
材料層は、前記第１の導電性材料層と前記第３の導電性
材料層とが反応することを抑制するバリア層として機能
するが、前記上層配線の前記一部が前記下層配線に接触
する領域においては、前記上層配線を構成する原子およ
び前記下層配線を構成する原子の移動に対してバリア層
として実質的に機能しない厚さを有している。A lower wiring formed on the first insulating layer;
A second insulating layer that covers the lower wiring, and a multilayer wiring according to the present invention are formed on the second insulating layer with a connection hole provided in the second insulation layer and through the connection hole. A multilayer wiring including an upper wiring electrically connected to the lower wiring, and a third insulating layer covering the upper wiring, wherein a part of the upper wiring is formed of the second insulating layer. The connection hole is buried and is in contact with the surface of the lower layer wiring, and the upper layer wiring includes a first conductive material layer formed on the second insulating layer, and a first conductive material layer formed on the second insulating layer. A second conductive material layer formed on the second conductive material layer, and a third conductive material layer formed on the second conductive material layer, wherein the second conductive material layer is The first conductive material layer and the third conductive material layer function as a barrier layer that suppresses a reaction between the first conductive material layer and the third conductive material layer. In a region where the part of the line is in contact with the lower wiring, the thickness has a thickness that does not substantially function as a barrier layer against movement of atoms forming the upper wiring and atoms forming the lower wiring. I have.
【００５６】[0056]
【発明の実施の形態】以下、図面を参照しながら、本発
明による電子装置の実施形態を説明する。 （実施形態１）図１は、本実施形態にかかる半導体集積
回路装置の主要部断面を示している。この装置は、トラ
ンジスタ素子などの回路要素（不図示）が形成されたシ
リコン基板１０１を備えている。図１には示されていな
いが、シリコン基板１０１には多数の微細トランジスタ
が集積されている。Embodiments of an electronic device according to the present invention will be described below with reference to the drawings. (Embodiment 1) FIG. 1 shows a cross section of a main part of a semiconductor integrated circuit device according to this embodiment. This device includes a silicon substrate 101 on which circuit elements (not shown) such as transistor elements are formed. Although not shown in FIG. 1, a large number of fine transistors are integrated on the silicon substrate 101.
【００５７】この装置は、更に、シリコン基板１０１の
表面を覆うように形成された第１の絶縁層１０２と、第
１の絶縁層１０２上に形成された下層配線と、下層配線
を覆うように第１の絶縁層１０２上に形成され、ヴィア
ホールを有する第２の絶縁層１０７と、第２の絶縁層１
０７上に形成され、ヴィアホールを介して下層配線に電
気的に接続された上層配線と、上層配線を覆う第３の絶
縁層１１３とを備えている。This device further includes a first insulating layer 102 formed so as to cover the surface of the silicon substrate 101, a lower wiring formed on the first insulating layer 102, and a lower wiring formed so as to cover the lower wiring. A second insulating layer 107 formed on the first insulating layer 102 and having via holes, and a second insulating layer 1
And a third insulating layer 113 covering the upper wiring, the upper wiring being electrically connected to the lower wiring via a via hole.
【００５８】第１の絶縁層１０２は、例えば、酸化膜か
ら形成され、その厚さは、例えば１００〜２０００ｎｍ
である。第２の絶縁層１０７は、例えば、酸化膜から形
成され、その厚さは、例えば５００〜２０００ｎｍであ
る。ヴィアホールの内径は、例えば、２００〜５００ｎ
ｍである。The first insulating layer 102 is formed of, for example, an oxide film, and has a thickness of, for example, 100 to 2000 nm.
It is. The second insulating layer 107 is formed of, for example, an oxide film, and has a thickness of, for example, 500 to 2000 nm. The inner diameter of the via hole is, for example, 200 to 500 n.
m.
【００５９】下層配線の厚さは、例えば３００〜８００
ｎｍであり、その幅は、例えば２００〜８００ｎｍであ
る。上層配線の厚さは、例えば３００〜８００ｎｍであ
り、その幅は、例えば２００〜８００ｎｍである。第３
の絶縁層１１２は、例えば、酸化膜から形成され、その
厚さは、例えば５００〜２０００ｎｍである。The thickness of the lower wiring is, for example, 300 to 800.
nm, and its width is, for example, 200 to 800 nm. The thickness of the upper layer wiring is, for example, 300 to 800 nm, and the width is, for example, 200 to 800 nm. Third
The insulating layer 112 is formed of, for example, an oxide film, and has a thickness of, for example, 500 to 2000 nm.
【００６０】下層配線は、第１の絶縁層１０２上に形成
されたＴｉ層１０３と、Ｔｉ層１０３上に形成されたＴ
ｉＮ層１０４と、ＴｉＮ層１０４上に形成されたＡｌ−
Ｃｕ層１０５と、Ａｌ−Ｃｕ層１０５上に形成された反
射防止層１０６とを含んでいる。 Ａｌ−Ｃｕ層１０５
は、エレクトロマイグレーション耐性等を向上させる目
的でＡｌ中に０.５〜２.０ｗｔ％のＣｕを導入した層で
ある。The lower wiring is composed of a Ti layer 103 formed on the first insulating layer 102 and a T layer formed on the Ti layer 103.
iN layer 104 and an Al— layer formed on TiN layer 104
It includes a Cu layer 105 and an antireflection layer 106 formed on the Al-Cu layer 105. Al-Cu layer 105
Is a layer in which 0.5 to 2.0 wt% of Cu is introduced into Al for the purpose of improving electromigration resistance and the like.
【００６１】上層配線の一部は、第１の絶縁層１０７の
ヴィアホールを完全に埋め込み、下層配線の表面に接触
している。上層配線は、第２の絶縁層１０７上に形成さ
れたＴｉ層１０８と、Ｔｉ層１０８上に形成されたＴｉ
Ｎ層１０９と、ＴｉＮ層１０９上に形成されたＡｌ−Ｃ
ｕ層１１０と、Ａｌ−Ｃｕ層１１０上に形成された反射
防止（ＴｉＮ）層１１２とを含んでいる。Part of the upper wiring is completely filled in the via hole of the first insulating layer 107 and is in contact with the surface of the lower wiring. The upper layer wiring includes a Ti layer formed on the second insulating layer 107 and a Ti layer formed on the Ti layer.
N-layer 109 and Al-C formed on TiN layer 109
It includes a u layer 110 and an anti-reflection (TiN) layer 112 formed on the Al—Cu layer 110.
【００６２】ＴｉＮ層１０４およびＴｉ層１０８は、そ
れぞれ、Ａｌ−Ｃｕ層１０５およびＡｌ−Ｃｕ層１１０
の下地に対する密着性を向上させ、剥がれが生じないよ
うに機能する。ＴｉＮ層１０４およびＴｉＮ層１０９
は、それぞれ、製造工程中に、ＴｉＮ層１０４およびＴ
ｉ層１０８とＡｌとが反応することを抑制する。また、
ＴｉＮ層１０９は、ＣＶＤ法によってＡｌ層を堆積する
際に、下地成長層としても機能する。The TiN layer 104 and the Ti layer 108 are made of an Al—Cu layer 105 and an Al—Cu layer 110, respectively.
Function to improve the adhesion to the substrate and prevent peeling. TiN layer 104 and TiN layer 109
Respectively, during the manufacturing process, TiN layer 104 and TN
The reaction between the i-layer 108 and Al is suppressed. Also,
The TiN layer 109 also functions as a base growth layer when depositing an Al layer by a CVD method.
【００６３】このように、ＴｉＮ層１０９はＴｉ層１０
８中とＡｌ−Ｃｕ層１１０とが熱的に反応することを抑
制するバリア層としても機能するが、上層配線の前記一
部が下層配線に接触する領域（ヴィアホールの底部）か
らは除去されている。このため、この装置におけるＴｉ
Ｎ層１０９は、上層配線を構成する原子および下層配線
を構成する原子の移動に対して、バリア層としては機能
しない。As described above, the TiN layer 109 is formed by the Ti layer 10.
8 also functions as a barrier layer that suppresses a thermal reaction between the Al-Cu layer 110 and the Al-Cu layer 110, but is removed from a region where the upper wiring is in contact with the lower wiring (the bottom of the via hole). ing. For this reason, Ti
The N layer 109 does not function as a barrier layer against movement of atoms forming the upper wiring and atoms forming the lower wiring.
【００６４】なお、ヴィアホールの底部には、Ａｌ3Ｔ
ｉ層１１１が存在している。これは、Ｔｉ層１０８中の
ＴｉとＡｌ−Ｃｕ層中のＡｌとが反応することによって
形成された。Ａｌ3Ｔｉ層１１１は、上層配線を構成す
る原子および下層配線を構成する原子の移動に対してバ
リア層として機能しない。The bottom of the via hole is formed of Al 3 T
An i-layer 111 is present. This was formed by the reaction between Ti in the Ti layer 108 and Al in the Al-Cu layer. The Al 3 Ti layer 111 does not function as a barrier layer against movement of atoms forming the upper wiring and atoms forming the lower wiring.
【００６５】このような多層配線を備えた装置によれ
ば、ボイド形成が抑制され、エレクトロマイグレーショ
ン耐性が向上するため、信頼性の高い動作が長期間保証
されることになる。従って、エレクトロマイグレーショ
ンが問題になる程度に寸法の微細化された配線を高い密
度で備えた電子装置、たとえば、半導体高集積回路の信
頼性を向上させることが可能になる。According to the device provided with such a multilayer wiring, void formation is suppressed and electromigration resistance is improved, so that highly reliable operation is guaranteed for a long period of time. Accordingly, it is possible to improve the reliability of an electronic device, for example, a semiconductor high-integration circuit provided with a high-density wiring having a size reduced to such an extent that electromigration becomes a problem.
【００６６】なお、下層配線は第１層レベル配線に限定
されず、Ｎ層レベル配線（Ｎは３以上の整数）のうちの
第ｉ層レベル（ｉは１≦ｉ＜Ｎの整数）であれば良い。
このとき、上層配線は第ｊ層レベル（ｊはｉ＜ｊ≦Ｎの
整数）であればよい。Note that the lower layer wiring is not limited to the first layer wiring, but may be at the ith layer level (i is an integer of 1 ≦ i <N) of the N layer wiring (N is an integer of 3 or more). Good.
At this time, the upper layer wiring may be at the j-th layer level (j is an integer of i <j ≦ N).
【００６７】次に、図２（ａ）〜（ｃ）および図３
（ａ）および（ｂ）を参照しながら、本発明による電子
装置の製造方法の実施形態を説明する。Next, FIGS. 2A to 2C and FIG.
An embodiment of a method for manufacturing an electronic device according to the present invention will be described with reference to (a) and (b).
【００６８】まず、公知の半導体集積回路製造技術を用
いて、トランジスタ素子などの回路要素（不図示）をシ
リコン基板１０１上に形成する。シリコン基板１０１の
表面は第１の絶縁層（厚さ：約１０００ｎｍ）１０２で
覆う。First, circuit elements (not shown) such as transistor elements are formed on a silicon substrate 101 by using a known semiconductor integrated circuit manufacturing technique. The surface of the silicon substrate 101 is covered with a first insulating layer (thickness: about 1000 nm) 102.
【００６９】次に、図２（ａ）に示すように、スパッタ
リング法を用いてＴｉ層（厚さ：約２０ｎｍ）１０３及
びＴｉＮ層（厚さ：約２０ｎｍ）１０４をこの順序で第
１の絶縁層１０２上に堆積する。その後、Ａｌ層中にＣ
ｕ原子を０.５〜２.０ｗｔ％含ませたＡｌ−Ｃｕ層（厚
さ：約４００ｎｍ）１０５と、反射防止層１０６として
機能するＴｉＮ層（厚さ：約３０ｎｍ）を、スパッタ法
によって、この順序で堆積する。こうして、Ｔｉ層１０
３、ＴｉＮ層１０４、Ａｌ−Ｃｕ層１０５および反射防
止層１０６を含む多層膜を第１の絶縁層１０２上に形成
する。この多層膜を、フォトリソグラフィ技術及びドラ
イエッチング技術を用いて、所定の配線パターンを持つ
ように微細加工し、それによって、下層配線を第１の絶
縁層１０２上に形成する。その後、４００℃で１５分程
度の熱処理を行う。次に、下層配線を完全に覆うように
して第２の絶縁層（厚さ：約２０００ｎｍ）１０７を第
１の絶縁層１０２上に堆積した後、化学機械研磨（ＣＭ
Ｐ）法により第２の絶縁層１０７の表面を平坦化する。
その後、フォトリソグラフィ技術及びドライエッチング
技術を用いて、下層配線と上層配線とを接続するための
ヴィアホール（内径：約３００ｎｍ）を第２の絶縁層１
０７中に形成する。このとき、ヴィアホールの底部にお
いて、下層配線の反射防止層１０６を除去し、Ａｌ−Ｃ
ｕ層１０５を露出させる。Next, as shown in FIG. 2A, a Ti layer (thickness: about 20 nm) 103 and a TiN layer (thickness: about 20 nm) 104 are first insulated in this order by sputtering. Deposit on layer 102. After that, C in the Al layer
An Al—Cu layer (thickness: about 400 nm) 105 containing 0.5 to 2.0 wt% of u atoms and a TiN layer (thickness: about 30 nm) functioning as an antireflection layer 106 are formed by sputtering. Deposit in this order. Thus, the Ti layer 10
3. A multilayer film including the TiN layer 104, the Al-Cu layer 105, and the antireflection layer 106 is formed on the first insulating layer 102. This multilayer film is finely processed to have a predetermined wiring pattern by using a photolithography technique and a dry etching technique, whereby a lower wiring is formed on the first insulating layer 102. Thereafter, heat treatment is performed at 400 ° C. for about 15 minutes. Next, after a second insulating layer (thickness: about 2000 nm) 107 is deposited on the first insulating layer 102 so as to completely cover the lower wiring, a chemical mechanical polishing (CM)
The surface of the second insulating layer 107 is planarized by the P) method.
Thereafter, via holes (inner diameter: about 300 nm) for connecting the lower wiring and the upper wiring are formed in the second insulating layer 1 by using a photolithography technique and a dry etching technique.
07. At this time, at the bottom of the via hole, the anti-reflection layer 106 of the lower wiring is removed, and Al-C
The u layer 105 is exposed.
【００７０】次に、アルゴンプラズマによる逆スパッタ
法を用いて、ヴィアホールの底部においてＡｌ−Ｃｕ層
１０５上に形成された自然酸化膜を除去した後、密着層
として機能するＴｉ（厚さ：約２０ｎｍ）層１０８及び
ＴｉＮ（厚さ：約５０ｎｍ）層１０９をスパッタ法によ
って堆積する。Next, after the natural oxide film formed on the Al—Cu layer 105 at the bottom of the via hole is removed by reverse sputtering using argon plasma, Ti (thickness: about 20 nm) and a TiN (thickness: about 50 nm) layer 109 are deposited by a sputtering method.
【００７１】ＴｉＮ層１０９は通常のスパッタ法で堆積
する。一般にＴｉＮ層のカバレージは悪いため、ヴィア
ホールのアスペクト比が４程度の場合、ヴィアホール底
部におけるＴｉＮ層１０９の厚さは、第２の絶縁層１０
７上におけるＴｉＮ層１０９の厚さの１０％程度にな
る。従って、ＴｉＮ層１０９の第２の絶縁層１０７上に
おける厚さが５０ｎｍ程度になるようにスパッタリング
時間などの条件を調整すると、ヴィアホール底部では、
ＴｉＮ層１０９の厚さは５ｎｍ程度にしかならない。The TiN layer 109 is deposited by a usual sputtering method. Since the coverage of the TiN layer is generally poor, when the aspect ratio of the via hole is about 4, the thickness of the TiN layer 109 at the bottom of the via hole is reduced by the thickness of the second insulating layer 10.
7 is about 10% of the thickness of the TiN layer 109. Therefore, if the conditions such as the sputtering time are adjusted so that the thickness of the TiN layer 109 on the second insulating layer 107 is about 50 nm, at the bottom of the via hole,
The thickness of the TiN layer 109 is only about 5 nm.
【００７２】次に、図２（ｂ）に示すように、アルゴン
プラズマによる逆スパッタ法を用いてＴｉＮ層１０９に
対するエッチング処理を行う。このエッチング処理は、
逆スパッタ法以外の異方性ドライエッチング法を用いて
行っても良い。このときのエッチング処理は、ヴィアホ
ール底部のＴｉＮ層１０９が実質的に除去されるように
するとともに、第２の絶縁層１０７上におけるＴｉＮ層
１０９の厚さが約１０ｎｍ以上になるように行う。ま
た。ヴィアホール側壁にはＴｉ及びＴｉＮ層の合計厚さ
が１ｎｍ以上の連続した膜として残るように調整する。Next, as shown in FIG. 2B, an etching process is performed on the TiN layer 109 by a reverse sputtering method using argon plasma. This etching process
The anisotropic dry etching method other than the reverse sputtering method may be used. The etching process at this time is performed so that the TiN layer 109 at the bottom of the via hole is substantially removed and the thickness of the TiN layer 109 on the second insulating layer 107 is about 10 nm or more. Also. Adjustment is performed so that the total thickness of the Ti and TiN layers remains as a continuous film having a thickness of 1 nm or more on the side wall of the via hole.
【００７３】このようなエッチング処理の後、Ｔｉ層１
０８はヴィアホールの底部に残存しても良いし、それか
ら完全に除去されてもよい。重要な点は、ヴィアホール
底部における「ＴｉＮ層１０９のバリア効果」を破壊す
ることにある。従って、ヴィアホール底部におけるＴｉ
Ｎ層１０９は完全に除去されることが好ましい。本実施
形態では、ヴィアホール底部におけるＴｉＮ層１０９を
完全に除去する。しかしながら、ヴィアホール底部にＴ
ｉＮ層１０９が一部残存しても、それが多孔状態にある
か、または粒状であれば、ＴｉＮ層１０９はもはや「バ
リア層」としては機能しない。従って、ヴィアホール底
部からＴｉＮ層１０９を完全に除去することは必須では
ない。なお、ヴィアホールの側壁および第１の絶縁層１
０７の上面にはＴｉＮ層１０９を残存させる。特に、第
１の絶縁層１０７の上面のＴｉＮ層１０９の厚さは約１
０ｎｍ以上もあるため、第１の絶縁層１０７の上面にお
けるＴｉＮ層１０９は、Ｔｉ層１０８と、その後に堆積
するＡｌ層との反応を抑制するバリア層として充分に機
能する。After such an etching process, the Ti layer 1
08 may remain at the bottom of the via hole or may be completely removed therefrom. The important point is to destroy the "barrier effect of the TiN layer 109" at the bottom of the via hole. Therefore, Ti at the bottom of the via hole
Preferably, the N layer 109 is completely removed. In the present embodiment, the TiN layer 109 at the bottom of the via hole is completely removed. However, T at the bottom of the via hole
Even if a part of the iN layer 109 remains, if the iN layer 109 is porous or granular, the TiN layer 109 no longer functions as a “barrier layer”. Therefore, it is not essential to completely remove the TiN layer 109 from the bottom of the via hole. The side wall of the via hole and the first insulating layer 1
07, the TiN layer 109 is left. In particular, the thickness of the TiN layer 109 on the upper surface of the first insulating layer 107 is about 1
Since the thickness is 0 nm or more, the TiN layer 109 on the upper surface of the first insulating layer 107 sufficiently functions as a barrier layer that suppresses a reaction between the Ti layer 108 and an Al layer deposited thereafter.
【００７４】次に、ジメチルアルミニウムハイドライド
（ＤＭＡＨ）を原料とするＣＶＤ法を用いて、厚さ約１
００ｎｍ以下のＡｌ層（厚さ：例えば約５０ｎｍ）１１
４を堆積する。Ａｌ層１１４は、図２（ｃ）に示すよう
に、ヴィアホールの底部、側壁および第２の絶縁層１０
７の上面に成長する。Then, a CVD method using dimethyl aluminum hydride (DMAH) as a raw material is performed to a thickness of about 1 mm.
Al layer (thickness: about 50 nm, for example) of not more than 00 nm 11
4 is deposited. As shown in FIG. 2C, the Al layer 114 is formed on the bottom and side walls of the via hole and on the second insulating layer 10.
7 grows on the upper surface.
【００７５】次に、図３（ａ）に示すように、シリコン
基板１０１を約４００〜約４５０℃に加熱した状態で、
Ａｌ層中にＣｕ原子を０.５〜２.０ｗｔ％含ませたＡｌ
−Ｃｕ層（厚さ：約３５０ｎｍ）をスパッタ法で堆積す
る。このＡｌ−Ｃｕ層でヴィアホールを埋め込み、それ
によってＡｌ−Ｃｕ層１１０の形成を完了する。Next, as shown in FIG. 3A, while the silicon substrate 101 is heated to about 400 to about 450 ° C.
Al containing 0.5 to 2.0 wt% of Cu atoms in the Al layer
Depositing a Cu layer (thickness: about 350 nm) by a sputtering method; Via holes are buried with this Al-Cu layer, thereby completing the formation of the Al-Cu layer 110.
【００７６】Ｔｉ層１０８がヴィアホール底部に残存し
ていた場合は、上記Ａｌ−Ｃｕ層の堆積時に、基板１０
１の４００〜４５０℃を加熱することによって、ヴィア
ホール底部のＴｉ層１０８の一部若しくは全てと、Ａｌ
層１１４及び下層配線のＡｌ−Ｃｕ層１０５とが反応す
る。その結果、ヴィアホール底部には合金層であるＡｌ
3Ｔｉ層（厚さ：約６ｎｍ）１１１が形成される。Ａｌ3
Ｔｉ層１１１は連続した膜であっても無くてもよい。If the Ti layer 108 remains at the bottom of the via hole, the substrate 10
1 is heated at 400 to 450 ° C. to form part or all of the Ti layer 108 at the bottom of the via hole and Al
The layer 114 reacts with the Al-Cu layer 105 of the lower wiring. As a result, the alloy layer Al
A 3Ti layer (thickness: about 6 nm) 111 is formed. Al 3
The Ti layer 111 may or may not be a continuous film.
【００７７】また、Ａｌ−Ｃｕ層の堆積時に、ＣＶＤで
形成されたＡｌ層１１４と、スパッタにより堆積したＡ
ｌ−Ｃｕ層とが十分にミキシングし、大きな結晶粒が成
長する。このミキシングに際して、もともとＣｕ原子を
含んでいないＡｌ層１１４中に、Ａｌ−Ｃｕ層中のＣｕ
原子が拡散するため、Ｃｕ原子がほぼ全体に拡散したＡ
ｌ−Ｃｕ層１１０が形成される。このことは、エレクト
ロマイグレーション耐性およびストレスマイグレーショ
ン耐性を向上させる。At the time of depositing the Al—Cu layer, the Al layer 114 formed by CVD and the A
The 1-Cu layer is sufficiently mixed, and large crystal grains grow. At the time of this mixing, the Cu in the Al—Cu layer is added to the Al layer 114 originally containing no Cu atoms.
A atoms in which Cu atoms diffused almost entirely due to diffusion of atoms
An l-Cu layer 110 is formed. This improves the electromigration resistance and the stress migration resistance.
【００７８】本実施形態によれば、スパッタ法によって
堆積したＴｉＮ層１０９上にＣＶＤＡｌ層１１４とスパ
ッタＡｌ−Ｃｕ層とを形成している。発明者の実験によ
れば、Ｔｉ層１０８上にＣＶＤＡｌ層１１４とスパッタ
Ａｌ−Ｃｕ層とを形成する場合に比べて、上層配線の表
面の凹凸が減少することがわかっている。例えば、スパ
ッタＴｉＮ層（厚さ：２０ｎｍ）１０９上にＣＶＤＡｌ
層（厚さ：４０ｎｍ、堆積温度２３０℃）１１４とスパ
ッタＡｌ−Ｃｕ層（厚さ：５００ｎｍ、堆積温度４００
℃）とを形成した場合、上層配線の表面平均粗さは±
２．５ｎｍであった。これに対して、スパッタＴｉ層
（厚さ：２０ｎｍ）１０８上にＣＶＤＡｌ層（厚さ：４
０ｎｍ、堆積温度２３０℃）１１４とスパッタＡｌ−Ｃ
ｕ層（厚さ：５００ｎｍ、堆積温度４００℃）とを形成
した場合、上層配線の表面平均粗さは±４．９ｎｍであ
った。このようＡｌ−Ｃｕ層表面の粗さが低減すること
は、配線のパターニングにとって好ましいことである。According to this embodiment, the CVD Al layer 114 and the sputtered Al-Cu layer are formed on the TiN layer 109 deposited by the sputtering method. According to an experiment by the inventor, it has been found that irregularities on the surface of the upper wiring are reduced as compared with the case where the CVD Al layer 114 and the sputtered Al-Cu layer are formed on the Ti layer 108. For example, CVDAl is formed on a sputtered TiN layer (thickness: 20 nm) 109.
Layer (thickness: 40 nm, deposition temperature 230 ° C.) 114 and sputtered Al—Cu layer (thickness: 500 nm, deposition temperature 400)
° C), the surface average roughness of the upper wiring is ±
It was 2.5 nm. On the other hand, a CVD Al layer (thickness: 4 nm) was formed on the sputter Ti layer (thickness: 20 nm) 108.
0 nm, deposition temperature 230 ° C) 114 and sputter Al-C
When the u layer (thickness: 500 nm, deposition temperature: 400 ° C.) was formed, the surface average roughness of the upper wiring was ± 4.9 nm. Such a reduction in the roughness of the surface of the Al-Cu layer is preferable for wiring patterning.
【００７９】次に、図３（ｂ）に示すように、反射防止
膜として機能するＴｉＮ層（厚さ：約３０ｎｍ）１１２
をＡｌ−Ｃｕ層１１０上に堆積した後、フォトリソグラ
フィ技術及びドライエッチング技術を用いて、ＴｉＮ層
１１２およびＡｌ−Ｃｕ層１１０を所定の配線パターン
に微細加工し、上層配線を形成する。約４５０℃の温度
で熱処理を行っ後、上層配線を覆うように第３の絶縁層
１１３を形成する。Next, as shown in FIG. 3B, a TiN layer (thickness: about 30 nm) 112 functioning as an anti-reflection film
Is deposited on the Al-Cu layer 110, and the TiN layer 112 and the Al-Cu layer 110 are finely processed into a predetermined wiring pattern by using a photolithography technique and a dry etching technique to form an upper wiring. After heat treatment at a temperature of about 450 ° C., a third insulating layer 113 is formed so as to cover the upper wiring.
【００８０】ヴィアホール底部に未反応のＴｉが存在す
る場合、Ａｌ−Ｃｕ層１１０の形成プロセスおよび上記
熱処理によって、ヴィアホール底部の未反応のＴｉ層１
０８が全てＡｌ3Ｔｉ層１１１の生成に消費されること
が好ましい。もし、ヴィアホール底部の未反応のＴｉ層
１０８の一部がＡｌ3Ｔｉ層１１１の生成に消費される
ことなく、Ｔｉとして残存すると、第３の絶縁層１１３
を形成する工程の熱で、未反応ＴｉがＡｌと反応し、そ
の結果、体積収縮が起こってしまうからである。第３の
絶縁層１１３が形成されつつあるときに、このような堆
積収縮が生じると、前述のように、上層配線に空孔やボ
イドができてしまう。この問題を解決するため、第３の
絶縁層１１３の堆積工程前において、ヴィアホール底部
の未反応のＴｉの全てを消費して、Ａｌ3Ｔｉ層１１１
を形成することが好ましい。このために必要な最低の熱
処理時間は以下の式で示される。When unreacted Ti is present at the bottom of the via hole, the unreacted Ti layer 1 at the bottom of the via hole is formed by the process of forming the Al—Cu layer 110 and the heat treatment.
08 is preferably consumed to form the Al 3 Ti layer 111. If a part of the unreacted Ti layer 108 at the bottom of the via hole remains as Ti without being consumed for the formation of the Al 3 Ti layer 111, the third insulating layer 113
This is because the unreacted Ti reacts with Al due to the heat of the step of forming, resulting in volume shrinkage. If such deposition shrinkage occurs while the third insulating layer 113 is being formed, holes and voids are formed in the upper wiring as described above. In order to solve this problem, before the step of depositing the third insulating layer 113, all of the unreacted Ti at the bottom of the via hole is consumed to form the Al 3 Ti layer 111.
Is preferably formed. The minimum heat treatment time required for this is given by the following equation.
【００８１】ｔ2×０．６７×１０-13×ｅｘｐ（１．８
５／ｋＴ）［分］ ここで、ｔは未反応Ｔｉ層厚［ｎｍ］、ｋはボルツマン
定数（８．６２×１０-5Ｅ［ｅＶ］）、Ｔは熱処理温度
［Ｋ］である。T 2 × 0.67 × 10 -13 × exp (1.8
Here, t is the thickness of the unreacted Ti layer [nm], k is the Boltzmann constant (8.62 × 10 −5 E [eV]), and T is the heat treatment temperature [K].
【００８２】なお、Ａｌ−Ｃｕ層１１０の堆積完了時点
でヴィアホール底部に未反応のＴｉが残存しない場合、
その後の熱処理は必ずしも必要ではなく、省略しても良
い。しかし、ヴィアホール底部に未反応のＴｉが残存す
る可能性があれば、念のために、上記熱処理を行うこと
が好ましい。本実施形態では、約１５〜３０分の熱処理
を行った。When no unreacted Ti remains at the bottom of the via hole when the deposition of the Al—Cu layer 110 is completed,
Subsequent heat treatment is not always necessary and may be omitted. However, if there is a possibility that unreacted Ti may remain at the bottom of the via hole, it is preferable to perform the heat treatment just in case. In this embodiment, the heat treatment is performed for about 15 to 30 minutes.
【００８３】本実施形態の製造方法によれば、ヴィアホ
ール底部にバリア層として機能しうる状態のＴｉＮ層は
存在しない。ただし、ヴィアホール底部にＡｌ3Ｔｉ層
１１１が形成されている可能性はある。このＡｌ3Ｔｉ
層１１１は、エレクトロマイグレーション時にＡｌ原子
及びＣｕ原子を通過させることができるので、エレクト
ロマイグレーション耐性を劣化させることはない。According to the manufacturing method of this embodiment, there is no TiN layer which can function as a barrier layer at the bottom of the via hole. However, there is a possibility that the Al 3 Ti layer 111 is formed at the bottom of the via hole. This Al 3 Ti
The layer 111 can pass Al atoms and Cu atoms during electromigration, so that the electromigration resistance does not deteriorate.
【００８４】一方、第２の絶縁層１０７上に形成された
Ｔｉ層１０８とＡｌ−Ｃｕ層１１０の間には、厚さが約
１０ｎｍ以上のＴｉＮ層１０９が存在する。このため、
第３の絶縁層１１３の形成時あるいは、それ以降の熱処
理時においても、ＡｌとＴｉとの間で反応は起こらず、
体積収縮による引っ張り応力は生じない。このため、ボ
イドの発生は抑制される。On the other hand, a TiN layer 109 having a thickness of about 10 nm or more exists between the Ti layer 108 and the Al-Cu layer 110 formed on the second insulating layer 107. For this reason,
Even during the formation of the third insulating layer 113 or during the subsequent heat treatment, no reaction occurs between Al and Ti.
No tensile stress is caused by volume shrinkage. For this reason, generation of voids is suppressed.
【００８５】なお、本実施形態では、Ａｌ層１１４はＤ
ＭＡＨを原料としたＣＶＤ法により堆積している。この
ＣＶＤ法によれば、Ａｌ層１１４は、Ｔｉ、ＴｉＮおよ
びＡｌなど導電膜の上には成長するが、絶縁層の上には
ほとんど成長しない。しかし、本実施形態では、ヴィア
ホール側壁部および底部、ならびに第２絶縁層の上面
は、いずれ、Ｔｉ、ＴｉＮおよびＡｌの膜で覆われてい
るため、ヴィアホール側壁部および底部ならびに第２の
絶縁層の上に、カバレージのよいコンフォーマルなＡｌ
層を形成することができる。In this embodiment, the Al layer 114 is formed of D
It is deposited by a CVD method using MAH as a raw material. According to this CVD method, the Al layer 114 grows on a conductive film such as Ti, TiN and Al, but hardly grows on the insulating layer. However, in this embodiment, since the side wall and bottom of the via hole and the upper surface of the second insulating layer are eventually covered with the film of Ti, TiN and Al, the side wall and bottom of the via hole and the second insulating layer are not covered. Conformal Al with good coverage on top of the layer
Layers can be formed.
【００８６】本実施形態の高温スパッタ法は、スパッタ
Ａｌ−Ｃｕ層の下地層としてＣＶＤ−Ａｌ層１１４を用
いている。Ｔｉ層またはＴｉＮ層に比較してＡｌ層はス
パッタ−Ａｌ−Ｃｕ層との濡れ性が良く、Ｔｉ層または
ＴｉＮ層を下地層として使用する場合よりも、カバレー
ジが向上する。このため、従来の高温スパッタ法による
堆積温度よりも低い温度（４００〜４５０℃）で、スパ
ッタＡｌ−Ｃｕ層が十分流動化し、ヴィアホールを埋め
込むことができる。従って、本実施形態によれば、相対
的に耐熱性の低い低誘電率絶縁層を第２の絶縁層１０６
として用いることが可能になる。In the high-temperature sputtering method of this embodiment, the CVD-Al layer 114 is used as a base layer for the sputtered Al-Cu layer. The Al layer has better wettability with the sputter-Al-Cu layer than the Ti layer or the TiN layer, and the coverage is improved as compared with the case where the Ti layer or the TiN layer is used as an underlayer. Therefore, at a temperature lower than the deposition temperature by the conventional high-temperature sputtering method (400 to 450 ° C.), the sputtered Al—Cu layer is sufficiently fluidized and the via holes can be filled. Therefore, according to the present embodiment, the low dielectric constant insulating layer having relatively low heat resistance is used as the second insulating layer 106.
It can be used as
【００８７】（実施形態２）次に、図４（ａ）〜（ｃ）
を参照しながら、本発明による電子装置の製造方法の第
２の実施形態を説明する。(Embodiment 2) Next, FIGS. 4 (a) to 4 (c)
A second embodiment of a method for manufacturing an electronic device according to the present invention will be described with reference to FIG.
【００８８】まず、公知の半導体集積回路製造技術を用
いて、トランジスタ素子などの回路要素（不図示）をシ
リコン基板１０１上に形成する。シリコン基板１０１の
表面は第１の絶縁層（厚さ：約１０００ｎｍ）１０２で
覆う。First, a circuit element (not shown) such as a transistor element is formed on a silicon substrate 101 by using a known semiconductor integrated circuit manufacturing technique. The surface of the silicon substrate 101 is covered with a first insulating layer (thickness: about 1000 nm) 102.
【００８９】次に、図２（ａ）に示すように、第１の絶
縁層１０２上に、Ｔｉ層（厚さ：約２０ｎｍ）１０３及
びＴｉＮ層（厚さ：約２０ｎｍ）１０４をこの順序で堆
積する。その後、Ａｌ層中にＣｕ原子を０.５〜２.０ｗ
ｔ％含ませたＡｌ−Ｃｕ層（厚さ：約４００ｎｍ）１０
５と、反射防止膜１０６として機能するＴｉＮ層（厚
さ：約３０ｎｍ）を、スパッタ法によって、この順序で
堆積する。こうして、Ｔｉ層１０３、ＴｉＮ層１０４、
Ａｌ−Ｃｕ層１０５および反射防止膜１０６を含む多層
膜を第１の絶縁層１０２上に形成する。この多層膜を、
フォトリソグラフィ技術及びドライエッチング技術を用
いて、所定の配線パターンを持つように微細加工し、そ
れによって、下層配線を第１の絶縁層１０２上に形成す
る。その後、４００℃で１５分程度の熱処理を行う。下
層配線を完全に覆うようにして第２の絶縁層（厚さ：約
２０００ｎｍ）１０７を第１の絶縁層１０２上に堆積し
た後、ＣＭＰ法により第２の絶縁層１０７を平坦化す
る。その後、フォトリソグラフィ技術及びドライエッチ
ング技術を用いて、下層配線と上層配線とを接続するた
めのヴィアホールを第２の絶縁層１０７中に形成する。
このとき、ヴィアホールの底部において、下層配線の反
射防止膜１０６を除去し、Ａｌ−Ｃｕ層１０５露出させ
る。Next, as shown in FIG. 2A, a Ti layer (thickness: about 20 nm) 103 and a TiN layer (thickness: about 20 nm) 104 are formed on the first insulating layer 102 in this order. accumulate. Then, 0.5 to 2.0 watts of Cu atoms are added to the Al layer.
Al-Cu layer (thickness: about 400 nm) containing t% 10
5 and a TiN layer (thickness: about 30 nm) functioning as an anti-reflection film 106 are deposited in this order by a sputtering method. Thus, the Ti layer 103, the TiN layer 104,
A multilayer film including an Al—Cu layer 105 and an anti-reflection film 106 is formed over the first insulating layer 102. This multilayer film,
Using a photolithography technique and a dry etching technique, fine processing is performed so as to have a predetermined wiring pattern, whereby a lower wiring is formed on the first insulating layer 102. Thereafter, heat treatment is performed at 400 ° C. for about 15 minutes. After a second insulating layer (thickness: about 2000 nm) 107 is deposited on the first insulating layer 102 so as to completely cover the lower wiring, the second insulating layer 107 is planarized by a CMP method. After that, via holes for connecting the lower wiring and the upper wiring are formed in the second insulating layer 107 by using a photolithography technique and a dry etching technique.
At this time, at the bottom of the via hole, the antireflection film 106 of the lower wiring is removed, and the Al—Cu layer 105 is exposed.
【００９０】次に、アルゴンプラズマによる逆スパッタ
法を用いて、ヴィアホールの底部においてＡｌ−Ｃｕ層
１０５上に形成された自然酸化膜を除去した後、密着層
として機能するＴｉ層（厚さ：約２０ｎｍ）１２１及び
ＴｉＮ層（厚さ：約１０ｎｍ）１２２をスパッタ法によ
って堆積する。このとき、ＴｉＮ層１２２は、第２の絶
縁層上においては１０ｎｍ以上の厚さを示し、ヴィアホ
ール底部においては約２ｎｍ以下の厚さとなるようにス
パッタ条件を設定する。また、ヴィアホール側壁部には
Ｔｉ及びＴｉＮ層の合計厚さが１ｎｍ以上の連続膜が形
成されるようにする。このようなスパッタ条件のもとで
は、ヴィアホール底部において、ＴｉＮ層１２２は、一
様な厚さの連続した膜としては形成されず、多孔状態ま
たは粒状化した状態になる。Next, after removing the natural oxide film formed on the Al—Cu layer 105 at the bottom of the via hole by reverse sputtering using argon plasma, a Ti layer (thickness: A (about 20 nm) 121 and a TiN layer (thickness: about 10 nm) 122 are deposited by a sputtering method. At this time, the sputtering conditions are set so that the TiN layer 122 has a thickness of 10 nm or more on the second insulating layer and has a thickness of about 2 nm or less at the bottom of the via hole. In addition, a continuous film having a total thickness of 1 nm or more of the Ti and TiN layers is formed on the side wall of the via hole. Under such sputtering conditions, the TiN layer 122 at the bottom of the via hole is not formed as a continuous film having a uniform thickness, but becomes a porous state or a granular state.
【００９１】次に、図４（ｂ）に示すように、ジメチル
アルミニウムハイドライド（ＤＭＡＨ）を原料とするＣ
ＶＤ法を用いて、厚さ約１００ｎｍ以下のＡｌ層（厚
さ：約５０ｎｍ）１２３を堆積する。Ａｌ層１２３は、
図４（ｂ）に示すように、ヴィアホールの側壁および第
１の絶縁層１０７の上面に成長する。Next, as shown in FIG. 4 (b), dimethyl aluminum hydride (DMAH)
An Al layer (thickness: about 50 nm) 123 having a thickness of about 100 nm or less is deposited by using the VD method. The Al layer 123
As shown in FIG. 4B, it grows on the side wall of the via hole and the upper surface of the first insulating layer 107.
【００９２】次に、図４（ｃ）に示すように、シリコン
基板１０１を約４００〜約４５０℃のある温度に加熱し
た状態で、スパッタ法を用いて、Ａｌ層中にＣｕ原子を
０.５〜２.０ｗｔ％含ませたＡｌ−Ｃｕ層（厚さ：約３
５０ｎｍ）を堆積する。このＡｌ−Ｃｕ層でヴィアホー
ルを埋め込み、それによって、Ａｌ−Ｃｕ層１２４の形
成を完了する。Next, as shown in FIG. 4C, with the silicon substrate 101 heated to a certain temperature of about 400 to about 450 ° C., Cu atoms are added to the Al layer by a sputtering method. Al—Cu layer containing 5 to 2.0 wt% (thickness: about 3
50 nm). Via holes are buried with this Al-Cu layer, thereby completing the formation of the Al-Cu layer 124.
【００９３】Ｔｉ層１２１がヴィアホール底部に残存し
ているため、Ａｌ−Ｃｕ層の堆積時に基板１０１の４０
０〜４５０℃を加熱することによって、ヴィアホール底
部のＴｉ層１２１の一部若しくは全てと、Ａｌ層１２３
及び下層配線のＡｌ−Ｃｕ層１０５とが反応する。その
結果、ヴィアホール底部には合金層であるＡｌ3Ｔｉ１
２５が形成される。Since the Ti layer 121 remains at the bottom of the via hole, the 40
By heating at 0 to 450 ° C., part or all of the Ti layer 121 at the bottom of the via hole and the Al layer 123 are heated.
And the Al-Cu layer 105 of the lower wiring reacts. As a result, Al 3 Ti 1 which is an alloy layer is formed at the bottom of the via hole.
25 are formed.
【００９４】また、Ａｌ−Ｃｕ層の堆積時に、ＣＶＤで
形成されたＡｌ層１２３と、スパッタにより堆積したＡ
ｌ−Ｃｕ層とが十分にミキシングし、大きな結晶粒が成
長する。このミキシングに際して、もともとＣｕ原子を
含んでいないＡｌ層１２３中に、Ａｌ−Ｃｕ中のＣｕ原
子が拡散し、全体にＣｕ原子が拡散したＡｌ−Ｃｕ層２
４が形成される。このことは、エレクトロマイグレーシ
ョン耐性およびストレスマイグレーション耐性を向上さ
せる。When depositing the Al—Cu layer, the Al layer 123 formed by CVD and the A layer
The 1-Cu layer is sufficiently mixed, and large crystal grains grow. During this mixing, the Al-Cu layer 2 in which Cu atoms in Al-Cu are diffused into the Al layer 123 which originally does not contain Cu atoms, and Cu atoms are diffused throughout.
4 are formed. This improves the electromigration resistance and the stress migration resistance.
【００９５】次に、反射防止膜として機能するＴｉＮ層
１２６をＡｌ−Ｃｕ層１２４上に堆積した後、フォトリ
ソグラフィ技術及びドライエッチング技術を用いて、Ｔ
ｉＮ層１２６およびＡｌ−Ｃｕ層１２４を所定の配線パ
ターンに微細加工し、上層配線を形成する。約４５０℃
の温度で熱処理を行っ後、上層配線を覆うように第３の
絶縁層１２７を形成する。Next, after depositing a TiN layer 126 functioning as an anti-reflection film on the Al-Cu layer 124, a photolithography technique and a dry etching technique
The iN layer 126 and the Al-Cu layer 124 are finely processed into a predetermined wiring pattern to form an upper wiring. About 450 ° C
After performing the heat treatment at the temperature, a third insulating layer 127 is formed so as to cover the upper wiring.
【００９６】ヴィアホール底部に存在する未反応のＴｉ
は、上記熱処理によって、全てＡｌ3Ｔｉ層１２５の生
成に消費されることが好ましい。第３の絶縁層１１３の
堆積工程前において、ヴィアホール底部の未反応のＴｉ
の全てを消費して、Ａｌ3Ｔｉ層１２５を形成するに
は、前述の式にもとづいて、熱処理時間および温度を選
択すればよい。Unreacted Ti existing at the bottom of the via hole
Is preferably consumed by the heat treatment to form the Al 3 Ti layer 125. Before the step of depositing the third insulating layer 113, unreacted Ti at the bottom of the via hole is formed.
In order to form the Al 3 Ti layer 125 by consuming all of the above, the heat treatment time and temperature may be selected based on the above-described formula.
【００９７】本実施形態によれば、ヴィアホール底部に
は、バリア層として機能しうる状態のＴｉＮ層は存在し
ない。ただし、ヴィアホール底部Ａｌ3Ｔｉ層１２５が
形成されている。このＡｌ3Ｔｉ層１２５は、前述のよ
うに、エレクトロマイグレーション時にＡｌ原子及びＣ
ｕ原子を通過させることができるので、エレクトロマイ
グレーション耐性を劣化させることはない。According to this embodiment, the TiN layer which can function as a barrier layer does not exist at the bottom of the via hole. However, the Al 3 Ti layer 125 at the bottom of the via hole is formed. As described above, this Al 3 Ti layer 125 has Al atoms and C atoms during electromigration.
Since u atoms can be passed, electromigration resistance does not deteriorate.
【００９８】一方、第２の絶縁層１０７上に形成された
Ｔｉ層１２１とＡｌ−Ｃｕ層１２３の間には、厚さが約
１０ｎｍ以上のＴｉＮ層１２２が存在する。このため、
第３の絶縁層１２７の形成時あるいは、それ以降の熱処
理時においても、ＡｌとＴｉとの間で反応は起こらず、
体積収縮による引っ張り応力は生じない。このため、ボ
イドの発生は抑制される。On the other hand, between the Ti layer 121 and the Al—Cu layer 123 formed on the second insulating layer 107, there is a TiN layer 122 having a thickness of about 10 nm or more. For this reason,
Even during the formation of the third insulating layer 127 or during the subsequent heat treatment, no reaction occurs between Al and Ti.
No tensile stress is caused by volume shrinkage. For this reason, generation of voids is suppressed.
【００９９】なお、上層配線の形成については、第１の
実施形態と同様の方法を用いてるため、第１の実施形態
について説明した効果と同様の効果が得られる。Since the same method as that of the first embodiment is used for forming the upper wiring, the same effect as that of the first embodiment can be obtained.
【０１００】（実施形態３）次に、図５（ａ）〜（ｃ）
および図６（ａ）および（ｂ）を参照しながら、本発明
による電子装置の製造方法の第３の実施形態を説明す
る。(Embodiment 3) Next, FIGS. 5 (a) to 5 (c)
A third embodiment of the method for manufacturing an electronic device according to the present invention will be described with reference to FIGS. 6A and 6B.
【０１０１】まず、公知の半導体集積回路製造技術を用
いて、トランジスタ素子などの回路要素（不図示）をシ
リコン基板２０１上に形成する。シリコン基板２０１の
表面は第１の絶縁層（厚さ：約１０００ｎｍ）２０２で
覆う。First, a circuit element (not shown) such as a transistor element is formed on a silicon substrate 201 by using a known semiconductor integrated circuit manufacturing technique. The surface of the silicon substrate 201 is covered with a first insulating layer (thickness: about 1000 nm) 202.
【０１０２】次に、図５（ａ）に示すように、スパッタ
リング法を用いてＴｉ層（厚さ：約２０ｎｍ）２０３及
びＴｉＮ層（厚さ：約２０ｎｍ）２０４をこの順序で第
１の絶縁層２０２上に堆積する。その後、Ａｌ層中にＣ
ｕ原子を０.５〜２.０ｗｔ％含ませたＡｌ−Ｃｕ層（厚
さ：約４００ｎｍ）２０５と、反射防止膜２０６として
機能するＴｉＮ層（厚さ：約３０ｎｍ）を、スパッタ法
によって、この順序で堆積する。こうして、Ｔｉ層２０
３、ＴｉＮ層２０４、Ａｌ−Ｃｕ層２０５および反射防
止膜２０６を含む多層膜を第１の絶縁層２０２上に形成
する。この多層膜を、フォトリソグラフィ技術及びドラ
イエッチング技術を用いて、所定の配線パターンを持つ
ように微細加工し、それによって、下層配線を第１の絶
縁層２０２上に形成する。その後、４００℃で１５分程
度の熱処理を行う。Next, as shown in FIG. 5A, a Ti layer (thickness: about 20 nm) 203 and a TiN layer (thickness: about 20 nm) 204 are formed in this order by a first insulating method. Deposit on layer 202. After that, C in the Al layer
An Al—Cu layer (thickness: about 400 nm) 205 containing 0.5 to 2.0 wt% of u atoms and a TiN layer (thickness: about 30 nm) functioning as an anti-reflection film 206 are formed by sputtering. Deposit in this order. Thus, the Ti layer 20
3. A multilayer film including the TiN layer 204, the Al—Cu layer 205, and the antireflection film 206 is formed on the first insulating layer 202. This multilayer film is finely processed by using a photolithography technique and a dry etching technique so as to have a predetermined wiring pattern, thereby forming a lower wiring on the first insulating layer 202. Thereafter, heat treatment is performed at 400 ° C. for about 15 minutes.
【０１０３】次に、下層配線を完全に覆うようにして第
２の絶縁層（厚さ：約２０００ｎｍ）２０７を第１の絶
縁層２０２上に堆積した後、ＣＭＰ法により第２の絶縁
層２０７の表面を平坦化する。その後、密着層として機
能するＴｉ層（厚さ：約 ２０ｎｍ）２０８及びＴｉＮ
層（厚さ：約２０ｎｍ）２０９をスパッタ法によって堆
積する。ＴｉＮ層２０９は通常のスパッタ法で堆積す
る。Next, a second insulating layer (thickness: about 2000 nm) 207 is deposited on the first insulating layer 202 so as to completely cover the lower wiring, and then the second insulating layer 207 is formed by the CMP method. The surface of is flattened. Thereafter, a Ti layer (thickness: about 20 nm) 208 functioning as an adhesion layer and TiN
A layer (thickness: about 20 nm) 209 is deposited by a sputtering method. The TiN layer 209 is deposited by a normal sputtering method.
【０１０４】次に、フォトリソグラフィ技術及びドライ
エッチング技術を用いて、下層配線と上層配線とを接続
するためのヴィアホール（内径：約３００ｎｍ）を第２
の絶縁層２０７中に形成する。具体的には、フォトリソ
グラフィ技術によって、レジストパターン２１０をＴｉ
Ｎ層２０９上に形成する。図５（ｂ）に示すように、こ
のドライエッチングは、ヴィアホールの底部において、
下層配線の反射防止膜２０６を除去し、Ａｌ−Ｃｕ層２
０５を露出させるまで行う。レジストパターン２１０を
除去した後、アルゴンプラズマによる逆スパッタ法を用
いて、ヴィアホールの底部においてＡｌ−Ｃｕ層２０５
上に形成された自然酸化膜を除去する。この逆スパッタ
時には、第２の絶縁層２０７上のＴｉＮ層２０９が１０
ｎｍ以上の厚さを維持するように、そのエッチング時間
を設定する。Next, a via hole (inner diameter: about 300 nm) for connecting the lower wiring and the upper wiring is formed in the second by using the photolithography technique and the dry etching technique.
Is formed in the insulating layer 207. Specifically, the resist pattern 210 is changed to Ti by photolithography technology.
It is formed on the N layer 209. As shown in FIG. 5B, this dry etching is performed at the bottom of the via hole.
The anti-reflection film 206 of the lower wiring is removed, and the Al-Cu layer 2 is removed.
Repeat until 05 is exposed. After the resist pattern 210 is removed, the Al-Cu layer 205 is formed at the bottom of the via hole by a reverse sputtering method using argon plasma.
The native oxide film formed thereon is removed. During this reverse sputtering, the TiN layer 209 on the second insulating layer 207 becomes 10
The etching time is set so as to maintain a thickness of at least nm.
【０１０５】次に、ジメチルエチルアミンアラン（ＤＭ
ＥＡＡ）を原料とするＣＶＤ法を用いて、厚さ約１００
ｎｍ以下のＡｌ層（厚さ：例えば約５０ｎｍ）２１１を
堆積する。Ａｌ層２１１は、図５（ｃ）に示すように、
ヴィアホールの側壁および第１の絶縁層２０７の上面に
成長する。このＣＶＤ法によれば、下地が絶縁層か導電
膜かに依存せず、Ａｌ層２１１を全面に成長させること
ができる。Next, dimethylethylaminealane (DM
EAA) is used as a raw material to a thickness of about 100
An Al layer (thickness: about 50 nm, for example) 211 nm or less is deposited. The Al layer 211 is formed as shown in FIG.
It grows on the side wall of the via hole and the upper surface of the first insulating layer 207. According to this CVD method, the Al layer 211 can be grown on the entire surface regardless of whether the base is an insulating layer or a conductive film.
【０１０６】次に、図６（ａ）に示すように、シリコン
基板２０１を約４００〜約４５０℃に加熱した状態で、
スパッタ法を用いて、Ａｌ層中にＣｕ原子を０.５〜２.
０ｗｔ％含ませたＡｌ−Ｃｕ層（厚さ：約３５０ｎｍ）
を堆積する。このＡｌ−Ｃｕ層でヴィアホールを埋め込
み、それによってＡｌ−Ｃｕ層２１２の形成を完了す
る。Next, as shown in FIG. 6A, while the silicon substrate 201 is heated to about 400 to about 450 ° C.
By using a sputtering method, Cu atoms are added to the Al layer in a range of 0.5 to 2.5.
Al-Cu layer containing 0 wt% (thickness: about 350 nm)
Is deposited. Via holes are buried with this Al-Cu layer, thereby completing the formation of the Al-Cu layer 212.
【０１０７】本実施形態では、Ｔｉ層２０８がヴィアホ
ール底部に存在していないため、ヴィアホール底部には
合金層であるＡｌ3Ｔｉ層は形成されない。In this embodiment, since the Ti layer 208 does not exist at the bottom of the via hole, no Al 3 Ti layer as an alloy layer is formed at the bottom of the via hole.
【０１０８】また、Ａｌ−Ｃｕ層の堆積時に、ＣＶＤで
形成されたＡｌ層２１１と、スパッタにより堆積したＡ
ｌ−Ｃｕ層とが十分にミキシングし、大きな結晶粒が成
長する。このミキシングに際して、もともとＣｕ原子を
含んでいないＡｌ層２１２中に、Ａｌ−Ｃｕ層中のＣｕ
原子が拡散するため、Ｃｕ原子がほぼ全体に拡散したＡ
ｌ−Ｃｕ層２１２が形成される。このことは、エレクト
ロマイグレーション耐性およびストレスマイグレーショ
ン耐性を向上させる。At the time of depositing the Al—Cu layer, the Al layer 211 formed by CVD and the A
The 1-Cu layer is sufficiently mixed, and large crystal grains grow. At the time of this mixing, the Cu in the Al—Cu layer was added to the Al layer 212 originally containing no Cu atoms.
A atoms in which Cu atoms diffused almost entirely due to diffusion of atoms
An l-Cu layer 212 is formed. This improves the electromigration resistance and the stress migration resistance.
【０１０９】次に、図６（ｂ）に示すように、反射防止
膜として機能するＴｉＮ層（厚さ：約３０ｎｍ）２１３
をＡｌ−Ｃｕ層２１２上に堆積した後、フォトリソグラ
フィ技術及びドライエッチング技術を用いて、ＴｉＮ層
２１３、Ａｌ−Ｃｕ層２１２、Ｔｉ層２０８およびＴｉ
Ｎ層２０９を所定の配線パターンに微細加工し、上層配
線を形成する。約４５０℃の温度で熱処理を行っ後、上
層配線を覆うように第３の絶縁層２１４を形成する。Next, as shown in FIG. 6B, a TiN layer (thickness: about 30 nm) 213 functioning as an anti-reflection film is formed.
Is deposited on the Al-Cu layer 212, and then the TiN layer 213, the Al-Cu layer 212, the Ti layer 208, and the Ti
The N layer 209 is finely processed into a predetermined wiring pattern to form an upper wiring. After heat treatment at a temperature of about 450 ° C., a third insulating layer 214 is formed so as to cover the upper wiring.
【０１１０】本実施形態によれば、ヴィアホール底部に
おいて、上層配線のＡｌ−Ｃｕ層２１２と下層配線のＡ
ｌ−Ｃｕ層２０５とが直接に接触しており、界面にバリ
アとなるＴｉＮ層等が存在しない。このため、エレクト
ロマイグレーション時にヴィアホール底部をＡｌ原子及
びＣｕ原子が自由に通過できるため、原子の流束勾配が
小さくなり、エレクトロマイグレーション耐性が向上す
る。According to the present embodiment, at the bottom of the via hole, the Al--Cu layer 212 of the upper wiring and the A--
The l-Cu layer 205 is in direct contact, and there is no barrier such as a TiN layer at the interface. For this reason, since Al atoms and Cu atoms can freely pass through the bottom of the via hole during electromigration, the flux gradient of the atoms is reduced, and the electromigration resistance is improved.
【０１１１】一方、第２の絶縁層２０７上に形成された
Ｔｉ層２０８とＡｌ−Ｃｕ層２１２の間にはＴｉＮ層２
０９が１０ｎｍ以上の厚さで存在するため、第３の絶縁
層２１４を形成する工程で熱をうけても、ＡｌとＴｉの
反応は起こらない、その結果、体積収縮による新たな引
っ張りが働かないため、ボイド等は発生しない。On the other hand, between the Ti layer 208 formed on the second insulating layer 207 and the Al—Cu layer 212, the TiN layer 2
Since 09 has a thickness of 10 nm or more, even if heat is applied in the step of forming the third insulating layer 214, the reaction between Al and Ti does not occur. As a result, new pulling due to volume shrinkage does not work. Therefore, no voids or the like are generated.
【０１１２】Ａｌ層２１１の堆積にＤＭＥＡＡを原料と
したＣＶＤ法を採用しているため、ヴィアホール側壁の
絶縁層露出面上にもＡｌ層２１１を成長させることがで
き、ヴィアホール側壁部、底部及び第２の絶縁層上に、
カバレージのよいコンフォーマルなＡｌ層を形成するこ
とができる。Since the deposition of the Al layer 211 is performed by the CVD method using DMEA as a raw material, the Al layer 211 can be grown also on the exposed insulating layer on the side wall of the via hole. And on the second insulating layer,
A conformal Al layer with good coverage can be formed.
【０１１３】以上の実施形態では、ヴィアホール底部に
アルミニウムとチタニウムの合金層以外の異種金属層が
実質的に存在せず、また窒化チタニウムが存在したとし
ても２ｎｍ以下の不連続な膜である。このため、エレク
トロマイグレーション時にＡｌ原子及びＣｕ原子がアル
ミニウムとチタニウムの合金層を通過でき、さらに不連
続なＴｉＮ層の隙間も通過できる。その結果、ヴィアホ
ール底部の下層配線と上層配線との界面で原子の流束勾
配が小さくなり、エレクトロマイグレーション耐性を向
上させることができる。また上層配線はアルミニウムを
主成分とした配線用金属層の下層に１０ｎｍ以上の窒化
チタニウムを接触させた構造としているため、工程中の
熱でも反応は起こらず、体積収縮による新たな引っ張り
が働かないため、ボイド等は発生しない。In the above embodiment, a dissimilar metal layer other than the aluminum-titanium alloy layer is substantially absent at the bottom of the via hole, and even if titanium nitride is present, it is a discontinuous film of 2 nm or less. For this reason, at the time of electromigration, Al atoms and Cu atoms can pass through the alloy layer of aluminum and titanium, and can also pass through gaps between discontinuous TiN layers. As a result, the flux gradient of the atoms at the interface between the lower wiring and the upper wiring at the bottom of the via hole is reduced, and the electromigration resistance can be improved. In addition, since the upper wiring has a structure in which titanium nitride of 10 nm or more is brought into contact with the lower layer of the wiring metal layer containing aluminum as a main component, no reaction occurs even by heat during the process, and new pulling due to volume shrinkage does not work. Therefore, no voids or the like are generated.
【０１１４】なお、配線材料の主成分をアルミニウムと
して選択した例について、本発明を説明してきたが、他
の金属材料、例えば銅（Ｃｕ）を主成分とする配線材料
を用いても良い。ただし、銅はＳｉＯ2膜中を拡散しや
すいため、第３の実施形態に用いることは好ましくない
と考えられる。Although the present invention has been described with respect to an example in which the main component of the wiring material is selected as aluminum, another metal material, for example, a wiring material mainly containing copper (Cu) may be used. However, since copper easily diffuses in the SiO 2 film, it is considered that it is not preferable to use copper in the third embodiment.
【０１１５】銅を用いて上層配線を形成する場合、ＣＶ
Ｄ法によって下部分を形成した後、メッキ法によって上
部分を形成することができる。また、ＣＶＤ法によって
下部分を形成した後、スパッタ法によって上部分を形成
する工程とリフロー工程とを実行しても良い。銅を使用
する場合、密着層は、Ｔｉ層やＴｉＮ層に限定されず、
他の高融点金属層、たとえば、Ｔａ（タンタル）層やＴ
ａＮ（タンタルナイトライド）層等を使用することが好
ましい。When an upper wiring is formed by using copper, CV
After the lower portion is formed by the method D, the upper portion can be formed by the plating method. After the lower portion is formed by the CVD method, a step of forming the upper portion by the sputtering method and a reflow step may be performed. When copper is used, the adhesion layer is not limited to a Ti layer or a TiN layer,
Other refractory metal layers such as Ta (tantalum) layer and T
It is preferable to use an aN (tantalum nitride) layer or the like.
【０１１６】なお、上層配線の堆積をＣＶＤ法やスパッ
タ法によって二段階に分けて実行することは、ヴィアホ
ールのアスペクト比が大きい場合において、ヴィアホー
ル内部の埋め込みを完全に行うという観点から好まし
い。ヴィアホールのアスペクト比がそれほど大きくない
場合は、ＣＶＤ法のみを用いて上層配線を堆積してもよ
い。It is preferable to perform the deposition of the upper layer wiring in two steps by the CVD method or the sputtering method from the viewpoint of completely filling the inside of the via hole when the aspect ratio of the via hole is large. If the aspect ratio of the via hole is not so large, the upper wiring may be deposited using only the CVD method.
【０１１７】上述の実施形態では、本発明を半導体装置
に適用した場合について説明してきたが、本発明は他の
電子装置（フラットパネルディスプレイ装置や固体撮像
装置）に対しても適用可能である。また、多層配線を備
えた電子装置そのものではなく、例えば、セラミックス
やガラス等からなる絶縁基板（単層または多層構造を有
するもの）、および、耐熱性絶縁フィルム（たとえばポ
リイミドフィルムやポリアミドフィルム）の上に形成し
た多層配線に本発明を適用することも可能である。In the above embodiment, the case where the present invention is applied to a semiconductor device has been described. However, the present invention is also applicable to other electronic devices (flat panel display devices and solid-state imaging devices). Also, instead of the electronic device itself having multilayer wiring, for example, an insulating substrate (having a single-layer or multilayer structure) made of ceramics or glass, and a heat-resistant insulating film (for example, a polyimide film or a polyamide film) It is also possible to apply the present invention to the multilayer wiring formed as described above.
【０１１８】[0118]
【発明の効果】本発明によれば、上層配線と下層配線と
を接続するための孔の底部にバリア効果の高い導電性材
料層が実質的に存在しないため、エレクトロマイグレー
ション時に、接続孔底部における下層配線と上層配線と
の界面で、原子の流束勾配が小さくなり、エレクトロマ
イグレーション耐性が向上する。また、上層配線を構成
する複数の導電性材料層は、製造工程中に相互に反応す
ることがなく、その結果、体積収縮による新たな引っ張
りが働かない。このため、ボイド等が製造工程中に上層
配線中に発生することが抑制される。According to the present invention, since a conductive material layer having a high barrier effect does not substantially exist at the bottom of the hole for connecting the upper wiring and the lower wiring, the bottom of the connection hole at the time of electromigration is not formed. At the interface between the lower wiring and the upper wiring, the flux gradient of the atoms is reduced, and the electromigration resistance is improved. Further, the plurality of conductive material layers constituting the upper wiring do not react with each other during the manufacturing process, and as a result, new pulling due to volume shrinkage does not work. Therefore, generation of voids and the like in the upper wiring during the manufacturing process is suppressed.
【０１１９】本発明は、微細なサイズの配線および接続
孔を持つ電子装置に特に適している。The present invention is particularly suitable for an electronic device having fine wiring and connection holes.
【図１】本発明による電子装置の実施形態の主要部断面
図である。FIG. 1 is a sectional view of a main part of an embodiment of an electronic device according to the present invention.
【図２】（ａ）から（ｃ）は、本発明による電子装置の
製造方法の第１の実施形態を説明するための工程断面図
である。FIGS. 2A to 2C are process cross-sectional views illustrating a first embodiment of a method for manufacturing an electronic device according to the present invention.
【図３】（ａ）および（ｂ）は、上記第１の実施形態を
説明するための他の工程断面図である。FIGS. 3 (a) and 3 (b) are cross-sectional views showing another process for describing the first embodiment.
【図４】（ａ）から（ｃ）は、本発明による電子装置の
製造方法の第２の実施形態を説明するための工程断面図
である。FIGS. 4A to 4C are process cross-sectional views illustrating a second embodiment of a method for manufacturing an electronic device according to the present invention.
【図５】（ａ）から（ｃ）は、本発明による電子装置の
製造方法の第３の実施形態を説明するための工程断面図
である。FIGS. 5A to 5C are cross-sectional views illustrating a method of manufacturing an electronic device according to a third embodiment of the present invention.
【図６】（ａ）および（ｂ）は、上記第３の実施形態を
説明するための他の工程断面図である。FIGS. 6A and 6B are cross-sectional views illustrating another process for describing the third embodiment.
【図７】（ａ）から（ｃ）は、従来の電子装置の製造方
法を示す工程断面図である。FIGS. 7A to 7C are process cross-sectional views illustrating a conventional method for manufacturing an electronic device.
【図８】（ａ）から（ｃ）は、従来の他の電子装置の製
造方法を示す工程断面図である。FIGS. 8A to 8C are process cross-sectional views illustrating a method for manufacturing another conventional electronic device.
１０１、２０１、３０１、４０１ 半導体基板 １０２、２０２、３０２、４０２ 第１の絶縁層 １０３、２０３ Ｔｉ層 １０４、２０４ ＴｉＮ層 １０５、２０５、３０３，４０３ Ａｌ−Ｃｕ層 １０６、２０６ ＴｉＮ層 １０７、２０７、３０４、４０４ 第２の絶縁層 １０８、１２１、２０８、３０５，４０５ Ｔｉ層 １０９、１２２，２０９、３０６ ＴｉＮ層 １１０、１２４、２１２、３０９，４０６ Ａｌ−Ｃｕ
層 １１１、１２５、４０８ Ａｌ３Ｔｉ層 １１２、１２６、２１３ ＴｉＮ層 １１３、１２７、２１４、３１０，４０７ 第３の絶縁
層 １１４、１２３、２１１ Ａｌ層 ２１０ フォトレジスト ３０７ Ｗ層 ３０８ Ｗプラグ ４０９ ボイド101, 201, 301, 401 Semiconductor substrate 102, 202, 302, 402 First insulating layer 103, 203 Ti layer 104, 204 TiN layer 105, 205, 303, 403 Al-Cu layer 106, 206 TiN layer 107, 207 , 304, 404 Second insulating layer 108, 121, 208, 305, 405 Ti layer 109, 122, 209, 306 TiN layer 110, 124, 212, 309, 406 Al-Cu
Layers 111, 125, 408 Al3Ti layer 112, 126, 213 TiN layer 113, 127, 214, 310, 407 Third insulating layer 114, 123, 211 Al layer 210 Photoresist 307 W layer 308 W plug 409 Void
Claims (41)
前記下層配線に電気的に接続された上層配線と、 前記上層配線を覆う第３の絶縁層とを備えた電子装置で
あって、 前記上層配線の一部は、前記第２の絶縁層の前記接続孔
を埋め込み、前記下層配線の表面に接触しており、 前記上層配線は、前記第２の絶縁層上に形成された第１
の導電性材料層と、前記第１の導電性材料層上に形成さ
れた第２の導電性材料層と、前記第２の導電性材料層上
に形成された第３の導電性材料層とを含み、 前記第２の導電性材料層は、前記第１の導電性材料層と
前記第３の導電性材料層とが反応することを抑制するバ
リア層として機能するが、前記上層配線の前記一部が前
記下層配線に接触する領域においては、前記上層配線を
構成する原子および前記下層配線を構成する原子の移動
に対してバリア層として実質的に機能しない厚さを有し
ている、電子装置。A first insulating layer; a first lower wiring formed on the first insulating layer; a first insulating layer covering the lower wiring; and a first insulating layer provided on the first insulating layer. And a connection hole formed on the first insulating layer, via the connection hole,
An electronic device, comprising: an upper layer wiring electrically connected to the lower layer wiring; and a third insulating layer covering the upper layer wiring, wherein a part of the upper layer wiring is the second insulating layer. A contact hole is buried in contact with a surface of the lower wiring, and the upper wiring is a first wiring formed on the second insulating layer;
A conductive material layer, a second conductive material layer formed on the first conductive material layer, and a third conductive material layer formed on the second conductive material layer. The second conductive material layer functions as a barrier layer that suppresses the reaction between the first conductive material layer and the third conductive material layer, In a region where a part thereof is in contact with the lower wiring, the electron has a thickness that does not substantially function as a barrier layer against movement of atoms forming the upper wiring and atoms forming the lower wiring. apparatus.
絶縁層上においては約１０ｎｍ以上の厚さを有し、前記
上層配線の前記一部が前記下層配線に接触する領域にお
いては約２ｎｍ以下の厚さを有している請求項１に記載
の電子装置。2. The semiconductor device according to claim 1, wherein the second conductive material layer has a thickness of about 10 nm or more on the second insulating layer, and is provided in a region where the part of the upper wiring contacts the lower wiring. The electronic device according to claim 1, wherein has a thickness of about 2 nm or less.
絶縁層上においては連続した一様な膜を形成し、前記上
層配線の前記一部が前記下層配線に接触する領域におい
ては複数の孔を有しているか、または粒状化している請
求項１に記載の電子装置。3. The second conductive material layer forms a continuous and uniform film on the second insulating layer, and in a region where the part of the upper wiring is in contact with the lower wiring. The electronic device according to claim 1, wherein the electronic device has a plurality of holes or is granulated.
線の前記一部が前記下層配線に接触する領域から除去さ
れている請求項２に記載の電子装置。4. The electronic device according to claim 2, wherein the second conductive material layer is removed from a region where the part of the upper wiring is in contact with the lower wiring.
線の前記一部が前記下層配線に接触する領域において、
前記下層配線の一部との間で合金化している請求項１か
ら４の何れかに記載の電子装置。5. The first conductive material layer, in a region where the part of the upper wiring contacts the lower wiring,
The electronic device according to claim 1, wherein the electronic device is alloyed with a part of the lower wiring.
線の前記一部が前記下層配線に接触する領域から除去さ
れている請求項１から４の何れかに記載の電子装置。6. The electronic device according to claim 1, wherein the first conductive material layer is removed from a region where the part of the upper wiring is in contact with the lower wiring.
おいて、前記上層配線の前記第３の導電性材料層を構成
する主成分と同一の成分を主成分として含有している請
求項１から６の何れかに記載の電子装置。7. The semiconductor device according to claim 1, wherein the lower wiring contains, at least in an upper portion thereof, the same component as the main component constituting the third conductive material layer of the upper wiring. An electronic device according to any one of the above.
ある請求項７に記載の電子装置。8. The electronic device according to claim 7, wherein a main component of the lower wiring is aluminum.
７に記載の電子装置。9. The electronic device according to claim 7, wherein a main component of the lower wiring is copper.
層は高融点金属から形成されている請求項１に記載の電
子装置。10. The electronic device according to claim 1, wherein the first conductive material layer of the upper wiring is formed of a high melting point metal.
層はチタンから形成されている請求項１０に記載の電子
装置。11. The electronic device according to claim 10, wherein the first conductive material layer of the upper wiring is formed of titanium.
層は高融点金属から形成されている請求項１に記載の電
子装置。12. The electronic device according to claim 1, wherein the second conductive material layer of the upper wiring is formed of a refractory metal.
層はチタンナイトライドから形成されている請求項１２
に記載の電子装置。13. The second conductive material layer of the upper wiring is formed of titanium nitride.
An electronic device according to claim 1.
れた複数の回路素子を覆っている請求項１から１３の何
れかに記載の電子装置。14. The electronic device according to claim 1, wherein the first insulating layer covers a plurality of circuit elements integrated on a substrate.
層は、化学的気相成長法によって形成された下部分と、
スパッタリング法によって形成された上部分とを有して
いる請求項１から１４の何れかに記載の電子装置。15. The method according to claim 15, wherein the third conductive material layer of the upper wiring includes a lower portion formed by a chemical vapor deposition method,
The electronic device according to claim 1, further comprising an upper portion formed by a sputtering method.
に形成された下層配線と、前記下層配線を覆う第２の絶
縁層と、前記第２の絶縁層に設けられた接続孔と、前記
第２の絶縁層上に形成され、前記接続孔を介して、前記
下層配線に電気的に接続された上層配線と、前記上層配
線を覆う第３の絶縁層とを備えた電子装置の製造方法で
あって、 前記上層配線を形成する工程は、前記第２の絶縁層に前
記接続孔を形成した後に、 前記第１の導電性材料層を前記第２の絶縁層上に堆積す
る工程と、 前記第１の導電性材料層上に前記第２の導電性材料層を
堆積する工程と、 前記第２の導電性材料層のうち、前記第２の絶縁層の前
記接続孔の底部に堆積した部分をエッチングし、それに
よって、前記上層配線を構成する原子および前記下層配
線を構成する原子の移動に対して前記接続孔底部におけ
る前記第２の導電性材料層がバリア層として実質的に機
能しない厚さにするエッチング工程と、 前記第２の絶縁層の前記接続孔を埋め込むように前記第
３の導電性材料層を前記第２の絶縁層上に堆積する工程
と、を包含しており、 しかも、 前記第２の導電性材料層は、前記第１の導電性材料層と
前記第３の導電性材料層とが反応することを抑制するバ
リア層として機能する、電子装置の製造方法。16. A first insulating layer, a lower wiring formed on the first insulating layer, a second insulating layer covering the lower wiring, and a connection provided on the second insulating layer. An electron formed on the second insulating layer, the upper layer wiring being electrically connected to the lower layer wiring via the connection hole, and a third insulating layer covering the upper layer wiring; The method of manufacturing a device, wherein the step of forming the upper wiring includes, after forming the connection hole in the second insulating layer, depositing the first conductive material layer on the second insulating layer. Performing the step of: depositing the second conductive material layer on the first conductive material layer; and forming the connection hole of the second insulating layer in the second conductive material layer. The portion deposited on the bottom is etched, thereby forming the atoms constituting the upper wiring and the lower wiring. An etching step in which the second conductive material layer at the bottom of the connection hole does not substantially function as a barrier layer with respect to the movement of atoms, and the connection hole of the second insulating layer is buried. Depositing the third conductive material layer on the second insulating layer, wherein the second conductive material layer and the first conductive material layer A method for manufacturing an electronic device, wherein the method functions as a barrier layer that suppresses a reaction with the third conductive material layer.
に形成された下層配線と、前記下層配線を覆う第２の絶
縁層と、前記第２の絶縁層に設けられた接続孔と、前記
第２の絶縁層上に形成され、前記接続孔を介して、前記
下層配線に電気的に接続された上層配線と、前記上層配
線を覆う第３の絶縁層とを備えた電子装置の製造方法で
あって、 前記上層配線を形成する工程は、前記第２の絶縁層に前
記接続孔を形成した後に、 前記第１の導電性材料層を前記第２の絶縁層上に堆積す
る工程と、 前記第１の導電性材料層上に前記第２の導電性材料層を
堆積する工程と、 前記第２の絶縁層の前記接続孔を埋め込むように前記第
３の導電性材料層を前記第２の絶縁層上に堆積する工程
と、を包含しており、 前記第２の導電性材料層を堆積する工程は、前記第２の
導電性材料層のうち、前記第２の絶縁層の前記接続孔の
底部に堆積した部分が、前記上層配線を構成する原子お
よび前記下層配線を構成する原子の移動に対して前記第
２の導電性材料層がバリア層として実質的に機能しない
ようにする工程であり、 しかも、 前記第２の導電性材料層は、前記第１の導電性材料層と
前記第３の導電性材料層とが反応することを抑制するバ
リア層として機能する、電子装置の製造方法。17. A first insulating layer, a lower wiring formed on the first insulating layer, a second insulating layer covering the lower wiring, and a connection provided on the second insulating layer. An electron formed on the second insulating layer, the upper layer wiring being electrically connected to the lower layer wiring via the connection hole, and a third insulating layer covering the upper layer wiring; The method of manufacturing a device, wherein the step of forming the upper wiring includes, after forming the connection hole in the second insulating layer, depositing the first conductive material layer on the second insulating layer. Performing the step of: depositing the second conductive material layer on the first conductive material layer; and the third conductive material layer so as to fill the connection hole of the second insulating layer. Depositing on the second insulating layer, depositing the second conductive material layer A portion of the second conductive material layer deposited on the bottom of the connection hole of the second insulating layer is moved by atoms forming the upper wiring and atoms forming the lower wiring. A step of preventing the second conductive material layer from substantially functioning as a barrier layer, and further comprising the second conductive material layer and the first conductive material layer and the third conductive material layer. A method for manufacturing an electronic device, which functions as a barrier layer that suppresses a reaction with a conductive material layer.
の絶縁層上においては約１０ｎｍ以上の厚さを有し、前
記上層配線の前記一部が前記下層配線に接触する領域に
おいては約２ｎｍ以下の厚さを有している請求項１６ま
たは１７に記載の電子装置の製造方法。18. The semiconductor device according to claim 18, wherein the second conductive material layer is
18. The semiconductor device according to claim 16, wherein the insulating layer has a thickness of about 10 nm or more, and a region where the part of the upper wiring contacts the lower wiring has a thickness of about 2 nm or less. A manufacturing method of the electronic device according to the above.
電性材料層を、前記上層配線の前記一部が前記下層配線
に接触する領域から除去するように実行する請求項１６
に記載の電子装置の製造方法。19. The method according to claim 16, wherein the etching is performed so as to remove the second conductive material layer from a region where the part of the upper wiring is in contact with the lower wiring.
6. The method for manufacturing an electronic device according to claim 1.
は、前記第２の導電性材料層が、前記第２の絶縁層上に
おいては連続した一様な膜を形成し、前記上層配線の前
記一部が前記下層配線に接触する領域においては複数の
孔を有しているか、または粒状化するように実行される
請求項１７に記載の電子装置の製造方法。20. The step of forming a second conductive material layer, wherein the second conductive material layer forms a continuous uniform film on the second insulating layer, 18. The method of manufacturing an electronic device according to claim 17, wherein said step (a) is performed so as to have a plurality of holes or to be granulated in a region where said part contacts said lower layer wiring.
において、前記上層配線の前記第３の導電性材料層を構
成する主成分と同一の成分を主成分として含有している
請求項１６から２０の何れかに記載の電子装置の製造方
法。21. The semiconductor device according to claim 16, wherein the lower wiring contains, at least in an upper portion thereof, the same component as the main component constituting the third conductive material layer of the upper wiring. A method for manufacturing an electronic device according to any one of the above.
である請求項２１に記載の電子装置の製造方法。22. The method according to claim 21, wherein a main component of the lower wiring is aluminum.
項２１に記載の電子装置の製造方法。23. The method according to claim 21, wherein a main component of the lower wiring is copper.
層は高融点金属から形成されている請求項１６または１
７に記載の電子装置の製造方法。24. The first conductive material layer of the upper wiring is formed of a refractory metal.
8. The method for manufacturing an electronic device according to item 7.
層はチタンから形成されている請求項２４に記載の電子
装置の製造方法。25. The method according to claim 24, wherein the first conductive material layer of the upper wiring is formed of titanium.
層は高融点金属から形成されている請求項１６または１
７に記載の電子装置の製造方法。26. The second conductive material layer of the upper wiring is formed of a refractory metal.
8. The method for manufacturing an electronic device according to item 7.
層はチタンナイトライドから形成されている請求項２６
に記載の電子装置の製造方法。27. The second conductive material layer of the upper wiring is formed of titanium nitride.
6. The method for manufacturing an electronic device according to claim 1.
れた複数の回路素子を覆っている請求項１６から２７の
何れかに記載の電子装置の製造方法。28. The method according to claim 16, wherein the first insulating layer covers a plurality of circuit elements integrated on a substrate.
程は、 化学的気相成長法によって下部分を形成する工程と、 スパッタリング法によって上部分と形成する工程と、を
包含する請求項１６から２８の何れかに記載の電子装置
の製造方法。29. The step of forming the third conductive material layer includes a step of forming a lower portion by a chemical vapor deposition method and a step of forming an upper portion by a sputtering method. 29. The method for manufacturing an electronic device according to any one of 16 to 28.
を形成する工程では、前記接続孔の内径の半分未満の厚
さになるように前記下部分を堆積し、 前記第３の導電性材料層の前記上部分を形成する工程で
は、約３００℃から約５００℃までの温度で堆積を行
う、請求項２９に記載の電子装置の製造方法。30. The step of forming the lower portion of the third conductive material layer, depositing the lower portion so as to have a thickness of less than half the inner diameter of the connection hole, 30. The method of claim 29, wherein forming the upper portion of the conductive material layer comprises depositing at a temperature from about 300C to about 500C.
を形成する工程では、ジメチルアルミニウムハイドライ
ドを原料としてアルミニウム層を堆積する、請求項３０
に記載の電子装置の製造方法。31. The step of forming the lower portion of the third conductive material layer, wherein an aluminum layer is deposited using dimethyl aluminum hydride as a raw material.
6. The method for manufacturing an electronic device according to claim 1.
に形成された下層配線と、前記下層配線を覆う第２の絶
縁層と、前記第２の絶縁層に設けられた接続孔と、前記
第２の絶縁層上に形成され、前記接続孔を介して、前記
下層配線に電気的に接続された上層配線と、前記上層配
線を覆う第３の絶縁層とを備えた電子装置の製造方法で
あって、 前記上層配線を形成する工程は、前記第２の絶縁層に前
記接続孔を形成する前に、 前記第１の導電性材料層を前記第２の絶縁層上に堆積す
る工程と、 前記第１の導電性材料層上に前記第２の導電性材料層を
堆積する工程と、 前記第１および第２の導電性材料層の一部を選択的に除
去し、前記第２の絶縁層に前記接続孔を形成する工程
と、 化学的気相成長法によって、前記第２の絶縁層の前記接
続孔を埋め込むように前記第３の導電性材料層の下部分
を前記第２の絶縁層上に堆積する工程と、 スパッタリング法によって、前記第３の導電性材料層の
上部分を前記第３の導電性材料層の前記下部分上に堆積
する工程と、を包含しており、 しかも、 前記第２の導電性材料層は、前記第１の導電性材料層と
前記第３の導電性材料層とが反応することを抑制するバ
リア層として機能する、電子装置の製造方法。32. A first insulating layer, a lower wiring formed on the first insulating layer, a second insulating layer covering the lower wiring, and a connection provided on the second insulating layer. An electron formed on the second insulating layer, the upper layer wiring being electrically connected to the lower layer wiring via the connection hole, and a third insulating layer covering the upper layer wiring; In the method for manufacturing a device, the step of forming the upper wiring includes: forming the first conductive material layer on the second insulating layer before forming the connection hole in the second insulating layer. Depositing; depositing the second conductive material layer on the first conductive material layer; selectively removing a part of the first and second conductive material layers; Forming the connection hole in the second insulating layer; and forming the connection hole in the second insulating layer by chemical vapor deposition. Depositing a lower portion of the third conductive material layer on the second insulating layer so as to be buried; and forming an upper portion of the third conductive material layer on the third conductive layer by sputtering. Depositing on the lower portion of the material layer; and wherein the second conductive material layer comprises a first conductive material layer and a third conductive material layer. A method for manufacturing an electronic device, which functions as a barrier layer that suppresses a reaction.
において、前記上層配線の前記第３の導電性材料層を構
成する主成分を主成分として含有している請求項３２に
記載の電子装置の製造方法。33. The manufacturing of the electronic device according to claim 32, wherein the lower wiring contains, at least in an upper portion thereof, a main component constituting the third conductive material layer of the upper wiring as a main component. Method.
である請求項３３に記載の電子装置の製造方法。34. The method according to claim 33, wherein a main component of the lower wiring is aluminum.
を堆積する工程では、ジメチルエチルアミンアランを原
料ガスとして用い、アルミニウム層を堆積する請求項３
４に記載の電子装置の製造方法。35. An aluminum layer is deposited using dimethylethylaminealane as a source gas in the step of depositing the lower portion of the third conductive material layer.
5. The method for manufacturing an electronic device according to item 4.
層は高融点金属から形成されている請求項３２に記載の
電子装置の製造方法。36. The method according to claim 32, wherein the first conductive material layer of the upper wiring is formed of a refractory metal.
層はチタンから形成されている請求項３６に記載の電子
装置の製造方法。37. The method according to claim 36, wherein the first conductive material layer of the upper wiring is formed of titanium.
層は高融点金属から形成されている請求項３２に記載の
電子装置の製造方法。38. The method according to claim 32, wherein the second conductive material layer of the upper wiring is formed of a high melting point metal.
層はチタンナイトライドから形成されている請求項３８
に記載の電子装置の製造方法。39. The second conductive material layer of the upper wiring is formed of titanium nitride.
6. The method for manufacturing an electronic device according to claim 1.
れた複数の回路素子を覆う絶縁層上に形成される請求項
３２から３９の何れかに記載の電子装置の製造方法。40. The method according to claim 32, wherein the first insulating layer is formed on an insulating layer covering a plurality of circuit elements integrated on a substrate.
と、 前記下層配線を覆う第２の絶縁層と、 前記第２の絶縁層に設けられた接続孔と、 前記第２の絶縁層上に形成され、前記接続孔を介して、
前記下層配線に電気的に接続された上層配線と、 前記上層配線を覆う第３の絶縁層とを備えた多層配線で
あって、 前記上層配線の一部は、前記第２の絶縁層の前記接続孔
を埋め込み、前記下層配線の表面に接触しており、 前記上層配線は、前記第２の絶縁層上に形成された第１
の導電性材料層と、前記第１の導電性材料層上に形成さ
れた第２の導電性材料層と、前記第２の導電性材料層上
に形成された第３の導電性材料層とを含み、 前記第２の導電性材料層は、前記第１の導電性材料層と
前記第３の導電性材料層とが反応することを抑制するバ
リア層として機能するが、前記上層配線の前記一部が前
記下層配線に接触する領域においては、前記上層配線を
構成する原子および前記下層配線を構成する原子の移動
に対してバリア層として実質的に機能しない厚さを有し
ている多層配線。41. A lower wiring formed on a first insulating layer; a second insulating layer covering the lower wiring; a connection hole provided in the second insulating layer; Formed on the layer, through the connection hole,
A multilayer wiring comprising an upper wiring electrically connected to the lower wiring, and a third insulating layer covering the upper wiring, wherein a part of the upper wiring is the second insulating layer of the second insulating layer. A connection hole is buried and is in contact with the surface of the lower wiring; the upper wiring is a first wiring formed on the second insulating layer;
A conductive material layer, a second conductive material layer formed on the first conductive material layer, and a third conductive material layer formed on the second conductive material layer. The second conductive material layer functions as a barrier layer that suppresses the reaction between the first conductive material layer and the third conductive material layer, In a region where a part thereof comes into contact with the lower wiring, a multilayer wiring having a thickness that does not substantially function as a barrier layer against movement of atoms forming the upper wiring and atoms forming the lower wiring. .
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12889098A JPH11330236A (en) | 1998-05-12 | 1998-05-12 | Electronic device having mulatilayered wiring and its manufacture |
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|---|---|
| JPH11330236A true JPH11330236A (en) | 1999-11-30 |
| JPH11330236A5 JPH11330236A5 (en) | 2005-09-29 |
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ID=14995889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12889098A Withdrawn JPH11330236A (en) | 1998-05-12 | 1998-05-12 | Electronic device having mulatilayered wiring and its manufacture |
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|---|---|
| JP (1) | JPH11330236A (en) |
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