JPH11330236A

JPH11330236A - 多層配線を有する電子装置及びその製造方法

Info

Publication number: JPH11330236A
Application number: JP12889098A
Authority: JP
Inventors: Susumu Matsumoto; 晋松本; Hiromitsu Abe; 弘光阿部
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1998-05-12
Filing date: 1998-05-12
Publication date: 1999-11-30

Abstract

(57)【要約】【課題】ヴィアホールを有する多層配線構造のエレク
トロマイグレーション耐性を向上させつつ、製造工程中
に配線中のボイドが形成されないようにする。【解決手段】ヴィアホールをＡｌ−Ｃｕ層１１０で埋
め込んだ構造において、ヴィアホール底部にはＡｌ₃Ｔ
ｉ層１１１以外の異種金属層を実質的に設けていない。
Ａｌ₃Ｔｉ層１１１は、エレクトロマイグレーション時
に、Ａｌ原子及びＣｕ原子を通過させることができるの
で、ヴィアホール底部における下層配線と上層配線との
界面で原子の流束勾配が小さくなり、エレクトロマイグ
レーション耐性が向上する。第２の絶縁層１０７上に形
成されたＴｉ層１０８とＡｌ−Ｃｕ層１１０との間には
バリア効果の高いＴｉＮ層１０９を設けているため、第
３の絶縁層１１３を形成する工程において、ＡｌとＴｉ
との反応は抑制され、ボイド等の発生が防止される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多層配線を備えた
半導体装置等の電子装置およびその製造方法ならびに多
層配線に関する。

【０００２】

【従来の技術】近年、半導体集積回路装置、特にＬＳＩ
において、その構成要素の微細化が進んでいる。下層配
線と上層配線と接続するために層間絶縁膜中に形成され
た接続孔（ヴィアホール）のアスペクト比も著しく増大
してきているため、従来のスパッタ法では充分なカバレ
ージを確保することができなくなってきた。そのため、
化学気相成長（ＣＶＤ）法を用いて、ヴィアホールをタ
ングステン（Ｗ）プラグで埋め込む技術が開発された。

【０００３】図７を参照しながら、従来の半導体装置に
おける配線の形成方法を説明する。

【０００４】まず、図７（ａ）に示すように、半導体基
板等の支持基板３０１上に形成された第１の絶縁層３０
２上に、微量の銅（Ｃｕ）原子を含んだアルミニウム
（Ａｌ）層（以下、「Ａｌ−Ｃｕ層」と称する）３０３
を堆積した後、フォトリソグラフィ技術及びドライエッ
チング技術を用いて、所望の下層配線を形成する。その
後、４００℃程度の温度で熱処理を行う。

【０００５】次に、第２の絶縁層３０４を堆積した後、
フォトリソグラフィ技術及びドライエッチング技術を用
いて、第２の絶縁層３０４中にヴィアホールを形成す
る。その後、密着層として機能するチタニウム（Ｔｉ）
層３０５及び窒化チタン（ＴｉＮ）層３０６をスパッタ
リング法によって堆積した後、ＣＶＤ法によってＷ層３
０７を全面に形成する。このとき、Ｗ層はヴィアホール
を完全に埋め込むのに必要な厚さになるように堆積す
る。

【０００６】次に、図７（ｂ）に示すように、異方性ド
ライエッチング法により、絶縁層上のＷ層、ＴｉＮ層お
よびＴｉ層は除去し、それらをヴィアホール内にのみ残
置させ、それによってＷプラグ３０８を形成する。次
に、図７（ｃ）に示すように、Ａｌ−Ｃｕ層３０９を堆
積したあと、フォトリソグラフィ技術及びドライエッチ
ング技術によって、所望の上層配線を形成する。４００
℃程度の温度で熱処理を行った後、第３の絶縁層３１０
を堆積する。

【０００７】Ｗなどの異種金属プラグによってヴィアホ
ール内を埋め込んだ配線構造によれば、その下層配線及
び上層配線においてエレクトロマイグレーション耐性が
劣化することがわかってきた。そのメカニズムは次の通
りである。すなちわ、配線に電流を流すと、配線中のＣ
ｕ原子及びＡｌ原子は電流を構成する電子から運動量を
得て輸送される。その際、Ｗプラグ３０５が輸送の妨げ
になるため、Ｗプラグと上層配線との界面、及びＷプラ
グと下層配線との界面において、原子輸送の流束勾配を
生じる（供給原子と発散原子の過不足が生じる）。その
ため、その部分でボイド等の不良が発生しやすくなる(C
-K-Hu,et.al.,Proceedings of Second International W
orkshop on Stress Induced Phenomena in Metallizati
on,(AIPPress, New York,1993), p195)。上記の従来技術の課題を解決する目的で、ヴィアホール
をＡｌプラグで埋める技術が近年検討されている。この
技術によれば、上層配線、下層配線およびプラグの主な
材料はＡｌに共通化される。

【０００８】図８（ａ）から（ｃ）を参照しながら、こ
の従来技術を説明する。

【０００９】まず、図８（ａ）に示すように、半導体基
板等の支持基板４０１上に形成された第１の絶縁層４０
２上に、Ａｌ−Ｃｕ膜４０３を堆積した後、フォトリソ
グラフィ技術及びドライエッチング技術を用いて、所望
の下層配線を形成する。その後、４００℃程度の温度で
熱処理を行う。

【００１０】第２の絶縁層４０４を形成した後、フォト
リソグラフィ技術及びドライエッチング技術を用いて、
第２の絶縁層４０４中にヴィアホールを形成する。密着
層として機能するＴｉ４０５をスパッタ法により堆積し
た後、図８（ｂ）に示すように、Ａｌ−Ｃｕ層４０６を
５５０℃前後の高温でスパッタ法により堆積し、ヴィア
ホールを埋め込む。密着層のＴｉ４０５はＡｌ−Ｃｕ層
４０６との濡れ性及び流動性を向上させ、ヴィアホール
内の埋め込み特性を向上させる。

【００１１】次に、図８（ｃ）に示すように、フォトリ
ソグラフィ技術及びドライエッチング技術を用いて、所
望の上層配線を形成した後、４００℃程度の温度で熱処
理を行う。その後、第３の絶縁層４０７を堆積する。

【００１２】ヴィアホール底部に堆積されたＴｉは、そ
の後のアルミスパッタ等の工程で、Ａｌと反応し、アル
ミチタン（Ａｌ₃Ｔｉ）層４０８を形成する。このＡｌ₃
Ｔｉ層４０８は、エレクトロマイグレーション時にＡｌ
原子及びＣｕ原子を通過させることができるため、エレ
クトロマイグレーション耐性の劣化は生じない（M.Kage
yama, et.al., Proceedings of Advanced Metallizatio
n for ULSI Application 1996, p157）。

【００１３】

【発明が解決しようとする課題】しかしながら、第２の
従来技術によって作製された上層配線は、エレクトロマ
イグレーション試験を行う前から、すでに多数のボイド
４０９（図８（ｃ）参照）を有していることが発明者の
実験によって明らかになった。このボイド４０９は、配
線のエレクトロマイグレーション耐性及びストレスマイ
グレーション耐性を劣化させる。

【００１４】ボイド４０９は、次のようにして形成され
ると発明者は考えている。すなわち、上層配線形成後の
熱処理及び絶縁層４０７の堆積時に、未反応ＴｉとＡｌ
とが反応し、Ａｌ₃Ｔｉ層４０８が形成されてしまう。
Ａｌと未反応Ｔｉとの反応は、上層配線の体積を収縮さ
せるため、上層配線に引張応力が発生する。この引張応
力がボイドを形成する。

【００１５】Ａｌとの反応を避ける目的で、６００℃以
下ではＡｌ−Ｃｕ層と反応しないＴｉＮ層等の膜を、密
着層Ｔｉ４０５の代わりに用いたすると、ヴィアホール
底部のＴｉＮが、エレクトロマイグレーション時にＡｌ
原子及びＣｕ原子を通過させることができない。そのた
め、Ａｌプラグと下層配線との界面において、原子の流
束勾配が大きくなり、エレクトロマイグレーション耐性
が劣化することになる。ＴｉＮ層は、Ａｌ−Ｃｕ層との
濡れ性等もＴｉに比べて良くないので、ヴィアホールの
埋め込み性も劣化し、更なる微細化へも対応できなくな
る。

【００１６】本発明の目的は、上層配線内でのボイド発
生を抑制することによって、エレクトロマイグレーショ
ン耐性およびストレスマイグレーション耐性を向上させ
た多層配線を備えた電子装置およびその製造方法を提供
することにある。

【００１７】

【課題を解決するための手段】本発明の電子装置は、第
１の絶縁層と、前記第１の絶縁層上に形成された第１の
下層配線と、前記下層配線を覆う第１の絶縁層と、前記
第１の絶縁層に設けられた接続孔と、前記第１の絶縁層
上に形成され、前記接続孔を介して、前記下層配線に電
気的に接続された上層配線と、前記上層配線を覆う第３
の絶縁層とを備えた電子装置であって、前記上層配線の
一部は、前記第２の絶縁層の前記接続孔を埋め込み、前
記下層配線の表面に接触しており、前記上層配線は、前
記第２の絶縁層上に形成された第１の導電性材料層と、
前記第１の導電性材料層上に形成された第２の導電性材
料層と、前記第２の導電性材料層上に形成された第３の
導電性材料層とを含み、前記第２の導電性材料層は、前
記第１の導電性材料層と前記第３の導電性材料層とが反
応することを抑制するバリア層として機能するが、前記
上層配線の前記一部が前記下層配線に接触する領域にお
いては、前記上層配線を構成する原子および前記下層配
線を構成する原子の移動に対してバリア層として実質的
に機能しない厚さを有している。

【００１８】前記第２の導電性材料層は、前記第２の絶
縁層上においては約１０ｎｍ以上の厚さを有し、前記上
層配線の前記一部が前記下層配線に接触する領域におい
ては約２ｎｍ以下の厚さを有していることが好ましい。

【００１９】前記第２の導電性材料層は、前記第２の絶
縁層上においては連続した一様な膜を形成し、前記上層
配線の前記一部が前記下層配線に接触する領域において
は複数の孔を有しているか、または粒状化していてもよ
い。

【００２０】前記第２の導電性材料層は、前記上層配線
の前記一部が前記下層配線に接触する領域から除去され
ていてもよい。

【００２１】前記第１の導電性材料層は、前記上層配線
の前記一部が前記下層配線に接触する領域において、前
記下層配線の一部との間で合金化していてもよい。

【００２２】前記第１の導電性材料層は、前記上層配線
の前記一部が前記下層配線に接触する領域から除去され
ていてもよい。

【００２３】前記下層配線は、少なくともその上部にお
いて、前記上層配線の前記第３の導電性材料層を構成す
る主成分と同一の成分を主成分として含有していること
が好ましい。

【００２４】前記下層配線の主成分はアルミニウムであ
るってもよいし、銅であってもよい。

【００２５】前記上層配線の前記第１の導電性材料層は
高融点金属から形成されていることが好ましい。

【００２６】前記上層配線の前記第１の導電性材料層は
チタンから形成されている異が好ましい。

【００２７】前記上層配線の前記第２の導電性材料層は
高融点金属から形成されていることが好ましい。

【００２８】前記上層配線の前記第２の導電性材料層は
チタンナイトライドから形成されていることが好まし
い。

【００２９】好ましい実施形態において、前記第１の絶
縁層は基板上に集積された複数の回路素子を覆ってい
る。

【００３０】前記上層配線の前記第３の導電性材料層
は、化学的気相成長法によって形成された下部分と、ス
パッタリング法によって形成された上部分とを有してい
ることが好ましい。

【００３１】本発明による電子装置の製造方法は、第１
の絶縁層と、前記第１の絶縁層上に形成された下層配線
と、前記下層配線を覆う第２の絶縁層と、前記第２の絶
縁層に設けられた接続孔と、前記第２の絶縁層上に形成
され、前記接続孔を介して、前記下層配線に電気的に接
続された上層配線と、前記上層配線を覆う第３の絶縁層
とを備えた電子装置の製造方法であって、前記上層配線
を形成する工程は、前記第２の絶縁層に前記接続孔を形
成した後に、前記第１の導電性材料層を前記第２の絶縁
層上に堆積する工程と、前記第１の導電性材料層上に前
記第２の導電性材料層を堆積する工程と、前記第２の導
電性材料層のうち、前記第２の絶縁層の前記接続孔の底
部に堆積した部分をエッチングし、それによって、前記
上層配線を構成する原子および前記下層配線を構成する
原子の移動に対して前記接続孔底部における前記第２の
導電性材料層がバリア層として実質的に機能しない厚さ
にするエッチング工程と、前記第２の絶縁層の前記接続
孔を埋め込むように前記第３の導電性材料層を前記第２
の絶縁層上に堆積する工程とを包含しており、しかも、
前記第２の導電性材料層は、前記第１の導電性材料層と
前記第３の導電性材料層とが反応することを抑制するバ
リア層として機能する。

【００３２】本発明による電子装置の製造方法は、第１
の絶縁層と、前記第１の絶縁層上に形成された下層配線
と、前記下層配線を覆う第２の絶縁層と、前記第２の絶
縁層に設けられた接続孔と、前記第２の絶縁層上に形成
され、前記接続孔を介して、前記下層配線に電気的に接
続された上層配線と、前記上層配線を覆う第３の絶縁層
とを備えた電子装置の製造方法であって、前記上層配線
を形成する工程は、前記第２の絶縁層に前記接続孔を形
成した後に、前記第１の導電性材料層を前記第２の絶縁
層上に堆積する工程と、前記第１の導電性材料層上に前
記第２の導電性材料層を堆積する工程と、前記第２の絶
縁層の前記接続孔を埋め込むように前記第３の導電性材
料層を前記第２の絶縁層上に堆積する工程と、を包含し
ており、前記第２の導電性材料層を堆積する工程は、前
記第２の導電性材料層のうち、前記第２の絶縁層の前記
接続孔の底部に堆積した部分が、前記上層配線を構成す
る原子および前記下層配線を構成する原子の移動に対し
て前記第２の導電性材料層がバリア層として実質的に機
能しないようにする工程であり、しかも、前記第２の導
電性材料層は、前記第１の導電性材料層と前記第３の導
電性材料層とが反応することを抑制するバリア層として
機能する。

【００３３】前記第２の導電性材料層は、前記第２の絶
縁層上においては約１０ｎｍ以上の厚さを有し、前記上
層配線の前記一部が前記下層配線に接触する領域におい
ては約２ｎｍ以下の厚さを有していることが好ましい。

【００３４】前記エッチング工程は、前記第２の導電性
材料層を、前記上層配線の前記一部が前記下層配線に接
触する領域から除去するように実行することが好まし
い。

【００３５】前記第２の導電性材料層の形成工程は、前
記第２の導電性材料層が、前記第２の絶縁層上において
は連続した一様な膜を形成し、前記上層配線の前記一部
が前記下層配線に接触する領域においては複数の孔を有
しているか、または粒状化するように実行されることが
好ましい。

【００３６】前記下層配線は、少なくともその上部にお
いて、前記上層配線の前記第３の導電性材料層を構成す
る主成分と同一の成分を主成分として含有していること
が好ましい。

【００３７】前記下層配線の主成分はアルミニウムであ
ってもよいし、銅であってもよい。

【００３８】前記上層配線の前記第１の導電性材料層は
高融点金属から形成されることが好ましい。

【００３９】前記上層配線の前記第１の導電性材料層は
チタンから形成されいることが好ましい。

【００４０】前記上層配線の前記第２の導電性材料層は
高融点金属から形成されることが好ましい。

【００４１】前記上層配線の前記第２の導電性材料層は
チタンナイトライドから形成されることが好ましい。

【００４２】好ましい実施形態において、前記第１の絶
縁層は、基板上に集積された複数の回路素子を覆う。

【００４３】前記第３の導電性材料層を形成する工程
は、化学的気相成長法によって下部分を形成する工程
と、スパッタリング法によって上部分と形成する工程
と、を包含することが好ましい。

【００４４】前記第３の導電性材料層の前記下部分を形
成する工程では、前記接続孔の内径の半分未満の厚さに
なるように前記下部分を堆積し、前記第３の導電性材料
層の前記上部分を形成する工程では、約３００℃から約
５００℃までの温度で堆積を行うことが好ましい。

【００４５】前記第３の導電性材料層の前記下部分を形
成する工程では、ジメチルアルミニウムハイドライドを
原料としてアルミニウム層を堆積するようにしてもよ
い。

【００４６】本発明による更に他の電子装置の製造方法
は、第１の絶縁層と、前記第１の絶縁層上に形成された
下層配線と、前記下層配線を覆う第２の絶縁層と、前記
第２の絶縁層に設けられた接続孔と、前記第２の絶縁層
上に形成され、前記接続孔を介して、前記下層配線に電
気的に接続された上層配線と、前記上層配線を覆う第３
の絶縁層とを備えた電子装置の製造方法であって、前記
上層配線を形成する工程は、前記第２の絶縁層に前記接
続孔を形成する前に、前記第１の導電性材料層を前記第
２の絶縁層上に堆積する工程と、前記第１の導電性材料
層上に前記第２の導電性材料層を堆積する工程と、前記
第１および第２の導電性材料層の一部を選択的に除去
し、前記第２の絶縁層に前記接続孔を形成する工程と、
化学的気相成長法によって、前記第２の絶縁層の前記接
続孔を埋め込むように前記第３の導電性材料層の下部分
を前記第２の絶縁層上に堆積する工程と、スパッタリン
グ法によって、前記第３の導電性材料層の上部分を前記
第３の導電性材料層の前記下部分上に堆積する工程とを
包含しており、しかも、前記第２の導電性材料層は、前
記第１の導電性材料層と前記第３の導電性材料層とが反
応することを抑制するバリア層として機能する。

【００４７】前記下層配線は、少なくともその上部にお
いて、前記上層配線の前記第３の導電性材料層を構成す
る主成分を主成分として含有していることが好ましい。

【００４８】前記下層配線の主成分はアルミニウムであ
ることが好ましい。

【００４９】前記第３の導電性材料層の前記下部分を堆
積する工程では、ジメチルエチルアミンアランを原料ガ
スとして用い、アルミニウム層を堆積することが好まし
い。

【００５０】前記上層配線の前記第１の導電性材料層は
高融点金属から形成されていることが好ましい。

【００５１】前記上層配線の前記第１の導電性材料層は
チタンから形成されていることが好ましい。

【００５２】前記上層配線の前記第２の導電性材料層は
高融点金属から形成されていることが好ましい。

【００５３】前記上層配線の前記第２の導電性材料層は
チタンナイトライドから形成されていることが好まし
い。

【００５４】好ましい実施形態において、前記第１の絶
縁層は、基板上に集積された複数の回路素子を覆う絶縁
層上に形成される。

【００５５】第１の絶縁層上に形成された下層配線と、
前記下層配線を覆う第２の絶縁層と、本発明による多層
配線は、前記第２の絶縁層に設けられた接続孔と、前記
第２の絶縁層上に形成され、前記接続孔を介して、前記
下層配線に電気的に接続された上層配線と、前記上層配
線を覆う第３の絶縁層とを備えた多層配線であって、前
記上層配線の一部は、前記第２の絶縁層の前記接続孔を
埋め込み、前記下層配線の表面に接触しており、前記上
層配線は、前記第２の絶縁層上に形成された第１の導電
性材料層と、前記第１の導電性材料層上に形成された第
２の導電性材料層と、前記第２の導電性材料層上に形成
された第３の導電性材料層とを含み、前記第２の導電性
材料層は、前記第１の導電性材料層と前記第３の導電性
材料層とが反応することを抑制するバリア層として機能
するが、前記上層配線の前記一部が前記下層配線に接触
する領域においては、前記上層配線を構成する原子およ
び前記下層配線を構成する原子の移動に対してバリア層
として実質的に機能しない厚さを有している。

【００５６】

【発明の実施の形態】以下、図面を参照しながら、本発
明による電子装置の実施形態を説明する。（実施形態１）図１は、本実施形態にかかる半導体集積
回路装置の主要部断面を示している。この装置は、トラ
ンジスタ素子などの回路要素（不図示）が形成されたシ
リコン基板１０１を備えている。図１には示されていな
いが、シリコン基板１０１には多数の微細トランジスタ
が集積されている。

【００５７】この装置は、更に、シリコン基板１０１の
表面を覆うように形成された第１の絶縁層１０２と、第
１の絶縁層１０２上に形成された下層配線と、下層配線
を覆うように第１の絶縁層１０２上に形成され、ヴィア
ホールを有する第２の絶縁層１０７と、第２の絶縁層１
０７上に形成され、ヴィアホールを介して下層配線に電
気的に接続された上層配線と、上層配線を覆う第３の絶
縁層１１３とを備えている。

【００５８】第１の絶縁層１０２は、例えば、酸化膜か
ら形成され、その厚さは、例えば１００〜２０００ｎｍ
である。第２の絶縁層１０７は、例えば、酸化膜から形
成され、その厚さは、例えば５００〜２０００ｎｍであ
る。ヴィアホールの内径は、例えば、２００〜５００ｎ
ｍである。

【００５９】下層配線の厚さは、例えば３００〜８００
ｎｍであり、その幅は、例えば２００〜８００ｎｍであ
る。上層配線の厚さは、例えば３００〜８００ｎｍであ
り、その幅は、例えば２００〜８００ｎｍである。第３
の絶縁層１１２は、例えば、酸化膜から形成され、その
厚さは、例えば５００〜２０００ｎｍである。

【００６０】下層配線は、第１の絶縁層１０２上に形成
されたＴｉ層１０３と、Ｔｉ層１０３上に形成されたＴ
ｉＮ層１０４と、ＴｉＮ層１０４上に形成されたＡｌ−
Ｃｕ層１０５と、Ａｌ−Ｃｕ層１０５上に形成された反
射防止層１０６とを含んでいる。Ａｌ−Ｃｕ層１０５
は、エレクトロマイグレーション耐性等を向上させる目
的でＡｌ中に０.５〜２.０ｗｔ％のＣｕを導入した層で
ある。

【００６１】上層配線の一部は、第１の絶縁層１０７の
ヴィアホールを完全に埋め込み、下層配線の表面に接触
している。上層配線は、第２の絶縁層１０７上に形成さ
れたＴｉ層１０８と、Ｔｉ層１０８上に形成されたＴｉ
Ｎ層１０９と、ＴｉＮ層１０９上に形成されたＡｌ−Ｃ
ｕ層１１０と、Ａｌ−Ｃｕ層１１０上に形成された反射
防止（ＴｉＮ）層１１２とを含んでいる。

【００６２】ＴｉＮ層１０４およびＴｉ層１０８は、そ
れぞれ、Ａｌ−Ｃｕ層１０５およびＡｌ−Ｃｕ層１１０
の下地に対する密着性を向上させ、剥がれが生じないよ
うに機能する。ＴｉＮ層１０４およびＴｉＮ層１０９
は、それぞれ、製造工程中に、ＴｉＮ層１０４およびＴ
ｉ層１０８とＡｌとが反応することを抑制する。また、
ＴｉＮ層１０９は、ＣＶＤ法によってＡｌ層を堆積する
際に、下地成長層としても機能する。

【００６３】このように、ＴｉＮ層１０９はＴｉ層１０
８中とＡｌ−Ｃｕ層１１０とが熱的に反応することを抑
制するバリア層としても機能するが、上層配線の前記一
部が下層配線に接触する領域（ヴィアホールの底部）か
らは除去されている。このため、この装置におけるＴｉ
Ｎ層１０９は、上層配線を構成する原子および下層配線
を構成する原子の移動に対して、バリア層としては機能
しない。

【００６４】なお、ヴィアホールの底部には、Ａｌ₃Ｔ
ｉ層１１１が存在している。これは、Ｔｉ層１０８中の
ＴｉとＡｌ−Ｃｕ層中のＡｌとが反応することによって
形成された。Ａｌ₃Ｔｉ層１１１は、上層配線を構成す
る原子および下層配線を構成する原子の移動に対してバ
リア層として機能しない。

【００６５】このような多層配線を備えた装置によれ
ば、ボイド形成が抑制され、エレクトロマイグレーショ
ン耐性が向上するため、信頼性の高い動作が長期間保証
されることになる。従って、エレクトロマイグレーショ
ンが問題になる程度に寸法の微細化された配線を高い密
度で備えた電子装置、たとえば、半導体高集積回路の信
頼性を向上させることが可能になる。

【００６６】なお、下層配線は第１層レベル配線に限定
されず、Ｎ層レベル配線（Ｎは３以上の整数）のうちの
第ｉ層レベル（ｉは１≦ｉ＜Ｎの整数）であれば良い。
このとき、上層配線は第ｊ層レベル（ｊはｉ＜ｊ≦Ｎの
整数）であればよい。

【００６７】次に、図２（ａ）〜（ｃ）および図３
（ａ）および（ｂ）を参照しながら、本発明による電子
装置の製造方法の実施形態を説明する。

【００６８】まず、公知の半導体集積回路製造技術を用
いて、トランジスタ素子などの回路要素（不図示）をシ
リコン基板１０１上に形成する。シリコン基板１０１の
表面は第１の絶縁層（厚さ：約１０００ｎｍ）１０２で
覆う。

【００６９】次に、図２（ａ）に示すように、スパッタ
リング法を用いてＴｉ層（厚さ：約２０ｎｍ）１０３及
びＴｉＮ層（厚さ：約２０ｎｍ）１０４をこの順序で第
１の絶縁層１０２上に堆積する。その後、Ａｌ層中にＣ
ｕ原子を０.５〜２.０ｗｔ％含ませたＡｌ−Ｃｕ層（厚
さ：約４００ｎｍ）１０５と、反射防止層１０６として
機能するＴｉＮ層（厚さ：約３０ｎｍ）を、スパッタ法
によって、この順序で堆積する。こうして、Ｔｉ層１０
３、ＴｉＮ層１０４、Ａｌ−Ｃｕ層１０５および反射防
止層１０６を含む多層膜を第１の絶縁層１０２上に形成
する。この多層膜を、フォトリソグラフィ技術及びドラ
イエッチング技術を用いて、所定の配線パターンを持つ
ように微細加工し、それによって、下層配線を第１の絶
縁層１０２上に形成する。その後、４００℃で１５分程
度の熱処理を行う。次に、下層配線を完全に覆うように
して第２の絶縁層（厚さ：約２０００ｎｍ）１０７を第
１の絶縁層１０２上に堆積した後、化学機械研磨（ＣＭ
Ｐ）法により第２の絶縁層１０７の表面を平坦化する。
その後、フォトリソグラフィ技術及びドライエッチング
技術を用いて、下層配線と上層配線とを接続するための
ヴィアホール（内径：約３００ｎｍ）を第２の絶縁層１
０７中に形成する。このとき、ヴィアホールの底部にお
いて、下層配線の反射防止層１０６を除去し、Ａｌ−Ｃ
ｕ層１０５を露出させる。

【００７０】次に、アルゴンプラズマによる逆スパッタ
法を用いて、ヴィアホールの底部においてＡｌ−Ｃｕ層
１０５上に形成された自然酸化膜を除去した後、密着層
として機能するＴｉ（厚さ：約２０ｎｍ）層１０８及び
ＴｉＮ（厚さ：約５０ｎｍ）層１０９をスパッタ法によ
って堆積する。

【００７１】ＴｉＮ層１０９は通常のスパッタ法で堆積
する。一般にＴｉＮ層のカバレージは悪いため、ヴィア
ホールのアスペクト比が４程度の場合、ヴィアホール底
部におけるＴｉＮ層１０９の厚さは、第２の絶縁層１０
７上におけるＴｉＮ層１０９の厚さの１０％程度にな
る。従って、ＴｉＮ層１０９の第２の絶縁層１０７上に
おける厚さが５０ｎｍ程度になるようにスパッタリング
時間などの条件を調整すると、ヴィアホール底部では、
ＴｉＮ層１０９の厚さは５ｎｍ程度にしかならない。

【００７２】次に、図２（ｂ）に示すように、アルゴン
プラズマによる逆スパッタ法を用いてＴｉＮ層１０９に
対するエッチング処理を行う。このエッチング処理は、
逆スパッタ法以外の異方性ドライエッチング法を用いて
行っても良い。このときのエッチング処理は、ヴィアホ
ール底部のＴｉＮ層１０９が実質的に除去されるように
するとともに、第２の絶縁層１０７上におけるＴｉＮ層
１０９の厚さが約１０ｎｍ以上になるように行う。ま
た。ヴィアホール側壁にはＴｉ及びＴｉＮ層の合計厚さ
が１ｎｍ以上の連続した膜として残るように調整する。

【００７３】このようなエッチング処理の後、Ｔｉ層１
０８はヴィアホールの底部に残存しても良いし、それか
ら完全に除去されてもよい。重要な点は、ヴィアホール
底部における「ＴｉＮ層１０９のバリア効果」を破壊す
ることにある。従って、ヴィアホール底部におけるＴｉ
Ｎ層１０９は完全に除去されることが好ましい。本実施
形態では、ヴィアホール底部におけるＴｉＮ層１０９を
完全に除去する。しかしながら、ヴィアホール底部にＴ
ｉＮ層１０９が一部残存しても、それが多孔状態にある
か、または粒状であれば、ＴｉＮ層１０９はもはや「バ
リア層」としては機能しない。従って、ヴィアホール底
部からＴｉＮ層１０９を完全に除去することは必須では
ない。なお、ヴィアホールの側壁および第１の絶縁層１
０７の上面にはＴｉＮ層１０９を残存させる。特に、第
１の絶縁層１０７の上面のＴｉＮ層１０９の厚さは約１
０ｎｍ以上もあるため、第１の絶縁層１０７の上面にお
けるＴｉＮ層１０９は、Ｔｉ層１０８と、その後に堆積
するＡｌ層との反応を抑制するバリア層として充分に機
能する。

【００７４】次に、ジメチルアルミニウムハイドライド
（ＤＭＡＨ）を原料とするＣＶＤ法を用いて、厚さ約１
００ｎｍ以下のＡｌ層（厚さ：例えば約５０ｎｍ）１１
４を堆積する。Ａｌ層１１４は、図２（ｃ）に示すよう
に、ヴィアホールの底部、側壁および第２の絶縁層１０
７の上面に成長する。

【００７５】次に、図３（ａ）に示すように、シリコン
基板１０１を約４００〜約４５０℃に加熱した状態で、
Ａｌ層中にＣｕ原子を０.５〜２.０ｗｔ％含ませたＡｌ
−Ｃｕ層（厚さ：約３５０ｎｍ）をスパッタ法で堆積す
る。このＡｌ−Ｃｕ層でヴィアホールを埋め込み、それ
によってＡｌ−Ｃｕ層１１０の形成を完了する。

【００７６】Ｔｉ層１０８がヴィアホール底部に残存し
ていた場合は、上記Ａｌ−Ｃｕ層の堆積時に、基板１０
１の４００〜４５０℃を加熱することによって、ヴィア
ホール底部のＴｉ層１０８の一部若しくは全てと、Ａｌ
層１１４及び下層配線のＡｌ−Ｃｕ層１０５とが反応す
る。その結果、ヴィアホール底部には合金層であるＡｌ
₃Ｔｉ層（厚さ：約６ｎｍ）１１１が形成される。Ａｌ₃
Ｔｉ層１１１は連続した膜であっても無くてもよい。

【００７７】また、Ａｌ−Ｃｕ層の堆積時に、ＣＶＤで
形成されたＡｌ層１１４と、スパッタにより堆積したＡ
ｌ−Ｃｕ層とが十分にミキシングし、大きな結晶粒が成
長する。このミキシングに際して、もともとＣｕ原子を
含んでいないＡｌ層１１４中に、Ａｌ−Ｃｕ層中のＣｕ
原子が拡散するため、Ｃｕ原子がほぼ全体に拡散したＡ
ｌ−Ｃｕ層１１０が形成される。このことは、エレクト
ロマイグレーション耐性およびストレスマイグレーショ
ン耐性を向上させる。

【００７８】本実施形態によれば、スパッタ法によって
堆積したＴｉＮ層１０９上にＣＶＤＡｌ層１１４とスパ
ッタＡｌ−Ｃｕ層とを形成している。発明者の実験によ
れば、Ｔｉ層１０８上にＣＶＤＡｌ層１１４とスパッタ
Ａｌ−Ｃｕ層とを形成する場合に比べて、上層配線の表
面の凹凸が減少することがわかっている。例えば、スパ
ッタＴｉＮ層（厚さ：２０ｎｍ）１０９上にＣＶＤＡｌ
層（厚さ：４０ｎｍ、堆積温度２３０℃）１１４とスパ
ッタＡｌ−Ｃｕ層（厚さ：５００ｎｍ、堆積温度４００
℃）とを形成した場合、上層配線の表面平均粗さは±
２．５ｎｍであった。これに対して、スパッタＴｉ層
（厚さ：２０ｎｍ）１０８上にＣＶＤＡｌ層（厚さ：４
０ｎｍ、堆積温度２３０℃）１１４とスパッタＡｌ−Ｃ
ｕ層（厚さ：５００ｎｍ、堆積温度４００℃）とを形成
した場合、上層配線の表面平均粗さは±４．９ｎｍであ
った。このようＡｌ−Ｃｕ層表面の粗さが低減すること
は、配線のパターニングにとって好ましいことである。

【００７９】次に、図３（ｂ）に示すように、反射防止
膜として機能するＴｉＮ層（厚さ：約３０ｎｍ）１１２
をＡｌ−Ｃｕ層１１０上に堆積した後、フォトリソグラ
フィ技術及びドライエッチング技術を用いて、ＴｉＮ層
１１２およびＡｌ−Ｃｕ層１１０を所定の配線パターン
に微細加工し、上層配線を形成する。約４５０℃の温度
で熱処理を行っ後、上層配線を覆うように第３の絶縁層
１１３を形成する。

【００８０】ヴィアホール底部に未反応のＴｉが存在す
る場合、Ａｌ−Ｃｕ層１１０の形成プロセスおよび上記
熱処理によって、ヴィアホール底部の未反応のＴｉ層１
０８が全てＡｌ₃Ｔｉ層１１１の生成に消費されること
が好ましい。もし、ヴィアホール底部の未反応のＴｉ層
１０８の一部がＡｌ₃Ｔｉ層１１１の生成に消費される
ことなく、Ｔｉとして残存すると、第３の絶縁層１１３
を形成する工程の熱で、未反応ＴｉがＡｌと反応し、そ
の結果、体積収縮が起こってしまうからである。第３の
絶縁層１１３が形成されつつあるときに、このような堆
積収縮が生じると、前述のように、上層配線に空孔やボ
イドができてしまう。この問題を解決するため、第３の
絶縁層１１３の堆積工程前において、ヴィアホール底部
の未反応のＴｉの全てを消費して、Ａｌ₃Ｔｉ層１１１
を形成することが好ましい。このために必要な最低の熱
処理時間は以下の式で示される。

【００８１】ｔ²×０．６７×１０^-13×ｅｘｐ（１．８
５／ｋＴ）［分］ここで、ｔは未反応Ｔｉ層厚［ｎｍ］、ｋはボルツマン
定数（８．６２×１０^-5Ｅ［ｅＶ］）、Ｔは熱処理温度
［Ｋ］である。

【００８２】なお、Ａｌ−Ｃｕ層１１０の堆積完了時点
でヴィアホール底部に未反応のＴｉが残存しない場合、
その後の熱処理は必ずしも必要ではなく、省略しても良
い。しかし、ヴィアホール底部に未反応のＴｉが残存す
る可能性があれば、念のために、上記熱処理を行うこと
が好ましい。本実施形態では、約１５〜３０分の熱処理
を行った。

【００８３】本実施形態の製造方法によれば、ヴィアホ
ール底部にバリア層として機能しうる状態のＴｉＮ層は
存在しない。ただし、ヴィアホール底部にＡｌ₃Ｔｉ層
１１１が形成されている可能性はある。このＡｌ₃Ｔｉ
層１１１は、エレクトロマイグレーション時にＡｌ原子
及びＣｕ原子を通過させることができるので、エレクト
ロマイグレーション耐性を劣化させることはない。

【００８４】一方、第２の絶縁層１０７上に形成された
Ｔｉ層１０８とＡｌ−Ｃｕ層１１０の間には、厚さが約
１０ｎｍ以上のＴｉＮ層１０９が存在する。このため、
第３の絶縁層１１３の形成時あるいは、それ以降の熱処
理時においても、ＡｌとＴｉとの間で反応は起こらず、
体積収縮による引っ張り応力は生じない。このため、ボ
イドの発生は抑制される。

【００８５】なお、本実施形態では、Ａｌ層１１４はＤ
ＭＡＨを原料としたＣＶＤ法により堆積している。この
ＣＶＤ法によれば、Ａｌ層１１４は、Ｔｉ、ＴｉＮおよ
びＡｌなど導電膜の上には成長するが、絶縁層の上には
ほとんど成長しない。しかし、本実施形態では、ヴィア
ホール側壁部および底部、ならびに第２絶縁層の上面
は、いずれ、Ｔｉ、ＴｉＮおよびＡｌの膜で覆われてい
るため、ヴィアホール側壁部および底部ならびに第２の
絶縁層の上に、カバレージのよいコンフォーマルなＡｌ
層を形成することができる。

【００８６】本実施形態の高温スパッタ法は、スパッタ
Ａｌ−Ｃｕ層の下地層としてＣＶＤ−Ａｌ層１１４を用
いている。Ｔｉ層またはＴｉＮ層に比較してＡｌ層はス
パッタ−Ａｌ−Ｃｕ層との濡れ性が良く、Ｔｉ層または
ＴｉＮ層を下地層として使用する場合よりも、カバレー
ジが向上する。このため、従来の高温スパッタ法による
堆積温度よりも低い温度（４００〜４５０℃）で、スパ
ッタＡｌ−Ｃｕ層が十分流動化し、ヴィアホールを埋め
込むことができる。従って、本実施形態によれば、相対
的に耐熱性の低い低誘電率絶縁層を第２の絶縁層１０６
として用いることが可能になる。

【００８７】（実施形態２）次に、図４（ａ）〜（ｃ）
を参照しながら、本発明による電子装置の製造方法の第
２の実施形態を説明する。

【００８８】まず、公知の半導体集積回路製造技術を用
いて、トランジスタ素子などの回路要素（不図示）をシ
リコン基板１０１上に形成する。シリコン基板１０１の
表面は第１の絶縁層（厚さ：約１０００ｎｍ）１０２で
覆う。

【００８９】次に、図２（ａ）に示すように、第１の絶
縁層１０２上に、Ｔｉ層（厚さ：約２０ｎｍ）１０３及
びＴｉＮ層（厚さ：約２０ｎｍ）１０４をこの順序で堆
積する。その後、Ａｌ層中にＣｕ原子を０.５〜２.０ｗ
ｔ％含ませたＡｌ−Ｃｕ層（厚さ：約４００ｎｍ）１０
５と、反射防止膜１０６として機能するＴｉＮ層（厚
さ：約３０ｎｍ）を、スパッタ法によって、この順序で
堆積する。こうして、Ｔｉ層１０３、ＴｉＮ層１０４、
Ａｌ−Ｃｕ層１０５および反射防止膜１０６を含む多層
膜を第１の絶縁層１０２上に形成する。この多層膜を、
フォトリソグラフィ技術及びドライエッチング技術を用
いて、所定の配線パターンを持つように微細加工し、そ
れによって、下層配線を第１の絶縁層１０２上に形成す
る。その後、４００℃で１５分程度の熱処理を行う。下
層配線を完全に覆うようにして第２の絶縁層（厚さ：約
２０００ｎｍ）１０７を第１の絶縁層１０２上に堆積し
た後、ＣＭＰ法により第２の絶縁層１０７を平坦化す
る。その後、フォトリソグラフィ技術及びドライエッチ
ング技術を用いて、下層配線と上層配線とを接続するた
めのヴィアホールを第２の絶縁層１０７中に形成する。
このとき、ヴィアホールの底部において、下層配線の反
射防止膜１０６を除去し、Ａｌ−Ｃｕ層１０５露出させ
る。

【００９０】次に、アルゴンプラズマによる逆スパッタ
法を用いて、ヴィアホールの底部においてＡｌ−Ｃｕ層
１０５上に形成された自然酸化膜を除去した後、密着層
として機能するＴｉ層（厚さ：約２０ｎｍ）１２１及び
ＴｉＮ層（厚さ：約１０ｎｍ）１２２をスパッタ法によ
って堆積する。このとき、ＴｉＮ層１２２は、第２の絶
縁層上においては１０ｎｍ以上の厚さを示し、ヴィアホ
ール底部においては約２ｎｍ以下の厚さとなるようにス
パッタ条件を設定する。また、ヴィアホール側壁部には
Ｔｉ及びＴｉＮ層の合計厚さが１ｎｍ以上の連続膜が形
成されるようにする。このようなスパッタ条件のもとで
は、ヴィアホール底部において、ＴｉＮ層１２２は、一
様な厚さの連続した膜としては形成されず、多孔状態ま
たは粒状化した状態になる。

【００９１】次に、図４（ｂ）に示すように、ジメチル
アルミニウムハイドライド（ＤＭＡＨ）を原料とするＣ
ＶＤ法を用いて、厚さ約１００ｎｍ以下のＡｌ層（厚
さ：約５０ｎｍ）１２３を堆積する。Ａｌ層１２３は、
図４（ｂ）に示すように、ヴィアホールの側壁および第
１の絶縁層１０７の上面に成長する。

【００９２】次に、図４（ｃ）に示すように、シリコン
基板１０１を約４００〜約４５０℃のある温度に加熱し
た状態で、スパッタ法を用いて、Ａｌ層中にＣｕ原子を
０.５〜２.０ｗｔ％含ませたＡｌ−Ｃｕ層（厚さ：約３
５０ｎｍ）を堆積する。このＡｌ−Ｃｕ層でヴィアホー
ルを埋め込み、それによって、Ａｌ−Ｃｕ層１２４の形
成を完了する。

【００９３】Ｔｉ層１２１がヴィアホール底部に残存し
ているため、Ａｌ−Ｃｕ層の堆積時に基板１０１の４０
０〜４５０℃を加熱することによって、ヴィアホール底
部のＴｉ層１２１の一部若しくは全てと、Ａｌ層１２３
及び下層配線のＡｌ−Ｃｕ層１０５とが反応する。その
結果、ヴィアホール底部には合金層であるＡｌ₃Ｔｉ１
２５が形成される。

【００９４】また、Ａｌ−Ｃｕ層の堆積時に、ＣＶＤで
形成されたＡｌ層１２３と、スパッタにより堆積したＡ
ｌ−Ｃｕ層とが十分にミキシングし、大きな結晶粒が成
長する。このミキシングに際して、もともとＣｕ原子を
含んでいないＡｌ層１２３中に、Ａｌ−Ｃｕ中のＣｕ原
子が拡散し、全体にＣｕ原子が拡散したＡｌ−Ｃｕ層２
４が形成される。このことは、エレクトロマイグレーシ
ョン耐性およびストレスマイグレーション耐性を向上さ
せる。

【００９５】次に、反射防止膜として機能するＴｉＮ層
１２６をＡｌ−Ｃｕ層１２４上に堆積した後、フォトリ
ソグラフィ技術及びドライエッチング技術を用いて、Ｔ
ｉＮ層１２６およびＡｌ−Ｃｕ層１２４を所定の配線パ
ターンに微細加工し、上層配線を形成する。約４５０℃
の温度で熱処理を行っ後、上層配線を覆うように第３の
絶縁層１２７を形成する。

【００９６】ヴィアホール底部に存在する未反応のＴｉ
は、上記熱処理によって、全てＡｌ₃Ｔｉ層１２５の生
成に消費されることが好ましい。第３の絶縁層１１３の
堆積工程前において、ヴィアホール底部の未反応のＴｉ
の全てを消費して、Ａｌ₃Ｔｉ層１２５を形成するに
は、前述の式にもとづいて、熱処理時間および温度を選
択すればよい。

【００９７】本実施形態によれば、ヴィアホール底部に
は、バリア層として機能しうる状態のＴｉＮ層は存在し
ない。ただし、ヴィアホール底部Ａｌ₃Ｔｉ層１２５が
形成されている。このＡｌ₃Ｔｉ層１２５は、前述のよ
うに、エレクトロマイグレーション時にＡｌ原子及びＣ
ｕ原子を通過させることができるので、エレクトロマイ
グレーション耐性を劣化させることはない。

【００９８】一方、第２の絶縁層１０７上に形成された
Ｔｉ層１２１とＡｌ−Ｃｕ層１２３の間には、厚さが約
１０ｎｍ以上のＴｉＮ層１２２が存在する。このため、
第３の絶縁層１２７の形成時あるいは、それ以降の熱処
理時においても、ＡｌとＴｉとの間で反応は起こらず、
体積収縮による引っ張り応力は生じない。このため、ボ
イドの発生は抑制される。

【００９９】なお、上層配線の形成については、第１の
実施形態と同様の方法を用いてるため、第１の実施形態
について説明した効果と同様の効果が得られる。

【０１００】（実施形態３）次に、図５（ａ）〜（ｃ）
および図６（ａ）および（ｂ）を参照しながら、本発明
による電子装置の製造方法の第３の実施形態を説明す
る。

【０１０１】まず、公知の半導体集積回路製造技術を用
いて、トランジスタ素子などの回路要素（不図示）をシ
リコン基板２０１上に形成する。シリコン基板２０１の
表面は第１の絶縁層（厚さ：約１０００ｎｍ）２０２で
覆う。

【０１０２】次に、図５（ａ）に示すように、スパッタ
リング法を用いてＴｉ層（厚さ：約２０ｎｍ）２０３及
びＴｉＮ層（厚さ：約２０ｎｍ）２０４をこの順序で第
１の絶縁層２０２上に堆積する。その後、Ａｌ層中にＣ
ｕ原子を０.５〜２.０ｗｔ％含ませたＡｌ−Ｃｕ層（厚
さ：約４００ｎｍ）２０５と、反射防止膜２０６として
機能するＴｉＮ層（厚さ：約３０ｎｍ）を、スパッタ法
によって、この順序で堆積する。こうして、Ｔｉ層２０
３、ＴｉＮ層２０４、Ａｌ−Ｃｕ層２０５および反射防
止膜２０６を含む多層膜を第１の絶縁層２０２上に形成
する。この多層膜を、フォトリソグラフィ技術及びドラ
イエッチング技術を用いて、所定の配線パターンを持つ
ように微細加工し、それによって、下層配線を第１の絶
縁層２０２上に形成する。その後、４００℃で１５分程
度の熱処理を行う。

【０１０３】次に、下層配線を完全に覆うようにして第
２の絶縁層（厚さ：約２０００ｎｍ）２０７を第１の絶
縁層２０２上に堆積した後、ＣＭＰ法により第２の絶縁
層２０７の表面を平坦化する。その後、密着層として機
能するＴｉ層（厚さ：約２０ｎｍ）２０８及びＴｉＮ
層（厚さ：約２０ｎｍ）２０９をスパッタ法によって堆
積する。ＴｉＮ層２０９は通常のスパッタ法で堆積す
る。

【０１０４】次に、フォトリソグラフィ技術及びドライ
エッチング技術を用いて、下層配線と上層配線とを接続
するためのヴィアホール（内径：約３００ｎｍ）を第２
の絶縁層２０７中に形成する。具体的には、フォトリソ
グラフィ技術によって、レジストパターン２１０をＴｉ
Ｎ層２０９上に形成する。図５（ｂ）に示すように、こ
のドライエッチングは、ヴィアホールの底部において、
下層配線の反射防止膜２０６を除去し、Ａｌ−Ｃｕ層２
０５を露出させるまで行う。レジストパターン２１０を
除去した後、アルゴンプラズマによる逆スパッタ法を用
いて、ヴィアホールの底部においてＡｌ−Ｃｕ層２０５
上に形成された自然酸化膜を除去する。この逆スパッタ
時には、第２の絶縁層２０７上のＴｉＮ層２０９が１０
ｎｍ以上の厚さを維持するように、そのエッチング時間
を設定する。

【０１０５】次に、ジメチルエチルアミンアラン（ＤＭ
ＥＡＡ）を原料とするＣＶＤ法を用いて、厚さ約１００
ｎｍ以下のＡｌ層（厚さ：例えば約５０ｎｍ）２１１を
堆積する。Ａｌ層２１１は、図５（ｃ）に示すように、
ヴィアホールの側壁および第１の絶縁層２０７の上面に
成長する。このＣＶＤ法によれば、下地が絶縁層か導電
膜かに依存せず、Ａｌ層２１１を全面に成長させること
ができる。

【０１０６】次に、図６（ａ）に示すように、シリコン
基板２０１を約４００〜約４５０℃に加熱した状態で、
スパッタ法を用いて、Ａｌ層中にＣｕ原子を０.５〜２.
０ｗｔ％含ませたＡｌ−Ｃｕ層（厚さ：約３５０ｎｍ）
を堆積する。このＡｌ−Ｃｕ層でヴィアホールを埋め込
み、それによってＡｌ−Ｃｕ層２１２の形成を完了す
る。

【０１０７】本実施形態では、Ｔｉ層２０８がヴィアホ
ール底部に存在していないため、ヴィアホール底部には
合金層であるＡｌ₃Ｔｉ層は形成されない。

【０１０８】また、Ａｌ−Ｃｕ層の堆積時に、ＣＶＤで
形成されたＡｌ層２１１と、スパッタにより堆積したＡ
ｌ−Ｃｕ層とが十分にミキシングし、大きな結晶粒が成
長する。このミキシングに際して、もともとＣｕ原子を
含んでいないＡｌ層２１２中に、Ａｌ−Ｃｕ層中のＣｕ
原子が拡散するため、Ｃｕ原子がほぼ全体に拡散したＡ
ｌ−Ｃｕ層２１２が形成される。このことは、エレクト
ロマイグレーション耐性およびストレスマイグレーショ
ン耐性を向上させる。

【０１０９】次に、図６（ｂ）に示すように、反射防止
膜として機能するＴｉＮ層（厚さ：約３０ｎｍ）２１３
をＡｌ−Ｃｕ層２１２上に堆積した後、フォトリソグラ
フィ技術及びドライエッチング技術を用いて、ＴｉＮ層
２１３、Ａｌ−Ｃｕ層２１２、Ｔｉ層２０８およびＴｉ
Ｎ層２０９を所定の配線パターンに微細加工し、上層配
線を形成する。約４５０℃の温度で熱処理を行っ後、上
層配線を覆うように第３の絶縁層２１４を形成する。

【０１１０】本実施形態によれば、ヴィアホール底部に
おいて、上層配線のＡｌ−Ｃｕ層２１２と下層配線のＡ
ｌ−Ｃｕ層２０５とが直接に接触しており、界面にバリ
アとなるＴｉＮ層等が存在しない。このため、エレクト
ロマイグレーション時にヴィアホール底部をＡｌ原子及
びＣｕ原子が自由に通過できるため、原子の流束勾配が
小さくなり、エレクトロマイグレーション耐性が向上す
る。

【０１１１】一方、第２の絶縁層２０７上に形成された
Ｔｉ層２０８とＡｌ−Ｃｕ層２１２の間にはＴｉＮ層２
０９が１０ｎｍ以上の厚さで存在するため、第３の絶縁
層２１４を形成する工程で熱をうけても、ＡｌとＴｉの
反応は起こらない、その結果、体積収縮による新たな引
っ張りが働かないため、ボイド等は発生しない。

【０１１２】Ａｌ層２１１の堆積にＤＭＥＡＡを原料と
したＣＶＤ法を採用しているため、ヴィアホール側壁の
絶縁層露出面上にもＡｌ層２１１を成長させることがで
き、ヴィアホール側壁部、底部及び第２の絶縁層上に、
カバレージのよいコンフォーマルなＡｌ層を形成するこ
とができる。

【０１１３】以上の実施形態では、ヴィアホール底部に
アルミニウムとチタニウムの合金層以外の異種金属層が
実質的に存在せず、また窒化チタニウムが存在したとし
ても２ｎｍ以下の不連続な膜である。このため、エレク
トロマイグレーション時にＡｌ原子及びＣｕ原子がアル
ミニウムとチタニウムの合金層を通過でき、さらに不連
続なＴｉＮ層の隙間も通過できる。その結果、ヴィアホ
ール底部の下層配線と上層配線との界面で原子の流束勾
配が小さくなり、エレクトロマイグレーション耐性を向
上させることができる。また上層配線はアルミニウムを
主成分とした配線用金属層の下層に１０ｎｍ以上の窒化
チタニウムを接触させた構造としているため、工程中の
熱でも反応は起こらず、体積収縮による新たな引っ張り
が働かないため、ボイド等は発生しない。

【０１１４】なお、配線材料の主成分をアルミニウムと
して選択した例について、本発明を説明してきたが、他
の金属材料、例えば銅（Ｃｕ）を主成分とする配線材料
を用いても良い。ただし、銅はＳｉＯ₂膜中を拡散しや
すいため、第３の実施形態に用いることは好ましくない
と考えられる。

【０１１５】銅を用いて上層配線を形成する場合、ＣＶ
Ｄ法によって下部分を形成した後、メッキ法によって上
部分を形成することができる。また、ＣＶＤ法によって
下部分を形成した後、スパッタ法によって上部分を形成
する工程とリフロー工程とを実行しても良い。銅を使用
する場合、密着層は、Ｔｉ層やＴｉＮ層に限定されず、
他の高融点金属層、たとえば、Ｔａ（タンタル）層やＴ
ａＮ（タンタルナイトライド）層等を使用することが好
ましい。

【０１１６】なお、上層配線の堆積をＣＶＤ法やスパッ
タ法によって二段階に分けて実行することは、ヴィアホ
ールのアスペクト比が大きい場合において、ヴィアホー
ル内部の埋め込みを完全に行うという観点から好まし
い。ヴィアホールのアスペクト比がそれほど大きくない
場合は、ＣＶＤ法のみを用いて上層配線を堆積してもよ
い。

【０１１７】上述の実施形態では、本発明を半導体装置
に適用した場合について説明してきたが、本発明は他の
電子装置（フラットパネルディスプレイ装置や固体撮像
装置）に対しても適用可能である。また、多層配線を備
えた電子装置そのものではなく、例えば、セラミックス
やガラス等からなる絶縁基板（単層または多層構造を有
するもの）、および、耐熱性絶縁フィルム（たとえばポ
リイミドフィルムやポリアミドフィルム）の上に形成し
た多層配線に本発明を適用することも可能である。

【０１１８】

【発明の効果】本発明によれば、上層配線と下層配線と
を接続するための孔の底部にバリア効果の高い導電性材
料層が実質的に存在しないため、エレクトロマイグレー
ション時に、接続孔底部における下層配線と上層配線と
の界面で、原子の流束勾配が小さくなり、エレクトロマ
イグレーション耐性が向上する。また、上層配線を構成
する複数の導電性材料層は、製造工程中に相互に反応す
ることがなく、その結果、体積収縮による新たな引っ張
りが働かない。このため、ボイド等が製造工程中に上層
配線中に発生することが抑制される。

【０１１９】本発明は、微細なサイズの配線および接続
孔を持つ電子装置に特に適している。

【図面の簡単な説明】

【図１】本発明による電子装置の実施形態の主要部断面
図である。

【図２】（ａ）から（ｃ）は、本発明による電子装置の
製造方法の第１の実施形態を説明するための工程断面図
である。

【図３】（ａ）および（ｂ）は、上記第１の実施形態を
説明するための他の工程断面図である。

【図４】（ａ）から（ｃ）は、本発明による電子装置の
製造方法の第２の実施形態を説明するための工程断面図
である。

【図５】（ａ）から（ｃ）は、本発明による電子装置の
製造方法の第３の実施形態を説明するための工程断面図
である。

【図６】（ａ）および（ｂ）は、上記第３の実施形態を
説明するための他の工程断面図である。

【図７】（ａ）から（ｃ）は、従来の電子装置の製造方
法を示す工程断面図である。

【図８】（ａ）から（ｃ）は、従来の他の電子装置の製
造方法を示す工程断面図である。

【符号の説明】

１０１、２０１、３０１、４０１半導体基板１０２、２０２、３０２、４０２第１の絶縁層１０３、２０３Ｔｉ層１０４、２０４ＴｉＮ層１０５、２０５、３０３，４０３Ａｌ−Ｃｕ層１０６、２０６ＴｉＮ層１０７、２０７、３０４、４０４第２の絶縁層１０８、１２１、２０８、３０５，４０５Ｔｉ層１０９、１２２，２０９、３０６ＴｉＮ層１１０、１２４、２１２、３０９，４０６Ａｌ−Ｃｕ
層１１１、１２５、４０８Ａｌ３Ｔｉ層１１２、１２６、２１３ＴｉＮ層１１３、１２７、２１４、３１０，４０７第３の絶縁
層１１４、１２３、２１１Ａｌ層２１０フォトレジスト３０７Ｗ層３０８Ｗプラグ４０９ボイド

Claims

【特許請求の範囲】

【請求項１】第１の絶縁層と、前記第１の絶縁層上に形成された第１の下層配線と、前記下層配線を覆う第１の絶縁層と、前記第１の絶縁層に設けられた接続孔と、前記第１の絶縁層上に形成され、前記接続孔を介して、
前記下層配線に電気的に接続された上層配線と、前記上層配線を覆う第３の絶縁層とを備えた電子装置で
あって、前記上層配線の一部は、前記第２の絶縁層の前記接続孔
を埋め込み、前記下層配線の表面に接触しており、前記上層配線は、前記第２の絶縁層上に形成された第１
の導電性材料層と、前記第１の導電性材料層上に形成さ
れた第２の導電性材料層と、前記第２の導電性材料層上
に形成された第３の導電性材料層とを含み、前記第２の導電性材料層は、前記第１の導電性材料層と
前記第３の導電性材料層とが反応することを抑制するバ
リア層として機能するが、前記上層配線の前記一部が前
記下層配線に接触する領域においては、前記上層配線を
構成する原子および前記下層配線を構成する原子の移動
に対してバリア層として実質的に機能しない厚さを有し
ている、電子装置。
【請求項２】前記第２の導電性材料層は、前記第２の
絶縁層上においては約１０ｎｍ以上の厚さを有し、前記
上層配線の前記一部が前記下層配線に接触する領域にお
いては約２ｎｍ以下の厚さを有している請求項１に記載
の電子装置。
【請求項３】前記第２の導電性材料層は、前記第２の
絶縁層上においては連続した一様な膜を形成し、前記上
層配線の前記一部が前記下層配線に接触する領域におい
ては複数の孔を有しているか、または粒状化している請
求項１に記載の電子装置。
【請求項４】前記第２の導電性材料層は、前記上層配
線の前記一部が前記下層配線に接触する領域から除去さ
れている請求項２に記載の電子装置。
【請求項５】前記第１の導電性材料層は、前記上層配
線の前記一部が前記下層配線に接触する領域において、
前記下層配線の一部との間で合金化している請求項１か
ら４の何れかに記載の電子装置。
【請求項６】前記第１の導電性材料層は、前記上層配
線の前記一部が前記下層配線に接触する領域から除去さ
れている請求項１から４の何れかに記載の電子装置。
【請求項７】前記下層配線は、少なくともその上部に
おいて、前記上層配線の前記第３の導電性材料層を構成
する主成分と同一の成分を主成分として含有している請
求項１から６の何れかに記載の電子装置。
【請求項８】前記下層配線の主成分はアルミニウムで
ある請求項７に記載の電子装置。
【請求項９】前記下層配線の主成分は銅である請求項
７に記載の電子装置。
【請求項１０】前記上層配線の前記第１の導電性材料
層は高融点金属から形成されている請求項１に記載の電
子装置。
【請求項１１】前記上層配線の前記第１の導電性材料
層はチタンから形成されている請求項１０に記載の電子
装置。
【請求項１２】前記上層配線の前記第２の導電性材料
層は高融点金属から形成されている請求項１に記載の電
子装置。
【請求項１３】前記上層配線の前記第２の導電性材料
層はチタンナイトライドから形成されている請求項１２
に記載の電子装置。
【請求項１４】前記第１の絶縁層は、基板上に集積さ
れた複数の回路素子を覆っている請求項１から１３の何
れかに記載の電子装置。
【請求項１５】前記上層配線の前記第３の導電性材料
層は、化学的気相成長法によって形成された下部分と、
スパッタリング法によって形成された上部分とを有して
いる請求項１から１４の何れかに記載の電子装置。
【請求項１６】第１の絶縁層と、前記第１の絶縁層上
に形成された下層配線と、前記下層配線を覆う第２の絶
縁層と、前記第２の絶縁層に設けられた接続孔と、前記
第２の絶縁層上に形成され、前記接続孔を介して、前記
下層配線に電気的に接続された上層配線と、前記上層配
線を覆う第３の絶縁層とを備えた電子装置の製造方法で
あって、前記上層配線を形成する工程は、前記第２の絶縁層に前
記接続孔を形成した後に、前記第１の導電性材料層を前記第２の絶縁層上に堆積す
る工程と、前記第１の導電性材料層上に前記第２の導電性材料層を
堆積する工程と、前記第２の導電性材料層のうち、前記第２の絶縁層の前
記接続孔の底部に堆積した部分をエッチングし、それに
よって、前記上層配線を構成する原子および前記下層配
線を構成する原子の移動に対して前記接続孔底部におけ
る前記第２の導電性材料層がバリア層として実質的に機
能しない厚さにするエッチング工程と、前記第２の絶縁層の前記接続孔を埋め込むように前記第
３の導電性材料層を前記第２の絶縁層上に堆積する工程
と、を包含しており、しかも、前記第２の導電性材料層は、前記第１の導電性材料層と
前記第３の導電性材料層とが反応することを抑制するバ
リア層として機能する、電子装置の製造方法。
【請求項１７】第１の絶縁層と、前記第１の絶縁層上
に形成された下層配線と、前記下層配線を覆う第２の絶
縁層と、前記第２の絶縁層に設けられた接続孔と、前記
第２の絶縁層上に形成され、前記接続孔を介して、前記
下層配線に電気的に接続された上層配線と、前記上層配
線を覆う第３の絶縁層とを備えた電子装置の製造方法で
あって、前記上層配線を形成する工程は、前記第２の絶縁層に前
記接続孔を形成した後に、前記第１の導電性材料層を前記第２の絶縁層上に堆積す
る工程と、前記第１の導電性材料層上に前記第２の導電性材料層を
堆積する工程と、前記第２の絶縁層の前記接続孔を埋め込むように前記第
３の導電性材料層を前記第２の絶縁層上に堆積する工程
と、を包含しており、前記第２の導電性材料層を堆積する工程は、前記第２の
導電性材料層のうち、前記第２の絶縁層の前記接続孔の
底部に堆積した部分が、前記上層配線を構成する原子お
よび前記下層配線を構成する原子の移動に対して前記第
２の導電性材料層がバリア層として実質的に機能しない
ようにする工程であり、しかも、前記第２の導電性材料層は、前記第１の導電性材料層と
前記第３の導電性材料層とが反応することを抑制するバ
リア層として機能する、電子装置の製造方法。
【請求項１８】前記第２の導電性材料層は、前記第２
の絶縁層上においては約１０ｎｍ以上の厚さを有し、前
記上層配線の前記一部が前記下層配線に接触する領域に
おいては約２ｎｍ以下の厚さを有している請求項１６ま
たは１７に記載の電子装置の製造方法。
【請求項１９】前記エッチング工程は、前記第２の導
電性材料層を、前記上層配線の前記一部が前記下層配線
に接触する領域から除去するように実行する請求項１６
に記載の電子装置の製造方法。
【請求項２０】前記第２の導電性材料層の形成工程
は、前記第２の導電性材料層が、前記第２の絶縁層上に
おいては連続した一様な膜を形成し、前記上層配線の前
記一部が前記下層配線に接触する領域においては複数の
孔を有しているか、または粒状化するように実行される
請求項１７に記載の電子装置の製造方法。
【請求項２１】前記下層配線は、少なくともその上部
において、前記上層配線の前記第３の導電性材料層を構
成する主成分と同一の成分を主成分として含有している
請求項１６から２０の何れかに記載の電子装置の製造方
法。
【請求項２２】前記下層配線の主成分はアルミニウム
である請求項２１に記載の電子装置の製造方法。
【請求項２３】前記下層配線の主成分は銅である請求
項２１に記載の電子装置の製造方法。
【請求項２４】前記上層配線の前記第１の導電性材料
層は高融点金属から形成されている請求項１６または１
７に記載の電子装置の製造方法。
【請求項２５】前記上層配線の前記第１の導電性材料
層はチタンから形成されている請求項２４に記載の電子
装置の製造方法。
【請求項２６】前記上層配線の前記第２の導電性材料
層は高融点金属から形成されている請求項１６または１
７に記載の電子装置の製造方法。
【請求項２７】前記上層配線の前記第２の導電性材料
層はチタンナイトライドから形成されている請求項２６
に記載の電子装置の製造方法。
【請求項２８】前記第１の絶縁層は、基板上に集積さ
れた複数の回路素子を覆っている請求項１６から２７の
何れかに記載の電子装置の製造方法。
【請求項２９】前記第３の導電性材料層を形成する工
程は、化学的気相成長法によって下部分を形成する工程と、スパッタリング法によって上部分と形成する工程と、を
包含する請求項１６から２８の何れかに記載の電子装置
の製造方法。
【請求項３０】前記第３の導電性材料層の前記下部分
を形成する工程では、前記接続孔の内径の半分未満の厚
さになるように前記下部分を堆積し、前記第３の導電性材料層の前記上部分を形成する工程で
は、約３００℃から約５００℃までの温度で堆積を行
う、請求項２９に記載の電子装置の製造方法。
【請求項３１】前記第３の導電性材料層の前記下部分
を形成する工程では、ジメチルアルミニウムハイドライ
ドを原料としてアルミニウム層を堆積する、請求項３０
に記載の電子装置の製造方法。
【請求項３２】第１の絶縁層と、前記第１の絶縁層上
に形成された下層配線と、前記下層配線を覆う第２の絶
縁層と、前記第２の絶縁層に設けられた接続孔と、前記
第２の絶縁層上に形成され、前記接続孔を介して、前記
下層配線に電気的に接続された上層配線と、前記上層配
線を覆う第３の絶縁層とを備えた電子装置の製造方法で
あって、前記上層配線を形成する工程は、前記第２の絶縁層に前
記接続孔を形成する前に、前記第１の導電性材料層を前記第２の絶縁層上に堆積す
る工程と、前記第１の導電性材料層上に前記第２の導電性材料層を
堆積する工程と、前記第１および第２の導電性材料層の一部を選択的に除
去し、前記第２の絶縁層に前記接続孔を形成する工程
と、化学的気相成長法によって、前記第２の絶縁層の前記接
続孔を埋め込むように前記第３の導電性材料層の下部分
を前記第２の絶縁層上に堆積する工程と、スパッタリング法によって、前記第３の導電性材料層の
上部分を前記第３の導電性材料層の前記下部分上に堆積
する工程と、を包含しており、しかも、前記第２の導電性材料層は、前記第１の導電性材料層と
前記第３の導電性材料層とが反応することを抑制するバ
リア層として機能する、電子装置の製造方法。
【請求項３３】前記下層配線は、少なくともその上部
において、前記上層配線の前記第３の導電性材料層を構
成する主成分を主成分として含有している請求項３２に
記載の電子装置の製造方法。
【請求項３４】前記下層配線の主成分はアルミニウム
である請求項３３に記載の電子装置の製造方法。
【請求項３５】前記第３の導電性材料層の前記下部分
を堆積する工程では、ジメチルエチルアミンアランを原
料ガスとして用い、アルミニウム層を堆積する請求項３
４に記載の電子装置の製造方法。
【請求項３６】前記上層配線の前記第１の導電性材料
層は高融点金属から形成されている請求項３２に記載の
電子装置の製造方法。
【請求項３７】前記上層配線の前記第１の導電性材料
層はチタンから形成されている請求項３６に記載の電子
装置の製造方法。
【請求項３８】前記上層配線の前記第２の導電性材料
層は高融点金属から形成されている請求項３２に記載の
電子装置の製造方法。
【請求項３９】前記上層配線の前記第２の導電性材料
層はチタンナイトライドから形成されている請求項３８
に記載の電子装置の製造方法。
【請求項４０】前記第１の絶縁層は、基板上に集積さ
れた複数の回路素子を覆う絶縁層上に形成される請求項
３２から３９の何れかに記載の電子装置の製造方法。
【請求項４１】第１の絶縁層上に形成された下層配線
と、前記下層配線を覆う第２の絶縁層と、前記第２の絶縁層に設けられた接続孔と、前記第２の絶縁層上に形成され、前記接続孔を介して、
前記下層配線に電気的に接続された上層配線と、前記上層配線を覆う第３の絶縁層とを備えた多層配線で
あって、前記上層配線の一部は、前記第２の絶縁層の前記接続孔
を埋め込み、前記下層配線の表面に接触しており、前記上層配線は、前記第２の絶縁層上に形成された第１
の導電性材料層と、前記第１の導電性材料層上に形成さ
れた第２の導電性材料層と、前記第２の導電性材料層上
に形成された第３の導電性材料層とを含み、前記第２の導電性材料層は、前記第１の導電性材料層と
前記第３の導電性材料層とが反応することを抑制するバ
リア層として機能するが、前記上層配線の前記一部が前
記下層配線に接触する領域においては、前記上層配線を
構成する原子および前記下層配線を構成する原子の移動
に対してバリア層として実質的に機能しない厚さを有し
ている多層配線。