JPH11330967A

JPH11330967A - デジタル・アナログ変換器

Info

Publication number: JPH11330967A
Application number: JP11053705A
Authority: JP
Inventors: Derek L Knee; デレック・エル・ニー
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1998-03-02
Filing date: 1999-03-02
Publication date: 1999-11-30
Also published as: DE19854652A1; DE19854652C2; US6037889A

Abstract

(57)【要約】【課題】２つの基準電圧間に直列に接続された複数の抵
抗器を利用する方式のＤＡＣにおいて、変換精度と動作
速度を向上させる。【解決手段】２つの基準電圧（ＲＥＦＰ，ＲＥＦＮ）間
において、複数の抵抗器から成る主抵抗器列３２０を各
ＤＡＣ１０６と並列に接続し、各ＤＡＣ１０６内の抵抗
器列を主抵抗器列の抵抗器数で等分に分割してサブセッ
トとし、これらサブセット間におけるノード（Ｎ３２〜
Ｎ２２４）とこれに対応する主抵抗器列内のノード（Ｎ
_m３２〜Ｎ_m２２４）を並列に接続する。この主抵抗器列
は、各ＤＡＣ内の抵抗器列よりも低いインピーダンスの
経路を形成し、各ＤＡＣ内の抵抗器列に生じる寄生キャ
パシタンスの充放電にかかる時間を短縮させるととも
に、各ノード（Ｎ３２〜Ｎ２２４）において比例した基
準電圧を与え、長い抵抗器列によって生じる抵抗値の累
積誤差を緩和する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、デジタル
・アナログ変換器（ＤＡＣ）に関するものであり、とり
わけ、多段並列ＤＡＣ装置間における積分非直線性（in
tegral non-linearity）部品の不整合を改善することに
関するものである。

【０００２】

【従来の技術】デジタル・テクノロジが電子産業に浸透
するにつれて、デジタル・アナログ変換器ＤＡＣに対す
る依存度は、大いに強まってきた。増大し続けるより高
い性能の電子機器を用いる要求のため、正確な高速ＤＡ
Ｃが必要になる。

【０００３】従来のＤＡＣ実施例では、高基準電圧と低
基準電圧の間に直列に結合された長い抵抗器列（例え
ば、２ⁿ個の抵抗器）を用いている。２進数データを１
０進数データに復号するデコーダ（以下、「２ⁿ−ｎデ
コーダ」と称する）が、ｎビットのデジタル入力信号を
受信して復号し、２ⁿ本の出力ラインの１つを選択す
る。２ⁿ本の出力ラインのそれぞれが、抵抗器列を成す
２ⁿ個の抵抗器の夫々の両端に接続される。従って、マ
ルチプレクサによって選択された出力ラインと低基準電
圧の間において観測される電圧レベルは、ｍ／（２ⁿ−
１）によって表される（ここで、ｍは０〜（２ⁿ−１）
の範囲のデジタル入力値である）。アナログ出力電圧
は、抵抗器列におけるｍ番目の抵抗器の高電位側ノード
と低基準電圧の間で測定される。

【０００４】２つ以上の抵抗器列をベースにしたＤＡＣ
を並列に結合して用いた装置は、問題が多い。まず第一
に、ＤＡＣは、回路部品、一般には抵抗器及びコンデン
サの値に頼って、デジタル方式で、入力信号対基準信号
の比を表す比率を作り出す。結果として、多段ＤＡＣ装
置において達成可能な精度を制限してしまう主な要因
は、ＤＡＣを構成する部品固有の値の変動である。部品
不整合として知られるこの変動によって、これらの比率
はその公称値から逸脱し、それによってさらに、出力信
号のアナログ表現に誤差を生じることになる。

【０００５】第２に、抵抗器列は、抵抗器列の中央部近
くに位置するノードに関連した寄生キャパシタンスの充
電及び放電を制限する。装置の寄生キャパシタンスのた
めに、ＤＡＣの内部ノードに関連した寄生キャパシタン
スの充電及び放電に一定量の時間が必要になる。充電／
放電時間量は、抵抗器列の中央部に接近して配置された
抵抗器に関連するものが最大になる。すなわち、８ビッ
トＤＡＣの場合、最悪のケースのシナリオは、２５６個
の抵抗器から成る列内において、その列内における抵抗
器１２７及び抵抗器１２８の近くに位置する抵抗器の辺
りで生じる。２ⁿ／２に近い値を有する入力デジタル・
コードを変換する場合、ＤＡＣ出力の整定時間はこの影
響によって長くなる。

【０００６】

【発明が解決しようとする課題】従って、本発明の目的
は、抵抗器列をベースにした多段並列ＤＡＣ装置におけ
る積分非直線性部品の不整合を改善する方法を提供する
ことにある。本発明のもう１つの目的は、抵抗器列の中
央ノードに関連した寄生キャパシタンスの充電／放電時
間を改善する方法を提供することにある。

【０００７】

【課題を解決するための手段】従って、２つの異なる基
準電圧の間に並列に接続された、複数の抵抗器の列をベ
ースにしたＤＡＣの積分非直線性の整合と、ＤＡＣ抵抗
器列の中央ノードに関連した寄生キャパシタンスの充電
／放電時間の両方を改善する装置及び方法が提供され
る。本発明は、第１の基準電圧と第２の基準電圧の間に
並列に接続されたＤＡＣを備える装置に適用されるもの
である。この場合の各ＤＡＣは、２つの基準電圧間に直
列に結合された複数の抵抗器を利用して実施されるもの
である。本発明によれば、各ＤＡＣにおける抵抗器列
は、複数のサブセットに分割される。各ＤＡＣにおける
各サブセットの間にはＤＡＣノードが配置され、各ＤＡ
Ｃには、対応する抵抗器サブセットとＤＡＣノードが含
まれるようになっている。ＤＡＣノードの各組ごとにそ
れぞれ異なる比例基準電圧が結合され、この比例基準電
圧は、それぞれの対応するＤＡＣノードと第１の基準電
圧との間における定常電圧に等しい電圧レベルに維持さ
れる。異なる比例基準電圧は、独立した理想の電圧源、
または、主抵抗器列を利用して実施される。

【０００８】例示の実施態様の場合、複数の直列に接続
された抵抗器を含む主抵抗器列が、第１と第２の基準電
圧間に結合される。主抵抗器列には、必要とされる様々
な比例基準電圧のそれぞれに対応する主ノードが含まれ
ている。各主ノードと第１の基準電圧間の電圧は、その
対応する比例基準電圧に等しい。各主抵抗器列ノードと
第１の基準電圧の間の合成抵抗は、各ＤＡＣにおけるそ
の対応するノードと第１の基準電圧の間の合成抵抗より
小さい。さらに、主抵抗器列ノードと第２の基準電圧の
間の合成抵抗は、各ＤＡＣにおけるその対応するノード
と第２の基準電圧の間の合成抵抗より小さい。また、抵
抗器の各サブセットの合成抵抗が、他の各サブセットの
合成抵抗にほぼ等しく、各サブセットが、各ＤＡＣ抵抗
器列における互いに排他的な抵抗器セットから成ること
が好ましい。

【０００９】

【実施例】図１は、先行技術による多段並列デジタル・
アナログ変換器（ＤＡＣ）装置１００の略図である。Ｄ
ＡＣ装置１００には、第１の基準電圧ＲＥＦＰ１０２と
第２の基準電圧ＲＥＦＮ１０４間に並列に結合された複
数の８ビットＤＡＣが含まれている。

【００１０】図２は、ＤＡＣ１０６の実施に用いること
のできる、本発明による８ビットＤＡＣ２００の実施態
様の１つの内部の概略図である。この実施態様の場合、
ＤＡＣ２００には、第１の基準電圧ＲＥＦＰ１０２と第
２の基準電圧ＲＥＦＮ１０４の間に直列に結合された２
５６個の抵抗器Ｒ０〜Ｒ２５５が含まれている。ＤＡＣ
２００には、８つのデジタル入力Ｄ０〜Ｄ７を受ける２
⁸のデコーダ２６０が含まれている。抵抗器列１２０に
は、図に示すように、抵抗器Ｒ０から抵抗器Ｒ２５５ま
での各抵抗器の各端部におけるノードに対応するノード
Ｎ０〜Ｎ２５５が含まれている。例えば、ノードＮ３２
は、抵抗器Ｒ３１とＲ３２の間に配置されており、ノー
ドＮ６４は、抵抗器Ｒ６３とＲ６４の間に配置され、ノ
ードＮ９６は、抵抗器Ｒ９５とＲ９６の間に配置され、
ノードＮ１２８は、抵抗器Ｒ１２７とＲ１２８の間に配
置され、ノードＮ１６０は、抵抗器Ｒ１５９とＲ１６０
の間に配置され、ノードＮ１９２は、抵抗器Ｒ１９１と
Ｒ１９２の間に配置され、ノードＮ２２４は、抵抗器Ｒ
２２３とＲ２２４の間に配置されている。デコーダ２６
０の出力２６２によって、アナログ出力電圧Ｖ_{A_OUT}を
取り出すためのノードＮｘｘｘｘｘｘｘｘ_binが接続さ
れるようにスイッチが選択される。ここで、ｘｘｘｘｘ
ｘｘｘ_binは、２進デジタル入力Ｄ０〜Ｄ７の値であ
る。アナログ出力電圧Ｖ_{A_OUT}は、接続されたノードＮ
ｘｘｘｘｘｘｘｘ_binと低い基準電圧ＲＥＦＮ１０４の
間で測定される。従って、アナログ出力電圧Ｖ
_{A_OUT}は、全電位電圧（ＲＥＦＰ−ＲＥＦＮ）の何分の
いくつか（ｍ／２５６）を反映するが、ここで、ｍはデ
ジタル入力Ｄ０〜Ｄ７によって表される値である。従っ
て、デジタル入力Ｄ０〜Ｄ７が、０（００００００００
０_bin）の値を有している場合、Ｖ_{A_OUT}は、ノードＮ０
とＲＥＦＮの間で測定され、その値は０Ｖになり、デジ
タル入力Ｄ０〜Ｄ７が、１（つまり、００００００００
１_bin）の値を有している場合、Ｖ_{A_OUT}は、ノードＮ１
とＲＥＦＮの間で測定され、その値は（１／２５６）×
（ＲＥＦＰ−ＲＥＦＮ）になり、デジタル入力Ｄ０〜Ｄ
７が、１２８（１０００００００１_bin）の値を有して
いる場合、Ｖ_{A_OUT}は、ノードＮ１２８とＲＥＦＮの間
で測定され、その値は（１２８／２５６）×（ＲＥＦＰ
−ＲＥＦＮ）になり、デジタル入力Ｄ０〜Ｄ７が、２５
５（１１１１１１１１_bin）の値を有している場合、Ｖ
_{A_OUT}は、ノードＮ２５５とＲＥＦＮの間で測定され、
その値は（２５５／２５６）×（ＲＥＦＰ−ＲＥＦＮ）
になり、というように他も同様に測定される。

【００１１】ＤＡＣ２００によって例示される長い抵抗
器列の利用によって生じる、多段並列ＤＡＣ装置１００
の問題の１つは、各ＤＡＣ１０６と他の各ＤＡＣ１０６
の出力インピーダンスを正確に整合させるのが難しいと
いう点にある。積分非直線性部品の不整合は、１つのＤ
ＡＣ内部だけでも整合させるのが困難であるのに、２５
６個のＲビット抵抗器からなる列を、ＲＥＦＰとＲＥＦ
Ｎ間に並列に接続された他のＤＡＣにおける２５６個の
Ｒビット抵抗器からなる列に正確に整合させることが要
求されることにより生じる。

【００１２】多段並列ＤＡＣ構造１００に生じるもう１
つの問題は、充電時間が、デジタル入力信号によって選
択される抵抗器Ｒ０〜Ｒ２５５の位置に左右されるとい
う点である。各Ｒビット抵抗器は、製作プロセスに起因
する、回路に固有の自然寄生キャパシタンスを背負い込
んでいる。ＤＡＣ１０６が高速度で動作すると、内部ス
イッチの内部出力が、極めて迅速に変化しなければなら
ない。しかし、内部ノードＮ０〜Ｎ２５５の値は、ＲＥ
ＦＰを介して充電させるか、または、ＲＦＥＮを介して
放電させることが可能な速さでしかスイッチしない。従
って、この寄生キャパシタンスの充電または放電のため
に、固有の充電／放電遅延が生じることになる。この遅
延は、抵抗器列の中央か、または、それに近接した内部
ノード（すなわち、２５６個のＲビット抵抗器の列にお
けるノードＮ１２７及びＮ１２８）において最長にな
る。このため、出力インピーダンスが最高になる、ひい
ては整定時間が最長になるのは、デジタル入力信号が最
高値の半分に対応する値になったとき、つまり、Ｄ０〜
Ｄｎの値が２ⁿ／２になったときである。図５の曲線５
０２は、本発明を適用しない場合の、抵抗器列の内部ノ
ードに対する抵抗器列をベースにしたＤＡＣの理論的出
力インピーダンスを示している。速度の改良問題は、Ｄ
ＡＣの内部Ｒビット・ノードＮ０〜Ｎ２５５及びマルチ
プレクサに関連した、寄生キャパシタンスの充電及び放
電に必要な有限時間から生じる。とりわけ、８ビットＤ
ＡＣの場合は、２５６個の直列抵抗器からなる列におい
て最悪のケースのシナリオが生じる。この抵抗器列は、
Ｒビット１２８付近のノードに関連した寄生キャパシタ
ンスの充電及び放電を制限する（R_MAX）。スケールの
真ん中辺りの入力デジタル・コードを変換する場合のＤ
ＡＣ出力の整定時間は、この効果のために長くなる。

【００１３】図３は、複数の並列抵抗器列をベースにし
た複数のＤＡＣを含む装置において、各ＤＡＣ間の積分
非直線性の整合を改善するための、本発明による装置の
概略図である。３００で示すその改良した装置には、基
準電圧ＲＥＦＰ１０２と基準電圧ＲＥＦＮ１０４の間に
並列に結合された複数のＤＡＣが含まれている。各ＤＡ
Ｃ１０６は、ＤＡＣ２００（図２）に示されるように、
第１の基準電圧ＲＥＦＰ１０２と第２の基準電圧ＲＥＦ
Ｎ１０４の間に直列に結合された複数の抵抗器Ｒ０〜Ｒ
２５５を含む抵抗器列によって実施される。装置３００
には、第１の基準電圧ＲＥＦＰ１０２と第２の基準電圧
ＲＥＦＮ１０４の間に直列に結合された抵抗器Ｒ_m０、
Ｒ_m１、Ｒ_m２、Ｒ_m３、Ｒ_m４、Ｒ_m５、Ｒ_m６、Ｒ_m７を
備えた主抵抗器列３２０も含まれている。主抵抗器列３
２０には、抵抗器Ｒ_m０とＲ_m１の間のノードＮ_m３２、
抵抗器Ｒ_m１とＲ_m２の間のノードＮ_m６４、抵抗器Ｒ_m２
とＲ_m３の間のノードＮ_m９６、抵抗器Ｒ_m３とＲ_m４の間
のノードＮ_m１２８、抵抗器Ｒ_m４とＲ_m５の間のノード
Ｎ_m１６０、抵抗器Ｒ_m５とＲ_m６の間のノードＮ_m１９
２、及び、抵抗器Ｒ_m６とＲ_m７の間のノードＮ_m２２４
が含まれている。ＤＡＣ１０６のそれぞれのノードＮ３
２、Ｎ６４、Ｎ９６、Ｎ１２８、Ｎ１６０、Ｎ１９２、
及び、Ｎ２２４が、それぞれ、主抵抗器列３２０のそれ
ぞれのノードＮ_m３２、Ｎ_m６４、Ｎ_m９６、Ｎ_m１２８、
Ｎ_m１６０、Ｎ_m１９２、及び、Ｎ_m２２４に並列に接続
されている。従って、主抵抗器３２０は、各ＤＡＣ１０
６内の８つのサブセット（１つのサブセットは３２個の
Ｒビット抵抗器から成る）に並列に接続されている。こ
れによって、ＤＡＣ１０６内の抵抗器列の「中央」に対
して、インピーダンスのより低い代替経路が形成され、
このため、内部寄生ノード・キャパシタンスの充電／放
電時間が短縮される。主抵抗器列３２０によって得られ
るもう１つの利点は、各対応する整合ノード（例えば、
各ＤＡＣのＮ３２、Ｎ６４、Ｎ９６、Ｎ１２８、Ｎ１６
０、Ｎ１９２、Ｎ２２４）を夫々互いに接続することに
よって、各ＤＡＣ１０６内における長い２５６個のＲビ
ット抵抗器からなる列における不整合が平均化され、こ
の結果、ＤＡＣ１０６のそれぞれが、単一の積分非直線
性部品不整合値に近似し、その整合が改善される。

【００１４】図５の曲線５０４は、本発明を適用した抵
抗器列ベースＤＡＣの、抵抗器列の内部ノードに対する
出力インピーダンスを示している。図示のように、最大
出力インピーダンスは大幅に低下し（R_REDUCED）、そ
のピークは、主抵抗器列に結合された、それぞれ共通の
結合が施されたノード間の中点におけるノードに位置し
ている。従って、出力インピーダンスは、ノードＮ０、
Ｎ３２、Ｎ６４、Ｎ１６０、Ｎ１９２、Ｎ２２４、及
び、Ｎ２５６において最低になり、Ｎ１６、Ｎ４８、Ｎ
８０、Ｎ１１２、Ｎ１４４、Ｎ１７６、Ｎ２０８、及
び、Ｎ２４０において最高（R_REDUCED）になるが、最
大出力インピーダンスは大幅に低下する。

【００１５】ＤＡＣ２００における抵抗器列２２０を実
施する方法の１つは、ノードＮ０〜Ｎ２５５がその全長
に沿って均一に分散された、細長い抵抗器セルとするこ
とである。集積回路において抵抗器を実施するのに必要
なスペースのため、及び、チップ・レイアウトの観点か
ら、一般に、１つの細長いセルとして長い抵抗器列を実
施するのは実用的ではない。それよりむしろ、抵抗器列
を蛇行構成をなすように折り返して、より短いが、より
広いチップ領域内においてＸ×Ｙアレイが得られるよう
にするのが普通である。この構成は、チップ・レイアウ
トの観点からより実用的であるだけではなく、追加の復
号化という犠牲を払ってでも、所与のデジタル入力信号
Ｄ０−Ｄ７に対する等価アナログ出力信号Ｖ_{A_OUT}を発
生するために使用するスイッチをより少なくすることも
可能になる。

【００１６】図４には、この抵抗器列構成を用いたＤＡ
Ｃ１０６の代替実施態様の概略図が示されている。この
実施態様の場合、ＤＡＣ４００は、１６脚×１６Ｒビッ
ト構成（合計２５６Ｒビットとなるように）をなす抵抗
器列４２０を用いている。ノードＮ３２、Ｎ６４、Ｎ９
６、Ｎ１２８、Ｎ１６０、Ｎ１９２、及び、Ｎ２２４
は、抵抗器列の下方の折り返し部分でアクセス可能であ
る。１６×１６Ｒビット・アレイの各行における各Ｒビ
ットの各脚間にスイッチＳを配置することによって、必
要なスイッチが減少する。４×１６デコーダ４０２は、
上位の４つのデジタル入力Ｄ７、Ｄ６、Ｄ５、Ｄ４を受
信して、１６ビット・セットＲ０〜Ｒ１５、Ｒ１６〜Ｒ
３１、Ｒ３２〜Ｒ４７、Ｒ４８〜Ｒ６３、Ｒ６４〜Ｒ７
９、Ｒ８０〜Ｒ９５、Ｒ９６〜Ｒ１１１、Ｒ１１２〜Ｒ
１２７、Ｒ１２８〜Ｒ１４３、Ｒ１４４〜Ｒ１５９、Ｒ
１６０〜Ｒ１７５、Ｒ１７６〜Ｒ１９１、Ｒ１９２〜Ｒ
２０７、Ｒ２０８〜Ｒ２３９、または、Ｒ２４０〜Ｒ２
５５の選択を行う。選択された１６個のＲビット・セッ
トは、マルチプレクサ４０６のアナログ入力に送り込ま
れる。マルチプレクサ４０６のアナログ入力は、Ｖ
_{A_OUT}として出力するために、４×１６ビット・デコー
ダ４０４によって選択される。デコーダ４０４は、下位
の４つのデジタル入力Ｄ３、Ｄ２、Ｄ１、Ｄ０を受信し
て、マルチプレクサ４０６に送り込まれた１６Ｒビット
・セットにおける１６のＲビットのうちのどれが、Ｖ_{A_}
_OUTとして出力されるべきかを選択する。

【００１７】ＤＡＣ４００を図３における各ＤＡＣとし
て利用しても、図３の多段ＤＡＣ装置３００の働きに関
する利点または理論に変化はない。ＤＡＣ１０６のそれ
ぞれにおけるノードＮ３２、Ｎ６４、Ｎ９６、Ｎ１２
８、Ｎ１６０、Ｎ１９２、及び、Ｎ２２４は、やはり、
それぞれ、主抵抗器列３２０のそれぞれのノードＮ_m３
２、Ｎ_m６４、Ｎ_m９６、Ｎ_m１２８、Ｎ_m１６０、Ｎ_m１
９２、及び、Ｎ_m２２４に接続されている。従って、Ｄ
ＡＣ１０６内の抵抗器列の「中央」に対してインピーダ
ンスの低くなった代替経路が形成され、ＤＡＣ部品間の
不整合が改善され、内部寄生ノード・キャパシタンスの
充電／放電時間が短縮される。

【００１８】当該技術者には明らかなように、この主抵
抗器列による解決法の実施例は、任意のビット数のデジ
タル信号を変換するように設計されたＤＡＣにも適用可
能である。さらに、主抵抗器列の抵抗器数は、各ＤＡＣ
１０６内の抵抗器列の構成に従って調整可能である。例
えば、ある集積回路チップ設計において、抵抗器列の一
方の折り返し部分（例えば、ノードＮ３２、Ｎ６４、Ｎ
９６、Ｎ１２８、Ｎ１６０、Ｎ１９２、及び、Ｎ２２
４）において主抵抗器への接続部を設けることが結局は
便利になる場合もあり得る。この場合、抵抗器列が２ⁿ
の脚を備えるように構成されると、都合よくアクセスで
きるのはｎ個のノードだけであり、従って、主抵抗器列
には、ｎ−１個しか低インピーダンス抵抗器が含まれな
いが、それでも、各ＤＡＣ内に抵抗器列の中央ノードに
対するインピーダンスの低い代替経路が形成され、この
ため、内部寄生ノード・キャパシタンスの充電／放電時
間が短縮される。ＤＡＣの実施態様２００または４００
において、本発明の主抵抗器列には、高基準電圧と低基
準電圧の間に直列に結合された少なくとも２つの抵抗器
が含まれている。抵抗器の一方は、各ＤＡＣの抵抗器列
の中央ノードと高い基準電圧の間に並列に結合され、も
う一方の抵抗器は、各ＤＡＣの抵抗器列の同じまたは異
なる中央ノードと低い基準電圧の間に並列に結合され
る。

【００１９】本発明の代替実施態様の場合、共通の接続
が施されるノードＮ３２、Ｎ６４、Ｎ９６、Ｎ１２８、
Ｎ１６０、Ｎ１９２、及び、Ｎ２２４が、主抵抗器列３
２０のノードＮ_m３２、Ｎ_m６４、Ｎ_m９６、Ｎ_m１２８、
Ｎ_m１６０、Ｎ_m１９２、及び、Ｎ_m２２４には接続され
ず、代わりに、ノード番号に比例した、独立した基準電
圧に接続される。各独立した基準電圧は、全電位電圧
（ＲＥＦＰ−ＲＥＦＮ）のｍ／２５５で表されることに
なるが、ここでｍは、共通に結合されるノード数であ
る。例えば、各ＤＡＣのノードＮ３２は、共に、（３２
／２５５）×（ＲＥＦＰ−ＲＥＦＮ）の基準電圧に結合
される。同様に、各ＤＡＣのノードＮ６４は、共に、
（６４／２５５）×（ＲＥＦＰ−ＲＥＦＮ）の基準電圧
に結合される。以下同様である。

【００２０】主抵抗器列３２０ではなく独立基準電圧を
用いる上で困難が生じるのは、不整合を招かないように
するためにチップにおいて基準電圧を生成させる場合で
ある。この理由は、各独立基準電圧にわずかな公差もあ
れば、各電圧源は、互いに正確に比例しなくなるためで
ある。これによって、各ＤＡＣの抵抗器列における対応
するノードで観測される電圧に歪みが生じ、その結果、
抵抗器列の全抵抗器に不整合が生じたような様相を呈す
ることになる。従って、一般に、電圧源よりも受動抵抗
部品を整合させるほうが容易であるため、主抵抗器列３
２０のほうが実施が容易である。

【００２１】本書に例示の実施態様において、各ＤＡＣ
１０６または２００の抵抗器列は、それぞれ、３２個の
Ｒビット抵抗器からなるサブセットに分割された。さら
に、各抵抗器サブセットには、互いに排他的なセットを
なす抵抗器が含まれた。当該技術者には明らかなよう
に、ＤＡＣ抵抗器列は、任意の数の抵抗器からなる任意
の数のサブセットに分割することが可能であり、互いに
排他的サブセットをなしても、なさなくてもかまわな
い。本質的な要素は、各ＤＡＣが、全く同じに分割さ
れ、同数の対応するノードを備えているということであ
る。

【００２２】本発明の説明は、例示の実施態様に関連し
て行ってきたが、当該技術者には明らかなように、本発
明の精神または範囲を逸脱することなく、例示の実施態
様にさまざまな変更及び修正を加えることが可能であ
る。本発明の範囲は、図示され、解説された例証となる
実施態様に限定されるものではなく、本発明を限定する
のは付属の請求項だけである。

【００２３】〔実施態様〕なお、本発明の実施態様の例
を以下に示す。

【００２４】〔実施態様１〕多段並列デジタル・アナロ
グ変換器（ＤＡＣ）装置（３００）であって、第１の基
準電圧（ＲＥＦＮ）と、第２の基準電圧（ＲＥＦＰ）
と、前記第１の基準電圧（ＲＥＦＮ）と前記第２の基準
電圧（ＲＥＦＰ）の間に並列に接続された複数の抵抗器
列ベースのＤＡＣ（１０６、２００）とを具備する多段
並列デジタル・アナログ変換器装置であって、前記ＤＡ
Ｃは夫々、前記第１の基準電圧（ＲＥＦＮ）と前記第２
の基準電圧（ＲＥＦＰ）の間に直列に結合され、複数の
サブセット（Ｒ０〜Ｒ３１、Ｒ３２〜Ｒ６３、Ｒ６４〜
Ｒ９５、Ｒ９６〜Ｒ１２７、Ｒ１２８〜Ｒ１５９、Ｒ１
６０〜Ｒ１９１、Ｒ１９２〜Ｒ２２３、Ｒ２２４〜Ｒ２
５５）に分割される複数の抵抗器（Ｒ０〜Ｒ２５５）
と、前記複数のサブセットのそれぞれの間に配置される
各ＤＡＣノード（Ｎ３２、Ｎ６４、Ｎ９６、Ｎ１２８、
Ｎ１６０、Ｎ１９２、Ｎ２２４）と、それぞれが、任意
の所与のＤＡＣ（１０６、２００）における前記ＤＡＣ
ノード（Ｎ３２、Ｎ６４、Ｎ９６、Ｎ１２８、Ｎ１６
０、Ｎ１９２、Ｎ２２４）の異なる１つに対応するが、
前記複数のＤＡＣ（１０６、２００）同士の対応するノ
ードでは同じであり、それぞれ、前記ＤＡＣ（１０６、
２００）のそれぞれにおける対応するＤＡＣノードに結
合され、それぞれ、各ＤＡＣ（１０６、２００）の前記
対応するＤＡＣノードと前記第１の基準電圧（ＲＥＦ
Ｎ）の間における理想の電圧電位に等価な電圧電位を有
している、少なくとも１つの異なる比例基準電圧（（３
２／２５６）×（ＲＥＦＰ−ＲＥＦＮ）、（６４／２５
６）×（ＲＥＦＰ−ＲＥＦＮ）、（９６／２５６）×
（ＲＥＦＰ−ＲＥＦＮ）、（１２８／２５６）×（ＲＥ
ＦＰ−ＲＥＦＮ）、（１６０／２５６）×（ＲＥＦＰ−
ＲＥＦＮ）、（１９２／２５６）×（ＲＥＦＰ−ＲＦ
Ｎ）、（２２４／２５６）×（ＲＥＦＰ−ＲＥＦＮ））
とを含んでいることを特徴とする装置。

【００２５】〔実施態様２〕前記少なくとも１つの異な
る比例基準電圧（（３２／２５６）×（ＲＥＦＰ−ＲＥ
ＦＮ）、（６４／２５６）×（ＲＥＦＰ−ＲＥＦＮ）、
（９６／２５６）×（ＲＥＦＰ−ＲＥＦＮ）、（１２８
／２５６）×（ＲＥＦＰ−ＲＥＦＮ）、（１６０／２５
６）×（ＲＥＦＰ−ＲＥＦＮ）、（１９２／２５６）×
（ＲＥＦＰ−ＲＦＮ）、（２２４／２５６）×（ＲＥＦ
Ｐ−ＲＥＦＮ））が、電圧源によって生成されることを
特徴とする、実施態様１に記載の装置。

【００２６】〔実施態様３〕前記第１の基準電圧（ＲＥ
ＦＮ）と前記第２の基準電圧（ＲＥＦＰ）の間に結合さ
れた主抵抗器列（Ｒ_m０〜Ｒ_m７）が含まれていること
と、前記主抵抗器列に、前記第１の基準電圧（ＲＥＦ
Ｎ）と前記第２の基準電圧（ＲＥＦＰ）の間に直列に結
合された複数の主抵抗器（Ｒ_m０〜Ｒ_m７）と、前記異な
る比例基準電圧（（３２／２５６）×（ＲＥＦＰ−ＲＥ
ＦＮ）、（６４／２５６）×（ＲＥＦＰ−ＲＥＦＮ）、
（９６／２５６）×（ＲＥＦＰ−ＲＥＦＮ）、（１２８
／２５６）×（ＲＥＦＰ−ＲＥＦＮ）、（１６０／２５
６）×（ＲＥＦＰ−ＲＥＦＮ）、（１９２／２５６）×
（ＲＥＦＰ−ＲＦＮ）、（２２４／２５６）×（ＲＥＦ
Ｐ−ＲＥＦＮ））のそれぞれに対応し、それぞれ、その
対応する比例基準電圧に整合する電圧電位を有してお
り、前記それぞれの対応する比例基準電圧に対応する前
記ＤＡＣノード（Ｎ３２、Ｎ６４、Ｎ９６、Ｎ１２８、
Ｎ１６０、Ｎ１９２、Ｎ２２４）に結合されている、異
なる主ノード（Ｎ_m３２、Ｎ_m６４、Ｎ_m９６、Ｎ_m１２
８、Ｎ_m１６０、Ｎ_m１９２、Ｎ_m２２４）が含まれてい
ることと、各主抵抗器列ノード（Ｎ_m３２、Ｎ_m６４、Ｎ
_m９６、Ｎ_m１２８、Ｎ_m１６０、Ｎ_m１９２、Ｎ_m２２
４）と前記第１の基準電圧（ＲＥＦＮ）との間の合成抵
抗が、前記ＤＡＣ（１０６、２００）のそれぞれにおけ
るその対応するノード（Ｎ３２、Ｎ６４、Ｎ９６、Ｎ１
２８、Ｎ１６０、Ｎ１９２、Ｎ２２４）と前記第１の基
準電圧（ＲＥＦＮ）間の前記合成抵抗よりも小さく、前
記主抵抗器列ノード（Ｎ_m３２、Ｎ_m６４、Ｎ_m９６、Ｎ_m
１２８、Ｎ_m１６０、Ｎ_m１９２、Ｎ_m２２４）と前記第
２の基準電圧（ＲＥＦＰ）間の合成抵抗が、前記ＤＡＣ
（１０６、２００）のそれぞれにおけるその対応するノ
ード（Ｎ３２、Ｎ６４、Ｎ９６、Ｎ１２８、Ｎ１６０、
Ｎ１９２、Ｎ２２４）と前記第２の基準電圧（ＲＥＦ
Ｐ）との間の前記合成抵抗よりも小さいことを特徴とす
る、実施態様１に記載の装置。

【００２７】〔実施態様４〕前記ＤＡＣ（１０６、２０
０）のそれぞれにおける前記複数の抵抗器（Ｒ０〜Ｒ２
５５）の前記サブセット（Ｒ０〜Ｒ３１、Ｒ３２〜Ｒ６
３、Ｒ６４〜Ｒ９５、Ｒ９６〜Ｒ１２７、Ｒ１２８〜Ｒ
１５９、Ｒ１６０〜Ｒ１９１、Ｒ１９２〜Ｒ２２３、Ｒ
２２４〜Ｒ２５５）が、それぞれ、ほぼ等価の合成抵抗
を有していることを特徴とする、実施態様２または実施
態様３に記載の装置。

【００２８】〔実施態様５〕前記ＤＡＣ（１０６、２０
０）のそれぞれにおける前記複数の抵抗器（Ｒ０〜Ｒ２
５５）の前記複数のサブセット（Ｒ０〜Ｒ３１、Ｒ３２
〜Ｒ６３、Ｒ６４〜Ｒ９５、Ｒ９６〜Ｒ１２７、Ｒ１２
８〜Ｒ１５９、Ｒ１６０〜Ｒ１９１、Ｒ１９２〜Ｒ２２
３、Ｒ２２４〜Ｒ２５５）が、それぞれ、互いに排他的
なセットを形成していることを特徴とする、実施態様２
乃至実施態様４のいずれか一項に記載の装置。

【００２９】〔実施態様６〕第１の基準電圧（ＲＥＦ
Ｎ）と第２の基準電圧（ＲＥＦＰ）の間に並列に結合さ
れ、それぞれ、前記第１の基準電圧（ＲＥＦＮ）と前記
第２の基準電圧（ＲＥＦＰ）の間に結合された複数の抵
抗器を備えた複数のＤＡＣ（１０６、２００）を含んで
いる、抵抗器列ベースの多段並列デジタル・アナログ変
換器（ＤＡＣ）装置（３００）の積分非直線性の整合を
改善するための方法であって、前記ＤＡＣ（１０６、２
００）のそれぞれにおける前記抵抗器列（Ｒ０〜Ｒ２５
５）のそれぞれを複数のサブセット（Ｒ０〜Ｒ３１、Ｒ
３２〜Ｒ６３、Ｒ６４〜Ｒ９５、Ｒ９６〜Ｒ１２７、Ｒ
１２８〜Ｒ１５９、Ｒ１６０〜Ｒ１９１、Ｒ１９２〜Ｒ
２２３、Ｒ２２４〜Ｒ２５５）に分割するステップと、
異なる比例基準電圧（（３２／２５６）×（ＲＥＦＰ−
ＲＥＦＮ）、（６４／２５６）×（ＲＥＦＰ−ＲＥＦ
Ｎ）、（９６／２５６）×（ＲＥＦＰ−ＲＥＦＮ）、
（１２８／２５６）×（ＲＥＦＰ−ＲＥＦＮ）、（１６
０／２５６）×（ＲＥＦＰ−ＲＥＦＮ）、（１９２／２
５６）×（ＲＥＦＰ−ＲＦＮ）、（２２４／２５６）×
（ＲＥＦＰ−ＲＥＦＮ））を、前記ＤＡＣ（１０６、２
００）のそれぞれにおける前記複数のサブセット（Ｒ０
〜Ｒ３１、Ｒ３２〜Ｒ６３、Ｒ６４〜Ｒ９５、Ｒ９６〜
Ｒ１２７、Ｒ１２８〜Ｒ１５９、Ｒ１６０〜Ｒ１９１、
Ｒ１９２〜Ｒ２２３、Ｒ２２４〜Ｒ２５５）のそれぞれ
の間に配置されたそれぞれのノード（Ｎ３２、Ｎ６４、
Ｎ９６、Ｎ１２８、Ｎ１６０、Ｎ１９２、Ｎ２２４）に
結合するステップとを設けており、異なる各比例基準電
圧（（３２／２５６）×（ＲＥＦＰ−ＲＥＦＮ）、（６
４／２５６）×（ＲＥＦＰ−ＲＥＦＮ）、（９６／２５
６）×（ＲＥＦＰ−ＲＥＦＮ）、（１２８／２５６）×
（ＲＥＦＰ−ＲＥＦＮ）、（１６０／２５６）×（ＲＥ
ＦＰ−ＲＥＦＮ）、（１９２／２５６）×（ＲＥＦＰ−
ＲＦＮ）、（２２４／２５６）×（ＲＥＦＰ−ＲＥＦ
Ｎ））が、それが結合されるノード（Ｎ３２、Ｎ６４、
Ｎ９６、Ｎ１２８、Ｎ１６０、Ｎ１９２、Ｎ２２４）と
前記第１の基準電圧（ＲＥＦＮ）の間の電圧電位に相当
することを特徴とする方法。

【００３０】〔実施態様７〕前記異なる比例基準電圧
（（３２／２５６）×（ＲＥＦＰ−ＲＥＦＮ）、（６４
／２５６）×（ＲＥＦＰ−ＲＥＦＮ）、（９６／２５
６）×（ＲＥＦＰ−ＲＥＦＮ）、（１２８／２５６）×
（ＲＥＦＰ−ＲＥＦＮ）、（１６０／２５６）×（ＲＥ
ＦＰ−ＲＥＦＮ）、（１９２／２５６）×（ＲＥＦＰ−
ＲＦＮ）、（２２４／２５６）×（ＲＥＦＰ−ＲＥＦ
Ｎ））のそれぞれが、電圧源によって実施されることを
特徴とする、実施態様６に記載の方法。

【００３１】〔実施態様８〕前記異なる比例基準電圧の
それぞれの実施が、前記第１の基準電圧（ＲＥＦＮ）と
前記第２の基準電圧（ＲＥＦＰ）の間に主抵抗器列（Ｒ
_ｍ０〜Ｒ_ｍ７）を結合することによってなされること
と、前記主抵抗器列に、前記第１の基準電圧（ＲＥＦ
Ｎ）と前記第２の基準電圧（ＲＥＦＰ）の間に直列に結
合された複数の主抵抗器（Ｒ_m０〜Ｒ_m７）が含まれるこ
とと、前記主抵抗器列（Ｒ_m０〜Ｒ_m７）に、前記異なる
各比例基準電圧（（３２／２５６）×（ＲＥＦＰ−ＲＥ
ＦＮ）、（６４／２５６）×（ＲＥＦＰ−ＲＥＦＮ）、
（９６／２５６）×（ＲＥＦＰ−ＲＥＦＮ）、（１２８
／２５６）×（ＲＥＦＰ−ＲＥＦＮ）、（１６０／２５
６）×（ＲＥＦＰ−ＲＥＦＮ）、（１９２／２５６）×
（ＲＥＦＰ−ＲＦＮ）、（２２４／２５６）×（ＲＥＦ
Ｐ−ＲＥＦＮ））ごとに、対応する主ノード（Ｎ_m３
２、Ｎ_m６４、Ｎ_m９６、Ｎ_m１２８、Ｎ_m１６０、Ｎ_m１
９２、Ｎ_m２２４）が含まれていることと、各主ノード
（Ｎ_m３２、Ｎ_m６４、Ｎ_m９６、Ｎ_m１２８、Ｎ_m１６
０、Ｎ_m１９２、Ｎ_m２２４）は、前記主ノード（Ｎ_m３
２、Ｎ_m６４、Ｎ_m９６、Ｎ_m１２８、Ｎ_m１６０、Ｎ_m１
９２、Ｎ_m２２４）との間に、比例基準電圧に対応する
電位を有していることと、各主抵抗器列ノード（Ｎ_m３
２、Ｎ_m６４、Ｎ_m９６、Ｎ_m１２８、Ｎ_m１６０、Ｎ_m１
９２、Ｎ_m２２４）と前記第１の基準電圧（ＲＥＦＮ）
との間の合成抵抗が、前記ＤＡＣ（１０６、２００）の
それぞれにおけるその対応するノード（Ｎ３２、Ｎ６
４、Ｎ９６、Ｎ１２８、Ｎ１６０、Ｎ１９２、Ｎ２２
４）と前記第１の基準電圧（ＲＥＦＮ）間の合成抵抗よ
りも小さく、前記主抵抗器列ノード（Ｎ_m３２、Ｎ_m６
４、Ｎ_m９６、Ｎ_m１２８、Ｎ_m１６０、Ｎ_m１９２、Ｎ_m
２２４）と前記第２の基準電圧（ＲＥＦＰ）間の合成抵
抗が、前記ＤＡＣ（１０６、２００）のそれぞれにおけ
るその対応するノード（Ｎ３２、Ｎ６４、Ｎ９６、Ｎ１
２８、Ｎ１６０、Ｎ１９２、Ｎ２２４）と前記第２の基
準電圧（ＲＥＦＰ）間の合成抵抗よりも小さいことを特
徴とする、実施態様６に記載の方法。

【図面の簡単な説明】

【図１】先行技術による多段ＤＡＣの概略図である。

【図２】抵抗器列ベースの実施態様の１つに関する概略
図である。

【図３】本発明による多段並列ＤＡＣ装置の概略図であ
る。

【図４】抵抗器列ベースのＤＡＣの代替実施態様を示す
概略図である。

【図５】本発明を適用した場合と、適用しない場合の、
多段並列ＤＡＣ装置に関する出力インピーダンス対内部
抵抗器ノード番号のグラフを示す図である。

【符号の説明】

１００多段並列ＤＡＣ装置１０２第１の基準電圧ＲＥＦＰ１０４第２の基準電圧ＲＥＦＮ１０６ＤＡＣ１２０抵抗器列２００ＤＡＣ２６０デコーダ３００多段並列ＤＡＣ装置３２０主抵抗器列４００ＤＡＣ４０４デコーダ４０６マルチプレクサ４２０抵抗器列Ｄ０〜Ｄ７デジタル入力Ｎ０〜Ｎ２５５ノードＲ０〜Ｒ２５５Ｒビット抵抗器Ｒ_m０〜Ｒ_m７抵抗器Ｎ_m３２ノードＮ_m６４ノードＮ_m９６ノードＮ_m１２８ノードＮ_m１６０ノードＮ_m１９２ノードＮ_m２２４ノード

Claims

【特許請求の範囲】

【請求項１】多段並列デジタル・アナログ変換器（ＤＡ
Ｃ）装置であって、第１の基準電圧と、第２の基準電圧と、前記第１の基準電圧と前記第２の基準電圧の間に並列に
接続された複数の抵抗器列ベースのＤＡＣとを具備する
多段並列デジタル・アナログ変換器装置であって、前記
ＤＡＣは夫々、前記第１の基準電圧と前記第２の基準電圧の間に直列に
結合され、複数のサブセットに分割される複数の抵抗器
と、前記複数のサブセットのそれぞれの間に配置される各Ｄ
ＡＣノードと、それぞれが、任意の所与のＤＡＣにおける前記ＤＡＣノ
ードの異なる１つに対応するが、前記複数のＤＡＣ同士
の対応するノードでは同じであり、それぞれ、前記ＤＡ
Ｃのそれぞれにおける対応するＤＡＣノードに結合さ
れ、それぞれ、各ＤＡＣの前記対応するＤＡＣノードと
前記第１の基準電圧の間における理想の電圧電位に等価
な電圧電位を有している、少なくとも１つの異なる比例
基準電圧とを含んでいることを特徴とする装置。