JPH11330967A5 - - Google Patents

Description

【特許請求の範囲】
【請求項１】
多段並列デジタル・アナログ変換器（ＤＡＣ）装置であって、
第１の基準電圧と、
第２の基準電圧と、
前記第１の基準電圧と前記第２の基準電圧の間に並列に接続された複数の抵抗器列ベースのＤＡＣと
を具備する多段並列デジタル・アナログ変換器装置であって、前記ＤＡＣはそれぞれ、
前記第１の基準電圧と前記第２の基準電圧の間に直列に結合され、複数のサブセットに分割される複数の抵抗器と、
前記複数のサブセットのそれぞれの間に配置される各ＤＡＣノードと、
それぞれが、任意の所与のＤＡＣにおける前記ＤＡＣノードの異なる１つに対応するが、前記複数のＤＡＣ同士の対応するノードでは同じであり、それぞれ、前記ＤＡＣのそれぞれにおける対応するＤＡＣノードに結合され、それぞれ、各ＤＡＣの前記対応するＤＡＣノードと前記第１の基準電圧の間における理想の電圧電位に等価な電圧電位を有している、少なくとも１つの異なる比例基準電圧と
を含んでいる、多段並列デジタル・アナログ変換器装置。
【請求項２】
前記少なくとも１つの異なる比例基準電圧のそれぞれが電圧源によって生成される請求項１に記載の装置。
【請求項３】
前記第１の基準電圧と前記第２の基準電圧の間に結合された主抵抗器列を含み、前記主抵抗器列が、
前記第１の基準電圧と前記第２の基準電圧の間に直列に結合された複数の主抵抗器と、
前記異なる比例基準電圧のそれぞれに対応し、それぞれ、その対応する比例基準電圧に整合する電圧電位を有しており、前記それぞれの対応する比例基準電圧に対応する前記ＤＡＣのそれぞれにおける前記各ＤＡＣノードに結合されている、異なる主ノードと
を含み、各主抵抗器列ノードと前記第１の基準電圧との間の合成抵抗が、前記ＤＡＣのそれぞれにおけるその対応するノードと前記第１の基準電圧間の前記合成抵抗よりも小さく、前記主抵抗器列ノードと前記第２の基準電圧間の合成抵抗が、前記ＤＡＣのそれぞれにおけるその対応するノードと前記第２の基準電圧との間の前記合成抵抗よりも小さい請求項１に記載の装置。
【請求項４】
前記ＤＡＣのそれぞれにおける前記複数の抵抗器の前記サブセットのそれぞれが、ほぼ等価の合成抵抗を有している請求項２または３に記載の装置。
【請求項５】
前記ＤＡＣのそれぞれにおける前記複数の抵抗器の前記複数のサブセットのそれぞれが、互いに排他的なセットを形成している請求項２から４のいずれかに記載の装置。
【請求項６】
第１の基準電圧と第２の基準電圧の間に並列に結合され、それぞれ、前記第１の基準電圧と前記第２の基準電圧の間に結合された複数の抵抗器を備えた複数のＤＡＣを含んでいる、抵抗器列ベースの多段並列デジタル・アナログ変換器装置の積分非直線性の整合を改善するための方法であって、
前記ＤＡＣのそれぞれにおける前記抵抗器列のそれぞれを複数のサブセットに分割するステップと、
異なる比例基準電圧を、前記ＤＡＣのそれぞれにおける前記複数のサブセットのそれぞれの間に配置されたそれぞれのノードに結合するステップと
を設けており、異なる各比例基準電圧が、それが結合されるノードと前記第１の基準電圧の間の電圧電位に相当する、方法。
【請求項７】
前記異なる比例基準電圧のそれぞれが電圧源によって実施される請求項６に記載の方法。
【請求項８】
前記異なる比例基準電圧のそれぞれの実施が、前記第１の基準電圧と前記第２の基準電圧の間に主抵抗器列を結合することによってなされるステップを含む方法であって、
前記主抵抗器列が、前記第１の基準電圧と前記第２の基準電圧の間に直列に結合された複数の主抵抗器を含み、前記主抵抗器が、前記異なる各比例基準電圧ごとに、対応する主ノードを含み、
各主ノードは、前記主ノードとの間に、各比例基準電圧に対応する電位を有し、
各主抵抗器列ノードと前記第１の基準電圧との間の合成抵抗が、前記ＤＡＣのそれぞれにおけるその対応するノードと前記第１の基準電圧間の合成抵抗よりも小さく、前記主抵抗器列ノードと前記第２の基準電圧間の合成抵抗が、前記ＤＡＣのそれぞれにおけるその対応するノードと前記第２の基準電圧間の合成抵抗よりも小さい請求項６に記載の方法。