JPH11331005A - 波形整形回路 - Google Patents
波形整形回路Info
- Publication number
- JPH11331005A JPH11331005A JP10134091A JP13409198A JPH11331005A JP H11331005 A JPH11331005 A JP H11331005A JP 10134091 A JP10134091 A JP 10134091A JP 13409198 A JP13409198 A JP 13409198A JP H11331005 A JPH11331005 A JP H11331005A
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- JP
- Japan
- Prior art keywords
- rssi signal
- output terminal
- circuit
- potential
- input terminal
- Prior art date
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- Pending
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Circuits Of Receivers In General (AREA)
Abstract
(57)【要約】
【課題】 立上り及び立下りの遅れをなくす。
【解決手段】 立上りに際して時定数回路２０の前後に
発生する電位差によりダイオードＤに電流が流れ、コン
デンサＣが充電され、出力端ＯＵＴの電位が急速に上昇
する。立下りに際して時定数回路２０の前後に発生する
電位差により増幅器ＡＭＰの出力が上昇し、トランジス
タＴｒがオンし、出力端ＯＵＴの電位が急速に低下す
る。
発生する電位差によりダイオードＤに電流が流れ、コン
デンサＣが充電され、出力端ＯＵＴの電位が急速に上昇
する。立下りに際して時定数回路２０の前後に発生する
電位差により増幅器ＡＭＰの出力が上昇し、トランジス
タＴｒがオンし、出力端ＯＵＴの電位が急速に低下す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、バースト信号を受
信する装置例えばＰＨＳ(Personal Handy-phoneSystem)
子局においてキャリアセンス回路の一部として使用され
る回路、特にＲＳＳＩ(Receiving Signal Strength Ind
icator)信号を波形整形する回路に関する。
信する装置例えばＰＨＳ(Personal Handy-phoneSystem)
子局においてキャリアセンス回路の一部として使用され
る回路、特にＲＳＳＩ(Receiving Signal Strength Ind
icator)信号を波形整形する回路に関する。
【０００２】
【従来の技術及びその問題点】ＰＨＳにおいては６２５
μｓの時間長を有するバースト信号にて通信が行われて
おり、ＰＨＳ子局はこのバースト信号の到来を素早くか
つ正確に検出してこれに応答する必要がある。図２に示
すように、抵抗Ｒ及びコンデンサＣから構成される時定
数回路２０を受信機１０の後段に設け、ＲＳＳＩ信号入
力端ＩＮを介し受信機１０から時定数回路２０にＲＳＳ
Ｉ信号を入力し、入力したＲＳＳＩ信号を時定数回路２
０により積分し、ＲＳＳＩ信号出力端ＯＵＴから後段に
供給するようにすれば、ＱＰＳＫ変調や雑音等の影響で
ＲＳＳＩ信号に現れていた振幅変動を抑えることがで
き、後段の回路にて正確にバースト信号の到来を安定に
検出できる。
μｓの時間長を有するバースト信号にて通信が行われて
おり、ＰＨＳ子局はこのバースト信号の到来を素早くか
つ正確に検出してこれに応答する必要がある。図２に示
すように、抵抗Ｒ及びコンデンサＣから構成される時定
数回路２０を受信機１０の後段に設け、ＲＳＳＩ信号入
力端ＩＮを介し受信機１０から時定数回路２０にＲＳＳ
Ｉ信号を入力し、入力したＲＳＳＩ信号を時定数回路２
０により積分し、ＲＳＳＩ信号出力端ＯＵＴから後段に
供給するようにすれば、ＱＰＳＫ変調や雑音等の影響で
ＲＳＳＩ信号に現れていた振幅変動を抑えることがで
き、後段の回路にて正確にバースト信号の到来を安定に
検出できる。
【０００３】図２に示した従来回路には、ＲＳＳＩ信号
入力端ＩＮにおいて現れていた例えば約±７ｄＢの振幅
変動を約±１ｄＢまで低減できる、という利点がある反
面、時定数回路２０を用いているため、ＲＳＳＩ信号の
立上り時及び立下り時に遅れが発生する、という問題が
ある。この遅れは、図３（ａ）及び（ｂ）に示すように
約１００μｓ程になる。
入力端ＩＮにおいて現れていた例えば約±７ｄＢの振幅
変動を約±１ｄＢまで低減できる、という利点がある反
面、時定数回路２０を用いているため、ＲＳＳＩ信号の
立上り時及び立下り時に遅れが発生する、という問題が
ある。この遅れは、図３（ａ）及び（ｂ）に示すように
約１００μｓ程になる。
【０００４】
【発明の概要】本発明の目的は、従来回路における平滑
作用は引き続き維持しつつ、従来回路の問題点であった
立上り時及び立下り時の遅れを解消し、従来に比べ正確
にバースト信号の到来を検出してこれに素早く応答でき
るようにすることにある。
作用は引き続き維持しつつ、従来回路の問題点であった
立上り時及び立下り時の遅れを解消し、従来に比べ正確
にバースト信号の到来を検出してこれに素早く応答でき
るようにすることにある。
【０００５】このような目的を達成すべく、本発明にお
いては、バースト信号の受信レベルを示すＲＳＳＩ信号
をそのＲＳＳＩ信号入力端から入力して波形整形し、波
形整形後のＲＳＳＩ信号を出力する波形整形回路に、
（１）ＲＳＳＩ信号入力端とＲＳＳＩ信号出力端との間
に接続され、所定の時定数を以てＲＳＳＩ信号を積分す
る時定数回路と、（２）ＲＳＳＩ信号入力端の電位がＲ
ＳＳＩ信号出力端の電位より所定値以上高いことを検出
し、これに応じ、時定数回路をバイパスしてＲＳＳＩ信
号入力端をＲＳＳＩ信号出力端に接続するバイパス回路
と、（３）ＲＳＳＩ信号出力端の電位がＲＳＳＩ信号入
力端の電位より所定値以上高いことを検出し、これに応
じ、ＲＳＳＩ信号出力端の電位を強制的に低下させる出
力低下回路と、を設けることとした。
いては、バースト信号の受信レベルを示すＲＳＳＩ信号
をそのＲＳＳＩ信号入力端から入力して波形整形し、波
形整形後のＲＳＳＩ信号を出力する波形整形回路に、
（１）ＲＳＳＩ信号入力端とＲＳＳＩ信号出力端との間
に接続され、所定の時定数を以てＲＳＳＩ信号を積分す
る時定数回路と、（２）ＲＳＳＩ信号入力端の電位がＲ
ＳＳＩ信号出力端の電位より所定値以上高いことを検出
し、これに応じ、時定数回路をバイパスしてＲＳＳＩ信
号入力端をＲＳＳＩ信号出力端に接続するバイパス回路
と、（３）ＲＳＳＩ信号出力端の電位がＲＳＳＩ信号入
力端の電位より所定値以上高いことを検出し、これに応
じ、ＲＳＳＩ信号出力端の電位を強制的に低下させる出
力低下回路と、を設けることとした。
【０００６】このように、立上り時にはバイパス回路に
よりＲＳＳＩ信号出力端の電位を強制的に立ち上げ、立
下り時には出力低下回路によりＲＳＳＩ信号出力端の電
位を強制的に立ち下げるようにしたため、本発明によれ
ば、従来の回路に比べて立ち上がり時及び立下り時にお
ける遅れが少ない波形整形回路を得ることができる。更
に、立上りから立下りまでの間は時定数回路により積分
による平滑を行っているため、従来回路と同程度以上の
平滑度を実現できる。更に、ＲＳＳＩ信号入力端及び出
力端の電位即ち時定数回路前後の電位を検出しているた
め、特開平９−２６１１８８号に記載の回路と異なり、
バーストタイミングの検出乃至推定を行う必要がなく、
回路構成が簡素になる。
よりＲＳＳＩ信号出力端の電位を強制的に立ち上げ、立
下り時には出力低下回路によりＲＳＳＩ信号出力端の電
位を強制的に立ち下げるようにしたため、本発明によれ
ば、従来の回路に比べて立ち上がり時及び立下り時にお
ける遅れが少ない波形整形回路を得ることができる。更
に、立上りから立下りまでの間は時定数回路により積分
による平滑を行っているため、従来回路と同程度以上の
平滑度を実現できる。更に、ＲＳＳＩ信号入力端及び出
力端の電位即ち時定数回路前後の電位を検出しているた
め、特開平９−２６１１８８号に記載の回路と異なり、
バーストタイミングの検出乃至推定を行う必要がなく、
回路構成が簡素になる。
【０００７】更に、バイパス回路及び出力低下回路に係
る機能はダイオードやトランジスタにより実現できるた
め、回路構成はこの面でも簡素になる。即ち、そのアノ
ードがＲＳＳＩ信号入力端に接続され、かつそのカソー
ドがＲＳＳＩ信号出力端に接続されたダイオードによっ
て、バイパス回路を実現できる。また、ＲＳＳＩ信号出
力端及び接地にコレクタ及びエミッタが接続されている
トランジスタのベースに、ＲＳＳＩ信号入力端に対する
ＲＳＳＩ信号出力端の電位差を検出し増幅する増幅器の
出力端を接続することによって、出力低下回路を実現で
きる。更に、立上りのスピードアップに際しダイオード
の電流にて時定数回路中のコンデンサを充電しているた
め、特開平９−２６１１８８号に記載の回路と異なり、
チャージ回路を別途設ける必要がない。
る機能はダイオードやトランジスタにより実現できるた
め、回路構成はこの面でも簡素になる。即ち、そのアノ
ードがＲＳＳＩ信号入力端に接続され、かつそのカソー
ドがＲＳＳＩ信号出力端に接続されたダイオードによっ
て、バイパス回路を実現できる。また、ＲＳＳＩ信号出
力端及び接地にコレクタ及びエミッタが接続されている
トランジスタのベースに、ＲＳＳＩ信号入力端に対する
ＲＳＳＩ信号出力端の電位差を検出し増幅する増幅器の
出力端を接続することによって、出力低下回路を実現で
きる。更に、立上りのスピードアップに際しダイオード
の電流にて時定数回路中のコンデンサを充電しているた
め、特開平９−２６１１８８号に記載の回路と異なり、
チャージ回路を別途設ける必要がない。
【０００８】
【発明の実施の形態】以下、本発明の好適な実施形態に
関し図面に基づき説明する。なお、以下の説明ではＰＨ
Ｓのキャリアセンス回路を例とするが、本発明は、バー
スト信号の立上り及び立下りのタイミングや受信レベル
を正確に検出することが必要な様々な用途に適用でき
る。
関し図面に基づき説明する。なお、以下の説明ではＰＨ
Ｓのキャリアセンス回路を例とするが、本発明は、バー
スト信号の立上り及び立下りのタイミングや受信レベル
を正確に検出することが必要な様々な用途に適用でき
る。
【０００９】図１に、本発明の一実施形態に係る回路の
構成を示す。この実施形態においては、ＲＳＳＩ信号入
力端ＩＮからＲＳＳＩ信号出力端ＯＵＴに向けて即ち順
方向に、ダイオードＤが接続されている。更に、ＲＳＳ
Ｉ信号入力端ＩＮ即ち時定数回路２０の入力側には抵抗
Ｒｉ１が、ＲＳＳＩ信号出力端ＯＵＴ即ち時定数回路２
０の出力側には抵抗Ｒｉ２が、それぞれ接続されてい
る。抵抗Ｒｉ１は増幅器ＡＭＰの非反転入力端の入力抵
抗であり、抵抗Ｒｉ２は増幅器ＡＭＰの反転入力端の入
力抵抗である。この増幅器ＡＭＰの出力端はトランジス
タＴｒのベースに接続されている。トランジスタＴｒの
コレクタは抵抗Ｒｏを介してＲＳＳＩ信号出力端ＯＵＴ
に接続されており、またエミッタは接地されている。な
お、抵抗Ｒｆは増幅器ＡＭＰの出力端から反転入力端へ
の帰還抵抗である。
構成を示す。この実施形態においては、ＲＳＳＩ信号入
力端ＩＮからＲＳＳＩ信号出力端ＯＵＴに向けて即ち順
方向に、ダイオードＤが接続されている。更に、ＲＳＳ
Ｉ信号入力端ＩＮ即ち時定数回路２０の入力側には抵抗
Ｒｉ１が、ＲＳＳＩ信号出力端ＯＵＴ即ち時定数回路２
０の出力側には抵抗Ｒｉ２が、それぞれ接続されてい
る。抵抗Ｒｉ１は増幅器ＡＭＰの非反転入力端の入力抵
抗であり、抵抗Ｒｉ２は増幅器ＡＭＰの反転入力端の入
力抵抗である。この増幅器ＡＭＰの出力端はトランジス
タＴｒのベースに接続されている。トランジスタＴｒの
コレクタは抵抗Ｒｏを介してＲＳＳＩ信号出力端ＯＵＴ
に接続されており、またエミッタは接地されている。な
お、抵抗Ｒｆは増幅器ＡＭＰの出力端から反転入力端へ
の帰還抵抗である。
【００１０】この実施形態においては、バースト信号の
立上りに伴いＲＳＳＩ信号入力端ＩＮの電位が急峻に上
昇すると、ダイオードＤに電流が流れる。即ち、時定数
回路２０には応答の遅れがあるため、ＲＳＳＩ信号入力
端ＩＮの電位が急峻に上昇してもＲＳＳＩ信号出力端Ｏ
ＵＴの電位は直ちには上昇せず、従って過渡的に時定数
回路２０の前後に電位差が生じる。この電位差によって
ダイオードＤに電流が流れると、コンデンサＣがこの電
流により充電されるため、ＲＳＳＩ信号出力端ＯＵＴの
電位が上がる。このように、時定数回路２０をバイパス
するダイオードＤの順方向電流によりコンデンサＣを充
電することにより、バースト信号の立上りの際にＲＳＳ
Ｉ信号出力端ＯＵＴの電位を素早く立ち上げることがで
きる。
立上りに伴いＲＳＳＩ信号入力端ＩＮの電位が急峻に上
昇すると、ダイオードＤに電流が流れる。即ち、時定数
回路２０には応答の遅れがあるため、ＲＳＳＩ信号入力
端ＩＮの電位が急峻に上昇してもＲＳＳＩ信号出力端Ｏ
ＵＴの電位は直ちには上昇せず、従って過渡的に時定数
回路２０の前後に電位差が生じる。この電位差によって
ダイオードＤに電流が流れると、コンデンサＣがこの電
流により充電されるため、ＲＳＳＩ信号出力端ＯＵＴの
電位が上がる。このように、時定数回路２０をバイパス
するダイオードＤの順方向電流によりコンデンサＣを充
電することにより、バースト信号の立上りの際にＲＳＳ
Ｉ信号出力端ＯＵＴの電位を素早く立ち上げることがで
きる。
【００１１】また、バースト信号の立下りに伴いＲＳＳ
Ｉ信号入力端ＩＮの電位が急峻に低下すると、増幅器Ａ
ＭＰの反転入力端の電位が急峻に下がる結果、増幅器Ａ
ＭＰの出力端の電位が上昇する。即ち、時定数回路２０
には応答の遅れがあるため、ＲＳＳＩ信号入力端ＩＮの
電位が急峻に低下してもＲＳＳＩ信号出力端ＯＵＴの電
位は直ちには低下せず、従って過渡的に時定数回路２０
の前後に電位差が生じる。増幅器ＡＭＰはこの電位差を
検出及び増幅する手段であり、増幅器ＡＭＰの出力端の
電位がトランジスタＴｒのオン電圧以上になるとトラン
ジスタＴｒがオンしてＲＳＳＩ信号出力端ＯＵＴが接地
される。このように、トランジスタＴｒのオン電圧相当
値以上の電位差を検出したときＲＳＳＩ信号出力端ＯＵ
Ｔの電位を強制的に低下させるようにしているため、バ
ースト信号の立下りの際にＲＳＳＩ信号出力端ＯＵＴの
電位を素早く立ち下げることができる。
Ｉ信号入力端ＩＮの電位が急峻に低下すると、増幅器Ａ
ＭＰの反転入力端の電位が急峻に下がる結果、増幅器Ａ
ＭＰの出力端の電位が上昇する。即ち、時定数回路２０
には応答の遅れがあるため、ＲＳＳＩ信号入力端ＩＮの
電位が急峻に低下してもＲＳＳＩ信号出力端ＯＵＴの電
位は直ちには低下せず、従って過渡的に時定数回路２０
の前後に電位差が生じる。増幅器ＡＭＰはこの電位差を
検出及び増幅する手段であり、増幅器ＡＭＰの出力端の
電位がトランジスタＴｒのオン電圧以上になるとトラン
ジスタＴｒがオンしてＲＳＳＩ信号出力端ＯＵＴが接地
される。このように、トランジスタＴｒのオン電圧相当
値以上の電位差を検出したときＲＳＳＩ信号出力端ＯＵ
Ｔの電位を強制的に低下させるようにしているため、バ
ースト信号の立下りの際にＲＳＳＩ信号出力端ＯＵＴの
電位を素早く立ち下げることができる。
【００１２】図３（ｃ）に、この実施形態にて得られる
整形後波形を示す。この実施形態における立上り時及び
立下り時の遅れは約２０μｓにとどまり、受信機１０の
出力である図３（ａ）の波形における約１０μｓに比べ
れば大きいものの、図２に示す従来回路の出力である図
３（ｂ）の波形における約１００μｓに比べれば小さく
なる。更に、時定数回路２０による積分・平滑効果があ
るため、ＲＳＳＩ入力端ＩＮにおける変動がトランジス
タＴｒのオン電圧相当値以下である限り、振幅は従来回
路と同程度になる。
整形後波形を示す。この実施形態における立上り時及び
立下り時の遅れは約２０μｓにとどまり、受信機１０の
出力である図３（ａ）の波形における約１０μｓに比べ
れば大きいものの、図２に示す従来回路の出力である図
３（ｂ）の波形における約１００μｓに比べれば小さく
なる。更に、時定数回路２０による積分・平滑効果があ
るため、ＲＳＳＩ入力端ＩＮにおける変動がトランジス
タＴｒのオン電圧相当値以下である限り、振幅は従来回
路と同程度になる。
【図１】 本発明の一実施形態に係る波形整形回路の構
成を示す回路図である。
成を示す回路図である。
【図２】 一従来技術に係る波形整形回路の構成を示す
回路図である。
回路図である。
【図３】 ＲＳＳＩ信号の波形を示す図であり、特に
（ａ）は波形整形回路への入力を、（ｂ）は従来回路の
出力を、（ｃ）は実施形態回路の出力を、それぞれ示す
図である。
（ａ）は波形整形回路への入力を、（ｂ）は従来回路の
出力を、（ｃ）は実施形態回路の出力を、それぞれ示す
図である。
１０ 受信機、２０ 時定数回路、Ｄ ダイオード、Ａ
ＭＰ 増幅器、Ｔｒトランジスタ。
ＭＰ 増幅器、Ｔｒトランジスタ。
Claims (3)
- 【請求項１】 バースト信号の受信レベルを示すＲＳＳ
Ｉ信号をそのＲＳＳＩ信号入力端から入力して波形整形
し、波形整形後のＲＳＳＩ信号を出力する波形整形回路
において、 上記ＲＳＳＩ信号入力端と上記ＲＳＳＩ信号出力端との
間に接続され、所定の時定数を以て上記ＲＳＳＩ信号を
積分する時定数回路と、 上記ＲＳＳＩ信号入力端の電位が上記ＲＳＳＩ信号出力
端の電位より所定値以上高いことを検出し、これに応
じ、上記時定数回路をバイパスして上記ＲＳＳＩ信号入
力端を上記ＲＳＳＩ信号出力端に接続するバイパス回路
と、 上記ＲＳＳＩ信号出力端の電位が上記ＲＳＳＩ信号入力
端の電位より所定値以上高いことを検出し、これに応
じ、上記ＲＳＳＩ信号出力端の電位を強制的に低下させ
る出力低下回路と、 を備えることを特徴とする波形整形回路。 - 【請求項２】 請求項１記載の波形整形回路において、 上記バイパス回路が、そのアノードが上記ＲＳＳＩ信号
入力端にまたそのカソードが上記ＲＳＳＩ信号出力端に
それぞれ接続されたダイオードであることを特徴とする
波形整形回路。 - 【請求項３】 請求項１又は２記載の波形整形回路にお
いて、 上記出力低下回路が、上記ＲＳＳＩ信号入力端に対する
上記ＲＳＳＩ信号出力端の電位差を検出し増幅する増幅
器と、そのコレクタ及びエミッタが上記ＲＳＳＩ信号出
力端及び接地にまたそのベースが上記増幅器の出力端に
それぞれ接続されたトランジスタと、を有することを特
徴とする波形整形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10134091A JPH11331005A (ja) | 1998-05-15 | 1998-05-15 | 波形整形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10134091A JPH11331005A (ja) | 1998-05-15 | 1998-05-15 | 波形整形回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11331005A true JPH11331005A (ja) | 1999-11-30 |
Family
ID=15120226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10134091A Pending JPH11331005A (ja) | 1998-05-15 | 1998-05-15 | 波形整形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11331005A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8155618B2 (en) | 2007-07-20 | 2012-04-10 | Denso Corporation | Receiving device for frequency modulated signals with voltage-limited reference input to demodulated signal binarization comparator |
-
1998
- 1998-05-15 JP JP10134091A patent/JPH11331005A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8155618B2 (en) | 2007-07-20 | 2012-04-10 | Denso Corporation | Receiving device for frequency modulated signals with voltage-limited reference input to demodulated signal binarization comparator |
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