JPH11331052A

JPH11331052A - 適応等化のための非同期クロック

Info

Publication number: JPH11331052A
Application number: JP11032150A
Authority: JP
Inventors: Kathleen Otis Lee; オーティスリーカスリーン; Robert H Leonowich; ヘンリーレオノウィッチロバート; Ayal Shoval; シュヴァルアヤル
Original assignee: Lucent Technologies Inc
Current assignee: Nokia of America Corp
Priority date: 1998-02-10
Filing date: 1999-02-10
Publication date: 1999-11-30
Also published as: EP0936783A2; EP0936783A3; US6546063B1

Abstract

(57)【要約】【課題】送信機クロックから独立している非同期サン
プリング・クロックによる非同期適応技法を利用する。【解決手段】本発明のデータ受信機適応技法は、入来
データ波形（図３、図４）を非同期にサンプルするため
入来データ周波数とは異なる周波数（すなわち「非同期
クロック」）を有する受信機クロック（１１０）を利用
する。結果として得られるデータに関する情報は、典型
的に立ち上がりおよび／または立ち下がり時間、オーバ
ーシュートおよび／またはアンダーシュートおよび振幅
を含み、データ・チャネルを等化する（１０６）ために
用いる。利得レベル（１０５）およびＤＣオフセット補
償（１０４）を含む受信機に対する他の調節も、結果と
して得られる情報を用いて行い得る。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】

【発明の分野】本発明は、適応等化のための技法に関す
るものである。

【０００２】

【従来技術の説明】ローカル・エリア・ネットワーク
（Ｌocal Ａrea Ｎetwork：ＬＡＮ）の送受信機は、多
くの場合、受信機において適応等化(adaptive equaliza
tion)を利用する。例えば、100Base-TX受信機は、送受
信機を接続するケーブルによって生じる移相が原因とな
る受信データ・パルスのひずんだ形状を復元するため
に、通常この技法を採用している。この理由は、ローカ
ル・エリア・ネットワーク（ＬＡＮ）で通常用いられる
撚線対が、受信データに深刻な振幅および位相ひずみを
生じる可能性があることである。ひずみの量はケーブル
距離に左右されるが、ケーブル距離は製品設計の時点で
はわからない。この理由のために、ＬＡＮ送受信機製品
（例えば100BaseTX、ATMおよび100BaseT送受信機）は、
受信機において適応等化を採用することが多い。しかし
ながら、現在のＬＡＮのデータ速度は非常に高いので、
典型的にＣＭＯＳ技術で実装される低コスト集積回路
（ＩＣ）において、充分に研究された多くの適応技法を
実装することは、難しくなっているか、または不可能に
さえなりつつある。

【０００３】従来技術は、適応等化のためのいくつかの
基本的な方法を含む。第１の方法は、比較的単純なアナ
ログまたはデジタル回路の出力から、適応を制御するた
めの充分な統計値が得られることを仮定する。最も一般
的には、第１の実施例において、ピークまたはパワー検
出器の出力を用いてケーブル長を推定することができ
る。すなわち、振幅が小さいとケーブル長が長いことを
示し、振幅が大きいとケーブルが短いことを示す。別の
一般的な実施例は、２つ以上のバンドパス・フィルタの
出力を比較し、それをケーブル長の推定量として用い
る。これらの実施例の第１のものは、充分に精密に（例
えば６ビット精度）受信信号の振幅を判定するために、
アナログ回路またはアナログ−デジタル変換器によるサ
ンプリングを必要とする。しかしながら、その場合で
も、この第１の実施例は、可変損失および送信振幅の不
確定性等、他のチャネル劣化が存在する場合には、本質
的に不正確である。これらの実施例の第２のものは、最
近のＬＡＮ標準の全てが許可する有効チャネル帯域幅の
大きなばらつきによっても影響を受ける。アナログ回路
を利用する実施例は、更に、回路の不完全性による不正
確さも有する。例えば、ＣＭＯＳ集積回路技術では、極
めて高速のピーク検出器を実装するのは難しい。更に、
デジタルの実施例は、アナログ−デジタル（Ａ／Ｄ）変
換器における量子化雑音によって、および／または、オ
ーバーサンプル量に対して実際上の制限があるために選
択性の高いフィルタを実装することおよび立ち上がり時
間を正確に測定すること等が困難かつコスト高となり得
るという事実によって、不利になる。これらの技法のい
ずれもが受信信号のサンプリングを必要とするが、結果
として得られる統計値は、受信パルス波形中のサンプル
を取る正にその点に左右される。したがって、意味のあ
る測定を行うには、意図的なオーバーサンプリングまた
は、典型的に位相ロック・ループによって、位相および
周波数双方をロックして、正確なクロックの回復を行う
ことが必要である。

【０００４】第２の方法は、適応等化器に基づくデジタ
ル信号プロセッサ（Ｄigitral Ｓignal Ｐrocessor：Ｄ
ＳＰ）の使用を伴う。これらの等化器は、閉じた形態の
アルゴリズムおよび、文献において広く研究されている
周知のアーキテクチャを用いるという利点を有する。し
かしながら、収束するためには、これらの等化器は全
て、受信機のサンプリング・レートが最終的に（Ｎ／
Ｍ）＊受信ボー・レートである周波数にロックすること
を必要とする。ここで、ＮおよびＭは既知の整数であ
り、Ｎ≧Ｍである。Ｎ＝Ｍの場合、ボー・レート・サン
プリングを採用していると言い、受信機のサンプリング
・クロックは送信機のクロックに周波数ロックされてい
る。また、ボー・レートでサンプルされた等化器は、回
復されたクロックの位相に対して敏感であることが知ら
れており、このため、受信機が完全な位相ロック・ルー
プを実装することが必要である。Ｎ＞Ｍの場合、等化器
は分数的に離間された等化器である。これについても、
文献で広範囲に分析が行われている。分数的に離間され
た等化器は位相に対して感知しないが、受信機において
正確な周波数ロッキングを必要とする。したがって、こ
れらのアルゴリズムも、適正な動作のために少なくとも
周波数ロックされた回復クロックを必要とする。しかし
ながら、通常の送受信機で実行中のあらゆる制御ループ
（クロック回復、ＡＧＣ、等化器およびオフセット制
御）のロバストな同時収束を提供することは困難な場合
がある。更に、回復クロックが常に等化器に使用可能で
あるように、関連する集積回路（ＩＣ）を分割すること
は、不都合であり得る。

【０００５】適応の第３の方法は、特定のデータ・パタ
ーンの発生について等化器決定回路の出力を監視する。
これらのパターンが発生したと見なされると、次いで、
入力から決定回路への対応するデジタル・サンプル（時
間領域「スナップショット」）を分析する。アルゴリズ
ムは、決定が正しいこと、および、入来波形における理
想的な波形からのいかなる偏差も、（共に）制御されて
いるいずれかのパラメータ（ＡＧＣ、等化器、オフセッ
ト等）の誤差によるものであることを仮定している。例
えば、等化器が実行中の唯一のループである（ＡＧＣお
よびオフセットが正しい）場合、アルゴリズムは、いか
なる偏差も符号間干渉（ＩnterＳymbolＩnterface：Ｉ
ＳＩ）によると仮定する。パルス振幅変調（Ｐulse Ａm
plitudeＭodulation：ＰＡＭ）システムでは、遅い立ち
上がり時間および／またはアンダーシュート(undershoo
t)は、チャネルが等化不足であることの兆候と考えられ
る一方で、オーバーシュート(overshoot)の存在および
／またはリンギングは、過剰等化(over-equalization)
のためであろうと考えられる。従来技術が利用している
アルゴリズムは、決定回路（パターン認識ブロックに対
する入力）が常に正しい決定を行うことを推定してい
る。したがって、サンプル・クロックが入来データ・ス
トリームに正しく位相ロックされると共に、Ｍ＊受信ボ
ー・レートに周波数ロックされるまで、等化回路は収束
しない。ここで、Ｍは１以上の既知の整数である。この
目的のため、フェーズ・ロック・ループを設けて、受信
パルスから回復されるクロック信号すなわち「回復クロ
ック」を得ることができる。

【０００６】等化器のサンプル・クロックが、最終的な
データ検出に用いられる回復クロックと同一でない場
合、この第３の方法の従来の実施例は信頼性がない。そ
れらが信頼性がない理由は、それらの微同調機構が、ア
ルゴリズムに対して入力されるサンプルから得られるデ
ータ決定がほとんど正しい（すなわち、低ビットのエラ
ー・レートを生成する）こと、および、このアルゴリズ
ムが、あるデータ・パターンが発生した時点を実際に認
識可能であると共に対応するＩＳＩを分析可能であるこ
とを、盲目的に仮定しているからである。これは、真の
受信データに対するサンプル・クロックの位相が、無限
に長い時間期間にわたって信頼性のあるデータ回復のた
めサンプルを使用することが不可能であるようなものと
なり得る多くの一般的な状況を、従来技術の技法では防
ぐことができないという事実に反している。このため、
従来技術の技法では、等化器のサンプル・クロックが、
いずれかの無作為に選択した捕捉ウィンドウ内で充分に
長い時間期間にわたって良好なサンプル（低ビット・エ
ラー・レート）を与えて、等化器がそのウィンドウ内で
実際に収束することを保証できない。

【０００７】

【発明の概要】我々が発明した等化技法によって、「非
同期サンプリング・クロック」と呼ばれる、入来データ
周波数とは異なる周波数を有すると共に入来パルスから
は得られないクロックを用いて、入来データをサンプル
する。少なくとも１つの比較器を用いてデータ・パルス
を検出し、また、１つ以上の追加の比較器を活性化し
て、典型的にオーバーシュートおよび／またはアンダー
シュートを含む、データに関する情報を与えることがで
きる。この情報を用いてデータ・チャネルを等化する。
所望の場合、ＡＧＣおよびＤＣオフセット補償のために
追加の情報を得ても良い。

【０００８】

【発明の詳細な記述】以下の詳細な説明は、非同期適応
技法を利用する集積回路（ＩＣ）に関する。ここで用い
る場合、「非同期」とは、受信機サンプリング・クロッ
クが、送信機クロックに対して位相ロックも周波数ロッ
クも行われないことを意味する。すなわち、本技法によ
って、適応アルゴリズムは、いかなる形態の受信機クロ
ック回復も用いずに機能することができるので、サンプ
リング・クロックは受信パルス・レートから独立してお
り、したがって送信機クロックから独立している。加え
て、本発明は、真の受信ボー・レートから意図的に周波
数オフセットされたサンプリング・クロックを利用する
が、その正確な位相および中心周波数は既知である必要
はない。すなわち、公称受信機サンプリング・クロック
周波数(nominal receiver sampling clock frequency)
は、送信パルスを時間設定するために用いられる公称送
信機クロック周波数(nominal transmitter clock frequ
ency)とは異なる。等化器の収束がクロック回復から独
立しているという事実によって、受信機の設計が簡素化
し、コストが削減される。送受信機は回復クロックを利
用する必要がないので、チップ分割における柔軟性を増
大することができ、システムの信頼性も向上する。

【０００９】実際には、多数の制御ループが全てグロー
バルな収束のため相互に関連していると共に互いに依存
している場合、この多数の同時制御ループを実行させる
システムのロバスト性（全体的な収束）を確定すること
は困難である場合が多い。例えば、100BaseTX ＬＡＮ送
受信機は、ＡＧＣ、オフセット、等化器およびクロック
回復という４つの制御ループを実行させ得る。そして、
少なくともクロック回復が他の制御ループから分断され
るという事実によって、システムは、ロバストにするこ
とが一層容易なものとなる。本発明の技法と共に用いら
れる適応アルゴリズムは、ある時間ウィンドウの間に収
集されたデータのみを必要とし、それらのウィンドウ
は、決定回路の出力を入力とするパターン認識回路によ
って決定される。入来波形に対するサンプル・クロック
の周波数オフセットは充分に大きくして、アルゴリズム
が多数のうなり周波数のサイクルにわたって取得された
データのスナップショットを分析可能であり、かつ捕捉
時間制限を満たすようにする。アルゴリズムは、サンプ
ル・タイミングが悪い時点を認識すること、およびそれ
らのウィンドウ内で収集された情報を破棄することを試
みる。アルゴリズムは、多数のうなり期間サイクルにわ
たって収集された、良好なデータと見なすデータを平均
する。サンプル・クロックと真の受信データに基づくレ
ートとの間のうなり周波数に対する下限があるので、ア
ルゴリズムは、捕捉時間制限を満たす捕捉の間に充分な
有効入力データを有する。すなわち、このシステムは、
この下限を与えない従来技術のシステムに比べ信頼性が
高い。例えば、等化器がサンプリング用のローカル送信
クロックを使用する100BaseT等の従来技術の非ループ・
タイム・システムは、(１００百万分率（ｐｐｍ）の範
囲の量だけ送信機クロックと異なる受信機サンプリング
・クロックを有し得る。この量は、公称で同一の周波数
を有する水晶発振器から得られるクロックの典型的なば
らつきを表す。先に指摘したように、その種の受信機は
収束を保証することができない。なぜなら、非ゼロであ
るが「極めて低い」うなり周波数によって、必然的に、
サンプル・クロックが、入来データと悪い位相関係で、
「極めて長い」期間を経過するからである。

【００１０】図１を参照すると、例示の実施例におい
て、集積回路１００は、本発明の技法を利用する適応等
化回路を有する送受信機を含む。通信チャネルは撚り線
対ケーブル１０１を含み、このケーブル１０１は、通常
集積回路１００の外部に位置する変圧器１０２の一方側
の端子に接続する。変圧器１０２の他方側の端子は入力
バッファ１０３に接続する。このバッファ１０３は従来
の設計のものとすれば良く、平衡変圧器とＩＣ上のシン
グルエンド回路との間に変圧を与える。あるいは、ＩＣ
が内部で平衡回路を用いる場合は、平衡入力および出力
を有するバッファを用いても良い。バッファ１０３によ
って、受信データ入力信号がオフセット補償回路１０４
に与えられ、オフセット補償回路１０４は、以下に論じ
る比較器においてオフセット差の補正を与える。補償回
路の出力は、自動利得制御（ＡＧＣ）回路１０５の入力
に供給され、自動利得制御回路１０５の出力は等化器１
０６の入力に供給される。回路１０４、１０５および１
０６は適応回路１０７に制御されることを注記してお
く。適応回路１０７は、適正な制御信号を与えて、オフ
セット補償、利得および等化をそれぞれ調節する。適応
回路１０７は、連続時間比較器１０８および非同期クロ
ック比較器１０９の制御のもとで動作する。これについ
ては以下で論じる。

【００１１】図２を参照すると、非同期クロック比較回
路の使用を図示する実施例が示されている。入力ノード
２００に印可される入力信号は、連続時間比較器２０１
および２０２の入力のみならず、クロック比較器２０
３、２０４および２０５の入力に結合される。クロック
線２１０に印可されるクロック信号（ＣＬＫ）は、入力
ノード２００上の入来データ・パルスの周波数とは異な
る周波数である。例えば、100Base-TXシステムにおいて
毎秒１２５メガビット（Ｍｂ／ｓ）の入来パルス・レー
トを用いて、１００Ｍｂ／ｓの有効データ速度を与え
る。なぜなら、送信機において、４Ｂ５符号化法を用い
てデータを符号化するからである。その場合、本発明を
実施するために、約１２３Ｍｂ／ｓのクロック信号（線
２１０上のＣＬＫ）周波数が適切であることがわかって
いる。これは、入来パルス・レートのものとは約１パー
セント異なる周波数を有するクロック信号を表すが、他
の周波数も可能である。また、比較器２０１に関連する
Ｄ−Ｑフリップフロップ２１１ないし２１６のクロック
入力にも、ＣＬＫが印可される。フリップフロップ２１
１、２１２、２１３および２１６は正方向のクロック・
エッジ上でトリガするが、この例示的な実施例では、２
１４および２１５の入力は反転するので、これらは負方
向のクロック・エッジ上でトリガすることを注記してお
く。サンプリングのために正方向および負方向クロック
・エッジの双方を用いることによって、ＣＬＫ自体の周
波数に比べ、サンプリング・クロックの周波数は有効に
倍加される。

【００１２】比較器２０１の出力は２１１および２１４
のＤ入力に印可される。２１１および２１４のＱ出力
は、２１２および２１５のＤ入力にそれぞれ印可され
る。２１２および２１５のＱ出力は、２１３および２１
６のＤ入力にそれぞれ印可される。動作において、ノー
ド２００上の入来パルスが上昇して０．５ボルトを超え
ると、比較器２０１は高い出力電圧を供給する。これ
は、３つの連続する正方向クロック・エッジの間ノード
２００が０．５ボルトを超え続ける場合に、Ｑ出力２１
７、２１８および２１９上の高い電圧によって示され
る。同様に、２つの連続する負方向クロック・エッジの
後に１つの正方向クロック・エッジが続く間、ノード２
００が０．５ボルトを超え続ける場合、Ｑ出力２２０、
２２１および２２２は高い電圧を与える。これらの出力
（２１７ないし２２２）は図１の適応回路１０７に供給
され、パルスが実際に正方向にあり（すなわち、ノイズ
の下レベルを超えている）、クロック比較器２０３およ
び以下で論じる関連する回路の支援によって更に分析可
能であることを示す。比較器２０２および関連するフリ
ップフロップ（２２３ないし２２８）は、負方向のパル
スに関して同様の機能を行う。すなわち、ノード２００
上の入力が０．５ボルト未満になると比較器２０２の出
力はハイになり、その後、連続したクロック・パルス・
エッジによって出力２２９ないし２３４がハイなる。こ
れらの出力も適応回路１０７に供給されて、クロック比
較器２０５および以下で論じる関連する論理回路の支援
によってパルスを更に分析可能であることを示す。

【００１３】クロック比較器２０３は、入力パルスの電
圧レベルが１．０ボルトを超えているか否かを判定し、
超えている場合、フリップフロップ２０６のＤ入力にハ
イ・レベルを供給する。したがって、線２１０上のＣＬ
Ｋ信号の正方向エッジが発生し、ノード２００における
入力パルスの電圧が１．０ボルトよりも大きくなる度
に、フリップフロップ２０６のＱ出力からの正の電圧が
論理ブロック２０９の入力に印可される。論理ブロック
２０９は、例えば０１０の、様々な高周波数遷移を除去
するフィルタとして機能し、この目的のために当技術分
野では公知の設計を用いて実装し得る。このフィルタリ
ング作用によって、一層有用なデータ・パターンを、
「認定パターン検出」出力線２３５に印可することがで
きる。認定パターン検出出力線２３５は、適応回路（図
１の１０７）の入力に接続する。先に注記したように、
フリップフロップ出力線２１７ないし２２２上の情報の
分析によって、０．５ボルトよりも大きい正方向パルス
の存在が判定された場合、適応回路は、認定パターン検
出データの統計的分析を与える。例えば、例示の実施例
では、等化器（１０６）回路に適切な補正信号を与える
ために、適応回路は４０のデータ・サンプルを分析す
る。

【００１４】図３および図４に、アンダーシュートおよ
びオーバーシュートを示す入力電圧パルス波形の例示的
な例をそれぞれ与える。時点Ｔ０ないしＴ８は、ライン
２１０上のＣＬＫ信号の正方向エッジの時点を表す。図
３を参照すると、波形３０は最初に時点Ｔ０において０
ボルトの値を有し、Ｔ２を通じて０．５ボルト未満のま
まであり、Ｔ３までに０．５ボルトを超えるまで上昇す
る。したがって、Ｔ３およびその後の時点では比較器２
０１の出力はハイであり、これによって、ＣＬＫ線２１
０上の３つのクロック・サイクル後にフリップフロップ
出力線２１７ないし２１９上でハイ・レベルを配する。
これについては先に論じた。この作用によって、ノード
２００上の入力電圧が、例えばノイズ電圧またはゼロ電
圧パルス・レベルに比べて、有効な高電圧パルス・レベ
ルを表すのに充分な高さであることを示す。次いで、追
加の一連の比較を開始し、ハイのパルス・レベルが、例
示の例では１．０ボルトである公称ハイ電圧パルス・レ
ベルよりも高いかまたは低いかを判定する。例えば、時
点Ｔ３、Ｔ４およびＴ５では、波形３０の電圧レベルは
１．０ボルト未満であるので、比較器２０３は各クロッ
ク・エッジ上でフリップフロップ２０６に低電圧レベル
を供給する。時点Ｔ６、Ｔ７およびＴ８では、波形３０
の電圧レベルは１．０ボルトよりも大きいため、比較器
２０３は各クロック・エッジ上でフリップフロップ２０
６に高電圧レベルを供給する。したがって、認定パター
ン出力線２３５は、時点Ｔ０からＴ５まで適応回路１０
７に低電圧信号を供給し、時点Ｔ６からＴ８にかけて高
電圧信号を供給する。

【００１５】図４に示す波形４０上で、同様の分析を実
行し得る。すなわち、電圧は初めは低く、Ｔ０では約ゼ
ロボルトであり、Ｔ１では０．５ボルト未満のままであ
る。その後、急激に上昇して０．５を超え、それ以降の
図示された時点全て（Ｔ２ないしＴ８）で０．５ボルト
を超えたままである。したがって、比較器２０１および
関連するフリップフロップは、適応回路１０７に対し、
有効な高電圧パルス・レベルが存在することを示す。更
に、Ｔ３では電圧は１．０ボルトを超えるまで上昇し、
時点Ｔ４では１．０ボルトを超えたままであるが、時点
Ｔ５ないしＴ８では１．０ボルト未満に降下する。した
がって、認定パターン出力線２３５は、時点Ｔ３および
Ｔ４では適応回路１０７に高電圧信号を供給し、Ｔ５か
らＴ８にかけて低電圧信号を供給する。

【００１６】前述の説明は、本技法を正方向パルスにつ
いて例証したが、負電圧比較器（２０２、２０５）およ
び関連する回路を用いて、負方向パルス（すなわち０ボ
ルト未満）に関して同様の分析を行い得る。０ボルト比
較器（２０４）も図２に示し、＋１から０の遷移のみな
らず、３レベル・コーディング法において用いられる−
１から０の遷移についても、分析を行うのに有用な情報
を与えることを注記しておく。かかる情報は、等化およ
びＤＣオフセットの双方の目的のために有用である。し
たがって、上述の実施例は、−１、０および＋１の論理
レベルによる３レベル・コーディング法のための本発明
の使用を例証するが、他のコーディング法による使用も
可能である。例えば、３つ以上のレベルを有する多レベ
ル・コーディング法のために更に情報が望まれる場合、
より多くの比較器を用い得る。あるいは、二進コーディ
ング法を用いる場合、所望の情報を得るためには、図示
したものよりも少ない比較器で充分な場合がある。

【００１７】上述の比較から得られる適応回路に供給さ
れる情報を用いて、例えばオーバーシュートまたはアン
ダーシュートの存在を判定し得る。この情報は、等化器
１０６を調節するために用いることができる。また、こ
の情報を用いて、ＡＧＣ回路１０５によって受信機の全
利得を調節し得る。また、この情報は、オフセット補償
回路１０４によって信号の直流（ＤＣ）レベルを調節す
るために用いることができる。所望であれば、これらの
回路の各々は、データ受信機の分野において公知の設計
にしたがって構成し得る。本技法は、受信されるデータ
・パターンを発生するために用いられる送信機クロック
に対して非同期のクロック信号を利用することがわか
る。したがって、これは、受信データから回復クロック
を発生するクロック回復回路が存在する場合、かかるク
ロック回復回路が発生する回復クロックに対して非同期
である。適応のための本手法によって、等化器は、いか
なる形態の受信機クロック回復も用いずに、収束するこ
とができる。受信機クロック回復はなお必要である場合
があるが、等化器の後に位置付けることが可能である。
クロック回復制御ループのみならず最終送受信機データ
決定回路も、等化器適応回路が用いる同一のサンプルを
用いる必要がなく、一旦、等化器がある最小量だけ機能
すると、クロック回復制御ループは等化器とは独立して
収束することができる。

【００１８】過去非同期サンプリング・クロックは、当技術分野において
公知の様々なソース（１１０）によって生成することが
でき、これは、最も典型的には、所望の周波数オフセッ
トを有する水晶発振器、あるいは所望のオフセットを生
じる周波数合成器を含む。非同期サンプリング・クロッ
クは、典型的に、受信パルス・レートの２倍に対して
０．１パーセントから２５パーセント異なる（すなわ
ち、より高いかまたはより低いオフセット）レートで受
信パルスをサンプルするために設計されている。例示の
非同期サンプリング・クロックは、正方向および負方向
のクロック・エッジ双方を用いることによって、線２１
０上のＣＬＫ信号のレートの２倍でサンプリングを達成
することを注記しておく。

【図面の簡単な説明】

【図１】本発明の技法を利用する例示的な受信機等化回
路を示す図である。

【図２】本発明の技法を実装するのに適切な回路の実施
例を示す図である。

【図３】本発明の技法によって検出されるアンダーシュ
ートを有する波形を示す図である。

【図４】本発明の技法によって検出されるオーバーシュ
ートを有する波形を示す図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ロバートヘンリーレオノウィッチアメリカ合衆国 19560 ペンシルヴァニア，テンプル，クリスタルロックロード 418 (72)発明者アヤルシュヴァルアメリカ合衆国 18052 ペンシルヴァニア，ホワイトホール，ノースサーティーンスストリート 1311−アパートメントシー−12

Claims

【特許請求の範囲】

【請求項１】ソース（１１０）から得られる非同期サ
ンプリング・クロックによって等化器（１０６）を制御
する等化回路（１０７）を有するデータ受信機であっ
て、該クロックはデータ・パルスを発生するのに用いら
れる送信機クロックから独立していると共に周波数オフ
セットされていることを特徴とするデータ受信機。
【請求項２】請求項１のデータ受信機において、該非
同期サンプリング・クロックは、受信データ・パルス・
レートの２倍に対して０．１パーセントから２５パーセ
ントの範囲で異なるサンプリング・レートを与えること
を特徴とする受信機。
【請求項３】請求項１のデータ受信機において、該デ
ータ受信機は更に、該適応回路によって制御される自動
利得制御回路（１０５）を有することを特徴とするデー
タ受信機。
【請求項４】請求項１のデータ受信機において、該デ
ータ受信機は更に、該適応回路によって制御されるＤＣ
オフセット補償回路（１０４）を有することを特徴とす
るデータ受信機。
【請求項５】請求項１のデータ受信機において、該適
応回路は、データ検出のための第１の閾値を有する少な
くとも１つの連続時間比較器（２０１、２０２）からな
ることを特徴とするデータ受信機。
【請求項６】請求項５のデータ受信機において、該適
応回路は更に、該受信データ・パルスが所望の値に対し
オーバーシュートまたはアンダーシュートであることを
判定するため、該第１の閾値よりも大きい第２の閾値を
有する少なくとも１つのクロック比較器（２０３、２０
４、２０５）からなることを特徴とするデータ受信機。