JPH11331264A - ペ―ジ・レジスタの使用による効率的通信方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】ネットワーク・コンピュータ・システムにおい
て、システム間の物理的な帯域幅は、ワイヤの本数とデ
ータが転送される周波数によって決まる。物理的に帯域
幅の拡張すると、製造コストが高価となり、またシステ
ムの相互接続インタフェースに電気的な障害が発生しや
すい。 【解決手段】本願発明は、ページ・レジスタ内で潜在的
に繰り返されるビット・パターンを追跡する。ビット・
パターンがページ・レジスタ内に存在する場合は、ビッ
ト・パターンではなく当該ページ・レジスタの番号が受
信側へ送信される。この方法は同じ量の情報をより少数
のビットで搬送出来るので、利用可能な帯域幅が改善さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般にネットワー
ク・コンピュータ・システムに関し、より詳細には、利
用可能な通信帯域幅の効率を上げる機構に関する。

【０００２】

【従来の技術】相互接続されたコンピュータ・ネットワ
ークにおいて、装置はトランザクションを介して通信を
行っている。トランザクションは、１つまたは複数のパ
ケットを含み、何らかの意味のある情報を搬送する。例
えば、マルチプロセッサ・ネットワーク内のＣＰＵは、
スヌープ要求に対して「スヌープ応答」トランザクショ
ンで応答することができる。一般に、パケットは、相互
接続構造における固定数の転送またはサイクルからな
る。必要なパケット数はトランザクションによって異な
ることがある。トランザクションは、ヘッダを形成する
１つまたは複数のパケット、およびそれに続く付属デー
タを形成する０またはそれ以上のパケットを含むことが
できる。ヘッダ・パケットは、発信元ノード識別子、宛
先ノード識別子、アドレス・ビット、トランザクション
識別子、トランザクション長、フロー制御情報などの情
報を含むことができる。意味が同一の異なる用語が使用
される場合があるので注意されたい。例えば、通常、ア
ドレス・サイクルおよびデータ・サイクルという用語
が、それぞれヘッダ・パケットおよびデータ・パケット
の意味で使用される。

【０００３】相互接続構造の物理的な帯域幅は、ワイヤ
の本数と、データが転送される周波数によって決まる。
例えば、１００ＭＨｚで動作する３９ビット幅のバスで
利用可能な物理的な帯域幅は、３９００メガビット／秒
である。利用可能帯域幅は、誤り訂正符号（Error Cor
rection Code、以下ＥＣＣ）およびヘッダ・パケット
のオーバヘッドによって狭められる。利用可能帯域幅
は、基礎をなすプロトコルの効率によって決まる。

【０００４】この帯域幅を改善するための従来技術は、
相互接続の幅の拡張および／または動作周波数の増加に
依存している。この方法は、相互接続の幅の拡張および
／またはデータ転送の高速化で、帯域幅を改善する。し
たがって、利用可能な帯域幅の改善は、物理的な帯域幅
の改善のみに依存している。物理的な帯域幅に対する利
用可能な帯域幅の割合は、変化しない。しかし、物理的
な帯域幅の拡張は、製造コストの点で高価である。さら
に、物理的な帯域幅を拡張すると、システムの相互接続
インタフェースに電気的な障害が発生しやすい。技術的
限界によって、物理的な帯域幅を拡張できる範囲が制限
されることに注意されたい。

【０００５】ホフマン符号化などの符号化方式を使用
し、より少ないビット数で最も頻繁に発生するパターン
を符号化することにより、より多くの帯域幅を実現する
ことができる。しかし、ホフマン符号化は、最も多く使
用されるビット・パターンに最小のビット数が割り当て
られるように、このようなビット・パターンを実際に使
用される前に認識しなければならない。例えば、システ
ムが１つのパターンで４ビットを使用しており、最も一
般的に使用されるパターンは１１１１であると想定す
る。ホフマン符号化を使用すると、前記パターンには０
が割り当てられる。次によく使用されるパターンには１
０が割り当てられ、その次には１１０、その次には１１
１０、と割り当てられていく。したがって、ホフマン符
号化では、同じ幅のデータ転送を様々な長さのビット・
パターンを使用して表す。一部のビット・パターンは単
一ビットで表され、その他のパターン、特に最も使用頻
度の低いパターンは４ビットを超えるビット数で表され
ることに注意されたい。

【０００６】通常のシステムでは、コンピュータ・シス
テムが、アドレスおよびデータ・パターンに関して時を
経て変化する参照の局所性を示していることから、他の
パターンよりも発生頻度の高いパターンを識別するのは
不可能である。したがって、コンピュータ・システムで
は、どのアドレスが他のアドレスよりもアクセス頻度が
高いかは、アプリケーションと、プログラムの実行に従
ってアドレス・パターンが変えるスペースによって異な
るため、予測できない。言い換えれば、特定のページま
たはアドレスにアクセスした場合、次いで隣接するアド
レスにアクセスすることが多い。ホフマン符号は静的で
あり、時を経て変化することはできない。さらにまた、
ホフマン符号化には、「使用頻度の低い」パターンによ
り多くのビットを割り当てる必要があるため、最終的に
は効率が低下してしまうこともある。

【０００７】

【発明が解決しようとする課題】したがって、物理的な
帯域幅に対する利用可能な帯域幅の割合を改善し、それ
によって、周波数またはワイヤ数を増加させる必要なく
帯域幅を拡張する機構がこの分野で要求されてる。

【０００８】

【課題を解決するための手段】これらおよびその他の目
的、特徴、および技術的利点は、ページ・レジスタをポ
インタとして使用しプロトコルの効率を向上させること
により、利用可能なデータ帯域幅を拡張させるシステム
および方法によって達成される。本発明の機構は、ペー
ジ・レジスタ内で潜在的に繰り返されるビット・パター
ンを追跡する。ビット・パターンがページ・レジスタ内
に存在する場合は、ビット・パターンではなく前記ペー
ジ・レジスタの番号が受信側へ送信される。この方法は
同じ量の情報をより少数のビットで搬送するので、利用
可能な帯域幅が改善される。

【０００９】具体的に言うと、コンピュータ・プログラ
ムが参照の局所性を示すことから、逐次トランザクショ
ンで上位アドレス・ビットを繰り返す傾向がある。した
がって、ページ・レジスタに上位アドレス・ビットを記
憶することによって、すべてのアドレス・ビットを送信
するのではなく前記ページ・レジスタ内の上位ビットを
検索するように宛先ノードに指示するポインタが、前記
宛先ノードへ送信される。本発明の機構は、繰り返され
る頻度が高く、時間の経過とともに古いパターンを上書
きしていくビット・パターンはどれであるかを、「即座
に」選択する柔軟性を提供することによって効率を向上
させる。本発明の機構は、繰り返されないビット・パタ
ーンに対する効率を低下させないことに注意されたい。
さらに本発明の機構は、アドレス・ビットのみに限定さ
れておらず、繰り返される他のどのようなフィールドに
も利用できることにも注意されたい。本発明は、転送の
開始および終了の表記法が存在するシステムで有用であ
る。

【００１０】本発明の技術的利点は、物理的な帯域幅を
拡張せずに、コンピュータ・ネットワーク・システムの
利用可能な帯域幅を拡張することである。

【００１１】本発明の別の技術的利点は、繰り返される
ビット・パターンをページ・レジスタに記憶し、これに
よって、大規模なビット・パターンではなく前記レジス
タへの小規模な参照が、宛先ノードへ送信できることで
ある。

【００１２】本発明のさらなる技術的利点は、繰り返さ
れるアドレス・ビット・パターンをページ・レジスタに
記憶することである。

【００１３】本発明のさらなる技術的利点は、記憶され
たパターンを時を経て変更していくことである。

【００１４】以上、次に示す発明の詳細な説明をより理
解しやすいように、本発明の特徴および技術的利点をお
おまかに概説した。本発明の請求の範囲の主題を形成す
る本発明のその他の特徴および利点について、以下に説
明する。開示された概念および特定の実施形態は、本発
明と同じ目的を遂行する他の構造の修正または設計の基
本として直ちに利用できることを、当業者なら理解する
はずである。さらに、そのような同等の構成が添付の請
求の範囲に記載する本発明の精神および範囲から逸脱し
ていないことも、当業者は理解するはずである。

【００１５】本発明およびその利点をより完全に理解す
るために、添付図面と共に以下の説明を参照する。

【００１６】

【発明の実施の形態】図１に、バス１３によって接続さ
れた２つのノード、ノードＡ１１およびノードＢ１２を
備えた簡素なネットワーク・システム１０を示す。考察
のため、バスＣ１３のビット幅は３９、周波数は約１０
０ＭＨｚであると想定する。したがって、システム１０
の総帯域幅は３９００メガビット／秒である。さらに、
３９ビットのうち、３２ビットが情報ビットで残り７ビ
ットが（３９：３３、３３ビットから３９ビットまでで
あることを示す、以下本願明細書において同様）が単一
誤り訂正および二重誤り検出（Singl Error Correcti
on、および Double Error Detection）ＥＣＣコード
を形成するＥＣＣチェック・ビットであるといったＥＣ
Ｃの使用も想定している。アドレス・ビットは３２ビッ
ト幅で、１６の上位アドレス・ビットおよび１６の下位
アドレス・ビットに分けられると想定する。システム１
０は、パケット・タイプの通信を使用するが、他のタイ
プの通信を使用することも可能である。

【００１７】

【表１】２パケットのヘッダ フィールド名 ビット幅（ビット位置） パケット１ 発信元ノード ３（２：０） 宛先ノード ３（５：３） トランザクション・タイプ ４（９：６） 上位アドレスビット １６（２５：１０） スペア ６（３１：２６） パケット２ 下位アドレスビット １６（１５：０） スペア １６（３１：１６）

【００１８】表１にノードＡ１１からバスＣ１３を介し
てノードＢ１２へ送信されるトランザクション用ヘッダ
・パケットの内容例を示す。前記トランザクションは、
必要なヘッダ情報すべてを送信するために２サイクル、
または２パケットを必要とする。ヘッダ情報に続けてデ
ータがゼロまたはそれ以上のデータ・パケットに乗せて
送信される。その他のタイプのトランザクションは、異
なるサイクル数を必要とすることがある。ヘッダ・パケ
ットおよびその内容は、例示としてのみ示されている。

【００１９】表１の第１のパケットは、パケットの発信
元ノードを識別するための３ビット、パケットの宛先ノ
ードを識別するための３ビット、特定のトランザクショ
ンを識別するための４ビット、および１６の上位アドレ
ス・ビットを含む。利用可能な３２ビットの内の残りの
６ビットでは、１６の下位アドレス・ビットを搬送する
には不十分である。そこで１６の下位アドレス・ビット
は、第２のパケットで送信される。したがってトランザ
クションがヘッダ情報を送信するのには、２パケットま
たは２サイクルが必要となる。前記要件が１パケットま
たは１サイクルに削減されれば、データ・パケットの搬
送に使用できるサイクル数が増加するので、有効な帯域
幅が増加する。

【００２０】後続のヘッダ・パケットは、ノードのアク
セスに関する限り、前記ノードが参照の局所性を示す傾
向があることから、同様のアドレス、特に同様の上位ア
ドレスを備えることが多いことに注意されたい。したが
って本発明の機構は、繰り返される頻度の高いビット・
パターンを記憶するページ・レジスタを使用する。これ
を達成するために、ヘッダ・パケットの定義は書式情報
およびページ・レジスタ情報を含む。送信側ノードおよ
び受信側ノードは、繰り返される可能性のある固定され
たビット位置にビットを記憶する固定数のページ・レジ
スタを備える。送信側は、前記ページ・レジスタを見直
して、これから送信しようとするビット・パターンがす
でに存在しているかどうかを判定する。前記ビット・パ
ターンが存在している場合、送信側は前記ビット・パタ
ーンを送信せずに、適切な書式に従って前記ページ・レ
ジスタ番号（送信側が一致するビット・パターンを検出
した場所）を送信する。その結果、ヘッダ長が短縮され
て、利用可能な帯域幅が拡張される。ページ・レジスタ
内にエントリが存在せず、ビット・パターンが固定され
たビット位置で繰り返される頻度が高い場合、送信側は
前記ビットを特定のページ・レジスタに記憶し、繰り返
されたビットを送信側がビットを記憶した場所と同じ番
号のページ・レジスタ内に記憶するように受信側に伝え
る書式を付けて、すべてのビットと共にヘッダを送信で
きる。同じビット・パターンの後続のトランザクション
は、前記ページ・レジスタの用法によって恩恵を受け
る。

【００２１】

【表２】２パケットのヘッダ フィールド名 ビット幅（ビット位置） パケット１ 書式 ２（１：０） ページレジスタ番号 ４（５：２） 発信元ノード ３（８：６） 宛先ノード ３（１１：９） トランザクション・タイプ ４（１５：１２） 上位アドレスビット １６（３１：１６） パケット２ 下位アドレスビット １６（１５：０） スペア １６（３１：１６）

【００２２】

【表３】１パケットのヘッダ フィールド名 ビット幅（ビット位置） パケット１ 書式 ２（１：０） ページレジスタ番号 ４（５：２） 発信元ノード ３（８：６） 宛先ノード ３（１１：９） トランザクション・タイプ ４（１５：１２） 下位アドレスビット １６（３１：１６）

【００２３】表２に表１と同じトランザクション用のヘ
ッダ・パケットを示すが、ここではスペアビットの代わ
りに書式ビットおよびページ・レジスタ番号ビットが含
まれる。前記書式ビットは、宛先ノードまたは受信側ノ
ードに、パケットのタイプ、すなわち表２に示すように
ヘッダ・パケットが２つあるか、または表３に示すよう
にヘッダ・パケットが１つしかないかを通知する。前記
書式ビットの２ビットで、合計４つの書式が可能であ
る。例えば、００は、ヘッダが２パケット長またはフル
・レングスであることを示し、繰り返されることが予測
されないので、上位アドレス・ビットをいずれのページ
・レジスタにも記憶しないように宛先ノードに指示す
る。書式０１は、現在のパケットが２パケット・ヘッダ
の一部ではあるが、繰り返されることが予測されるの
で、ページ・レジスタ番号ビットが示すページ・レジス
タに上位アドレス・ビットを記憶する必要があることを
示す。したがって、後続のトランザクションは、上位ア
ドレス・ビットが一致すれば、より少ない数のヘッダ・
パケットを送信できる。書式１１は、送信側が表３に示
すような単一のヘッダ・パケットで、上位アドレス・ビ
ットを含んでいないことを示す。したがって、受信側ノ
ードは、パケット内の送信側ノードによって示されるペ
ージ・レジスタを調べることで、上位１６アドレス・ビ
ットを検索する。実際の書式ビットは、異なる形式の書
式が使用されることがある。例えば１１は、ヘッダが２
パケット長またはフル・レングスで、宛先ノードはいず
れのページ・レジスタにも上位アドレスを記憶しないこ
とを示すことが出来る。従って、ここに示していること
は例示にすぎない。４つを超える書式を使用するには、
さらに多くのビットが必要である。送信側ノードが受信
側ノードに命令することに注意されたい。送信側ノード
は、受信側ノードがどのステップを実行する必要がある
かを、例えば上位アドレス・ビットを記憶するかどうか
を決定し、書式ビットを使って受信側ノードに指示す
る。

【００２４】ページ・レジスタ番号ビットは、受信側ノ
ードがアクセスする特定のレジスタを識別する。４ビッ
トで、送信側ノードおよび受信側ノードに合計１６個の
ページ・レジスタを関連させることができる。したがっ
て、ノードＡ１１（およびノードＢ１２）は、ノードＢ
１２に対する送信側インタフェースに１６個のページ・
レジスタを備えることになる。これに応答するには、ノ
ードＢ１２は、ノードＡ１１に対する受信側インタフェ
ースに１６個のページ・レジスタを備える必要がある。
１つのノードが、１つまたは複数の宛先ノードに対する
送信側インタフェースに、複数セットのページ・レジス
タを備えることがあるので注意されたい。１６ビットの
上位アドレス・ビットがあることから、各レジスタは１
６ビット幅となる。アドレスのサイズが異なれば、レジ
スタも同様の幅になることに注意されたい。異なるノー
ドと接続するためには、レジスタの追加セットが必要に
なる。例えば、ノードＡ１１とノードＱ（図示せず）の
間の追加接続には、ノードＡ１１の送信側インタフェー
スに１６個のレジスタの追加セットが必要となることが
ある。

【００２５】例えば、送信側ノードから上位アドレス・
ビット０ｘ０１Ａ１（１６進数）および下位アドレス・
ビット０ｘ１ＢＣ１でアドレスが送信されるとする。送
信側ノードＡ１１がパケットをノードＢ１２へ送信する
前に送信側ノードはそのページ・レジスタを見直し、上
位アドレス・ビットがすでへ送信されているかどうかを
判定する。前記ビットがページ・レジスタ内に存在しな
いと想定すると、送信ノードは次に上位アドレス・ビッ
トが何らかの内部情報を基に繰り返される頻度が高いか
どうかを判定する。前記送信ノードは、前記アドレスが
適当なパターンであると判定すると、内部ページ・レジ
スタ置換機構を基に、前記アドレス・ビットを記憶する
ページ・レジスタを選択する。レジスタ７を選択すると
想定した場合、送信側ノードは書式を０１に設定しペー
ジ・レジスタ番号を７に設定して、表１の２パケット・
ヘッダを送信する。受信側ノードＢ１２は前記パケット
を受信すると、ヘッダの第１のパケットで受信した書式
０１およびページ・レジスタ番号７によって示されてい
るように、０ｘ０１Ａ１をそのページ・レジスタ番号７
に記憶する。ノードＡ１１からノードＢ１２への後続の
トランザクションが、０ｘ０１Ａ１＿１１ＢＣをアドレ
スする場合、上位アドレス・ビットは送信側ノードによ
ってページ・レジスタ７内で検出される。したがって、
送信側ノードは表３に示す１パケット書式のヘッダを、
書式＝１１、ページ・レジスタ番号＝７で送信できる。
次に受信側ノードＢ１２は、ページ・レジスタ番号７を
検索し、上位アドレス・ビットを０ｘ０１Ａ１として取
得する。したがって、第２のパケットの送信に必要な帯
域幅が、前記トランザクションに保存される。

【００２６】送信側ノードは、アドレスの使用における
内部情報を基準にして、どのアドレスを保存するかを決
定する。例えば、送信側ノードが入出力チップであり、
ページ全体をメモリ外に移動するため、複数のトランザ
クションが必要になると想定する。したがって、前記入
出力チップは、同様のメモリ位置、特に上位アドレス・
ビットが順次アクセスされることを認識する。前記入出
力チップは、現在のアドレスを保存するためにヒントと
なるビットをページ・レジスタ論理回路へ送信し、書式
ビットを介して同様に実行するように受信側ノードに指
示する。あるいは、各アドレスを１つのレジスタに記憶
し、新しいアドレスが古いアドレスを押し出すことがで
きる。ページ・レジスタの管理に関するその他の機構も
使用できる。

【００２７】図２Ａおよび図２Ｂは、送信側ノードに常
駐する本発明の機構の一部を示す。前記送信側ノード
は、最初に送信する必要のあるすべての情報を収集する
（２１）。この情報は、アドレス、フロー制御情報、ト
ランザクションのタイプ、データなどを含む。次に送信
側ノードは、アドレス・パターンが、ページ・レジスタ
にすでに記憶されている繰り返しパターンであるかどう
かを判定する（２２）。送信側ノードは、現在の上位ア
ドレス・ビットと、レジスタに記憶されている上位アド
レス・ビットとを比較する。一致を検出すると、送信側
ノードは表３に示した縮小ヘッダ・パケットを適当なペ
ージ番号および書式番号で送信する（２３）。ビット・
パターンに保存されるものは、アドレス・ビットのみに
限定されておらず、他のフィールドも選択できることに
注意されたい。複数の書式フィールド、複数のページ・
レジスタ・セット、および複数のページ番号フィール
ド、すなわち最適化される各フィールドに対応するもの
を含む複数のフィールドも選択できる。パケットは受信
側ノードへ送信され、ＥＣＣを介して処理され、ノード
Ｂによって適切に処理される。

【００２８】送信側ノードが、現在の上位アドレス・ビ
ットと、そのページ・レジスタ内に記憶されている上位
アドレス・ビットの一致を検出しなかった場合、前記送
信側ノードは、ビット・パターンが繰り返される可能性
があるかかどうかを判定する（２４）。前記パターンが
繰り返される可能性が低い場合、送信側ノードは、表２
に示した２パケット・ヘッダ全体を受信側ノードへ送信
し、さらにアドレス・ビットを保存しないように受信側
ノードに指示する（２５）。前記パターンが繰り返され
る可能性が高い場合、送信側ノードは、ページ・レジス
タ内に前記パターン用のスペースがあるかどうかを判定
する（２６）。利用可能なスペースがあれば、送信側ノ
ードは前記パターンをそのページ・レジスタに追加し
（２７）、表２に示した２パケット・ヘッダ全体を受信
側ノードへ送信して、アドレス・ビットを指定のページ
・レジスタに保存するように受信側ノードに指示する
（２８）。利用可能なスペースがなければ、前記パター
ンをレジスタに追加する前に２７、ＬＲＵ方式（Ｌeast
Ｒecently Ｕsed Ｓcheme）などの置換アルゴリズムを
用いて、ページ・レジスタ内に新しいアドレス・エント
リのスペースを作成することができる（２９）。

【００２９】図３に受信側ノードに常駐する本発明の機
構の一部を示す。受信側ノードは、新しいトランザクシ
ョン・パケットを送信側ノードから受信する（３１）。
次に受信側ノードは、書式ビットからパケットの書式、
すなわち縮小パケットまたはロング・パケットのいずれ
かを判定する（３２）。前記パケットが縮小パケットの
場合、受信側ノードは、パケット内のページ番号ビット
が示すように、そのページ・レジスタから上位アドレス
部分を検索する（３３）。次に受信側ノードは、パケッ
トおよびページ・レジスタ内のデータから完全なアドレ
スを構成し、適当な方法でトランザクションを処理する
（３４）。

【００３０】前記パケットがロング・パケットの場合、
受信側ノードは、パケット内の書式ビットが示すよう
に、上位アドレス部分をそのページ・レジスタに保存し
なければならないかどうかを判定する。アドレスを保存
する必要がない場合、受信側ノードは適当な処理を行う
ためにパケットを渡す（３６）。受信側ノードがアドレ
ス・ビットを保存するように指示された場合、前記受信
側ノードはパケットを処理する（３６）前に、指定され
たページ・レジスタを新しいアドレスで更新する（３
７）。

【００３１】ページ・レジスタを使用して、上位アドレ
ス・ビット以外に他の種類のパターンを記憶できること
に注意されたい。前記ページ・レジスタは、データ・パ
ターン、単一パケット・フィールド内のパターン、複数
フィールド内のパターン、またはフル・アドレス・パタ
ーンを記憶できる。パケット内のビット位置は、固定さ
れたビット位置である必要はなく、ページ・レジスタを
複数セット備えることにより、複数セットのビット位置
を個別に、また同時に使用できることに注意されたい。

【００３２】さらに、送信側ノードと受信側ノードの各
対の間には、個別のページ・レジスタが存在しなければ
ならないことにも注意されたい。しかし、システム内に
ある前記ノードのすべてのペアが本発明の機構を使用す
る必要はなく、したがってそれらのノードはレジスタを
必要としない。本発明の機構は、バスを基準にしていな
いシステム上で動作することに注意されたい。パケット
を送信された順序で着信する、または送信された順序で
着信するパケットのクラスに属する限りは、どのような
相互接続構造も可能である。さらに、選択されたビット
を、前記の表に示すように同じ所に記憶する必要はな
い。選択されたビットの異なるセットを、そのページ・
レジスタのセットに個別に記憶することができる。この
場合、選択されたビットの各セットに、書式フィールド
およびページ・レジスタ・フィールドが必要となる。

【００３３】縮小されたパケット内の下位アドレス・ビ
ットを送信する代わりに、記憶されたアドレス値との差
異を示すビット列を送信できる。したがって、新しいア
ドレスを決定するために、記憶されたアドレスに適用す
るプラスの値またはマイナスの値が送信される。しか
し、本実施形態の場合、上位アドレス部分だけではなく
アドレス全体を記憶しなければならない。

【００３４】したがって、本発明の機構は、より少ない
数のヘッダ・アドレス・ビットを送信し、ページ・レジ
スタを使用することによって、通信を行うノード間の有
効な帯域幅を改善する。本発明の機構は、周波数および
／または相互接続媒体の幅を拡張することなく、帯域幅
を改善することができる。

【００３５】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。

【００３６】（実施態様１）以下の（ａ）から（ｃ）を
含むことを特徴とする情報パケットを受信側ノード（１
２）へ送信する送信側ノード（１１）、（ａ）情報パケ
ット内の少なくとも１つのビット・パターンが後続の情
報パケット内で繰り返されるかどうかを動的に判定する
手段（２２、２４）と、（ｂ）前記動的に決定する手段
が、１つのビット・パターンが繰り返されると判定した
場合に前記１つのビット・パターンを記憶する手段（２
６）と、（ｃ）前記１つのビット・パターンの代わり
に、情報パケットにおける前記記憶された１つのビット
・パターンの位置を参照する手段（２３、２８）。

【００３７】（実施態様２）前記動的に決定する手段に
先だって動作する、少なくとも１つのビット・パターン
が以前に記憶されているかどうかを判定する手段（２
２）をさらに含む実施態様１に記載の送信側ノード。

【００３８】（実施態様３）前記１つのビット・パター
ンが以前に記憶されている場合、前記情報パケットが前
記以前に記憶された１つのビット・パターンの位置を参
照する（２３）実施態様２に記載の送信側ノード。

【００３９】（実施態様４）前記１つのビット・パター
ンを記憶するためのスペースが存在するかどうかを判定
する手段（２６）をさらに含む実施態様１に記載の送信
側ノード。

【００４０】（実施態様５）以下の（ａ）および（ｂ）
を含むことを特徴とする送信側ノード（１１）から情報
パケットを受信する受信側ノード（１２）、（ａ）前記
情報パケット内のビットによって制御される、後続の情
報パケットで使用するために、前記情報パケット内に特
定のビット・パターンを記憶する手段（３５）と、
（ｂ）前記情報パケット内のビットによって制御され
る、前記情報パケットで使用するために、先の情報パケ
ットから記憶されたビット・パターンを検索する手段
（３３）。

【００４１】（実施態様６）前記情報パケット内の前記
ビット（３２）が前記特定のビット・パターンを記憶す
るかどうかを受信側ノードに指示する実施態様５に記載
の受信側ノード。

【００４２】（実施態様７）前記情報パケット内の前記
ビット（３２）が記憶されたビット・パターンを検索す
るかどうかを前記受信側ノードに指示する実施態様５に
記載の受信側ノード。

【００４３】（実施態様８）前記情報パケットおよび前
記記憶されたビット・パターンからの情報を使用して、
完全なトランザクションを形成する手段（３４）をさら
に含む実施態様５に記載の受信側ノード。

【００４４】（実施態様９）以下の（ａ）および（ｂ）
を含むことを特徴とする送信側ノード（１１）から受信
側ノード（１２）へ伝送される情報パケット、（ａ）後
続の情報パケットで使用するために情報パケットに特定
のビット・パターンを記憶するかどうか、また前記情報
パケットで使用するために先の情報パケットから記憶さ
れたビット・パターンを検索するかどうか（３３）につ
いて受信側ノードに指示する（３５）書式ビット（３
２）と、（ｂ）前記書式ビットを基にして、特定のビッ
ト・パターンおよび記憶されたビット・パターンの内の
１つの位置を示すレジスタ・ビット。

【００４５】（実施態様１０）前記ビットパターンはア
ドレスの一部で繰り返し可能なビット・パターンである
実施態様９に記載の情報パケット。

【００４６】以上、本発明およびその利点について詳細
に説明したが、添付の特許請求の範囲に定義する本発明
の精神および範囲を逸脱することなく、様々な変更、代
用、および改変が可能であることを理解されたい。

【図面の簡単な説明】

【図１】 バスによって相互接続された２つのノードを
備えたネットワーク・システムを示す図である。

【図２Ａ】 送信側ノードに常駐する本発明の機構の流
れ図である。

【図２Ｂ】 送信側ノードに常駐する本発明の機構の流
れ図である。

【図３】 受信側ノードに常駐する本発明の機構の流れ
図である。

【符号の説明】

１０：ネットワーク・システム １１：送信する送信側ノード １２：受信側ノード ２２、２４：ビット・パターンが繰り返されるかどうか
判定する手段 ２３、２８：ビット・パターンの位置を参照する手段 ２６：スペースが存在するかどうかを判定する手段 ３２：書式ビット ３３：ビット・パターンを検索する手段 ３４：トランザクションを形成する手段 ３５：ビット・パターンを記憶する手段

Claims (1)

【特許請求の範囲】
1. 【請求項１】以下の（ａ）から（ｃ）を含むことを特徴
   とする情報パケットを受信側ノードへ送信する送信側ノ
   ード、（ａ）情報パケット内の少なくとも１つのビット
   ・パターンが後続の情報パケット内で繰り返されるかど
   うかを動的に判定する手段と、（ｂ）前記動的に決定す
   る手段が、１つのビット・パターンが繰り返されると判
   定した場合に前記１つのビット・パターンを記憶する手
   段と、（ｃ）前記１つのビット・パターンの代わりに、
   情報パケットにおける前記記憶された１つのビット・パ
   ターンの位置を参照する手段。