JPH11339467A

JPH11339467A - 半導体装置

Info

Publication number: JPH11339467A
Application number: JP10147094A
Authority: JP
Inventors: Tomonori Fujimoto; 知則藤本; Kiyoto Ota; 清人大田; Yoshihiko Sumimoto; 善彦住本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-05-28
Filing date: 1998-05-28
Publication date: 1999-12-10
Anticipated expiration: 2018-05-28
Also published as: JP3632443B2

Abstract

(57)【要約】【課題】ＤＲＡＭとロジック回路とが１チップ化さ
れ、セルフリフレッシュ回路のテストを短時間で行うこ
とができ、トリミングによるセルフリフレッシュ周期の
最適化及び不良品の救済を行うことができる半導体装置
を実現する。【解決手段】セルフテスト時、セルフリフレッシュ回
路の出力である内部セルフリフレッシュ制御信号が行選
択制御信号に出力される。図２において、行選択制御信
号が、セレクタ３１２に入力される。セルフテスト信号
が、“Ｈ”であるから、セレクタ３１２により行選択制
御信号が出力され、セレクタ３１３に入力される。ＤＲ
ＡＭテスト信号が、“Ｈ”であるからセレクタ３１３で
Ａ入力が選択されるため、トライステートバッファ３１
７に行選択制御信号が入力され、セルフテスト信号が
“Ｈ”のため、ＩＯ制御信号（１）が、“Ｈ”になり行
選択制御信号が、外部入出力端子（０）に出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リフレッシュが必
要なメモリ、つまりダイナミックランダムアクセスメモ
リ（以下、ＤＲＡＭと略す）とロジック回路とが１チッ
プ化された半導体装置に関するものである。

【０００２】

【従来の技術】メモリセルがコンデンサによって形成さ
れているＤＲＡＭにおいては、ある時間経つと、電荷と
してメモリセルに保持されているデータがリーク電流に
より失われてしまう。したがって、メモリセルが保持す
るデータを書き直して維持するために、リフレッシュ動
作を行う必要がある。ＤＲＡＭにおけるリフレッシュ動
作は、メモリセルが有するそれぞれ複数の行と列とによ
り構成されたメモリマトリクスにおいて、１行分の行線
（ワード線）を選択した後にそのワード線上のすべての
メモリセルについて読み出し・増幅・再書き込みを行う
動作を、全ワード線に対して順次行うことにより実現さ
れる。

【０００３】ＤＲＡＭのリフレッシュ動作としては、メ
モリセルに対するデータの読み出し／書き込みといった
ランダムアクセス動作中に割り込んで行われるリフレッ
シュ動作と、ＤＲＡＭがランダムアクセス動作中でなく
データ保持モードである期間、例えば電池によるバック
アップ期間中に行われるリフレッシュ動作とがある。

【０００４】前者、つまりアクセス動作中に割り込んで
行われるリフレッシュ動作には２つの方式がある。１つ
は、リフレッシュ用の行アドレスを外部のリフレッシュ
アドレスカウンタから与え、行アドレスストローブ信号
／ＲＡＳを立ち下げてから立ち上げるまでの期間にリフ
レッシュを行う、ＲＡＳオンリリフレッシュ方式であ
る。もう１つは、外部からリフレッシュ要求信号を与
え、行アドレスを外部アドレスからＤＲＡＭ内蔵のリフ
レッシュアドレスカウンタへ切り換えてリフレッシュを
行う、オートリフレッシュ方式である。現在、オートリ
フレッシュ方式としては、列アドレスストローブ信号／
ＣＡＳ、行アドレスストローブ信号／ＲＡＳの順にＬｏ
ｗレベル“Ｌ”にし、かつ、行アドレスストローブ信号
／ＲＡＳを立ち下げてから立ち上げるまでの間にリフレ
ッシュを行う、ＣＡＳビフォアＲＡＳリフレッシュ（以
下、ＣＢＲリフレッシュと略す）が標準仕様になってい
る。

【０００５】後者、つまりデータ保持モードにおけるリ
フレッシュ動作には、内部のタイマーが自動的に生成し
たリフレッシュ要求信号に応じて、内蔵したリフレッシ
ュアドレスカウンタの出力を行アドレスとしてリフレッ
シュを行うことにより、外部から制御信号を与えなくて
も一定の周期でリフレッシュを継続して行うセルフリフ
レッシュ方式がある。現在、セルフリフレッシュ方式と
しては、ＣＢＲリフレッシュにおいて行アドレスストロ
ーブ信号／ＲＡＳ及び列アドレスストローブ信号／ＣＡ
Ｓの双方を“Ｌ”のまま１００μｓｅｃ以上保つことに
よりセルフリフレッシュ動作に入る、ＣＢＲセルフリフ
レッシュが標準仕様になっている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の構成によれば、セルフリフレッシュ時のリフレッシ
ュ要求信号を生成するセルフリフレッシュ回路のチェッ
クするための信号を外部端子に出力していないため、セ
ルフリフレッシュ回路の不良を検出するために、メモリ
にデータを書き込んでから、セルフリフレッシュモード
に入り、リフレッシュしなければメモリセルに保持され
ているデータがリークして失われてしまう時間以上待っ
た後、メモリセルのデータを読んで、データが失なわれ
たかどうかのテストを行っており、テスト時間が長くな
るという課題と前記リフレッシュ要求信号のパルス幅を
チェックできないのとセルフリフレッシュ時のリフレッ
シュ周期のチェックできないので、トリミングによるリ
フレッシュ周期の最適化ができないという課題と前記パ
ルス幅またはリフレッシュ周期が規格外の時にトリミン
グにより前記パルス幅または周期を規格内にすることが
できないという課題とを有していた。本発明は、上記従
来の問題に鑑み、リフレッシュが必要なメモリ、つまり
ＤＲＡＭとロジック回路とが１チップ化された半導体装
置であって、前記セルフリフレッシュ回路のテストを短
時間で行うことができ、トリミングによるセルフリフレ
ッシュ周期の最適化及び不良品の救済を行うことができ
る半導体装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】この課題を解決するため
に本発明の半導体装置は、データを記憶するためのリフ
レッシュが必要なメモリセルを有するメモリと、セルフ
リフレッシュ制御信号が入力されると、一定の周期を有
する発振クロックを供給するための発振手段と、前記発
振クロックに基づいて、前記メモリセルをリフレッシュ
するための内部セルフリフレッシュ制御信号を供給する
ための信号生成手段と、前記内部セルフリフレッシュ制
御信号を外部端子に出力する信号出力手段とを備えるこ
とにより、セルフリフレッシュ時のリフレッシュ周期を
チェックすることができるようにした。

【０００８】これにより、前記セルフリフレッシュ回路
のテストを短時間で行うことができ、トリミングによる
セルフリフレッシュ周期の最適化及び不良品の救済を行
うことができる半導体装置を実現することができた。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態１の半
導体装置について図面を参照しながら説明する。

【００１０】図１は本発明の実施の形態１における半導
体装置の構成を示すものである。図１において、メモリ
セル及び周辺回路３は、複数のメモリセルで構成された
メモリアレイとその周辺回路で構成されたブロック、ロ
ジック部４は、マイコン又はロジックで構成されたブロ
ック、リフレッシュカウンタ２２４は、リフレッシュ時
の行アドレスを生成するためのカウンタ回路、２１０〜
２１４、２３０、２３１はインバータ回路、２１５〜２
１８はＤフリップフロップ（以下ＤＦＦと略す）、セレ
クタ２０１〜２０８、２２９は、Ｓ入力が“Ｈ”の場合
に、Ｂ入力が選択される。行アドレスラッチ２２５、列
アドレスラッチ２２６、バイトアドレスラッチ２２７
は、ＥＮ入力が、“Ｈ”の場合にクロック（２）の立ち
上がりで入力信号をラッチする回路である。テストデコ
ード回路２２８は、複数本の外部テスト入力端子をデコ
ードして、ＤＲＡＭ２のテストモードを決定する回路で
ある。

【００１１】図２は、図１のメモリセルアレイ及び周辺
回路３の構成図である。メモリセルＭ０１〜ＭＮ２ｍ
は、容量に１ビット分のデータを記憶するための記憶素
子である。メモリセルアレイ３００は、Ｎ行×２ｍ列の
メモリセルＭ０１〜ＭＮ２ｍを有する記憶手段である。
そして、メモリセルアレイ３００は、Ｎ本の行選択線で
あるワード線ＷＬ１〜Ｎと、２ｍペアのビット対線であ
るビット線（１）〜２ｍ、／ビット線（１）〜２ｍによ
りデータの読み書きが実行される構成を有する。行選択
回路３０１は、行選択制御信号を受け取り、かつ、受け
取った行アドレスに基づいてワード線ＷＬを選択して、
選択されたワード線ＷＬにパルスを印加するための行選
択手段である。センスアンプＳＡ１〜２ｍは、ビット
線，／ビット線間の微小な電圧差を増幅するための増幅
手段、ＰｃｈトランジスタＴ０１〜Ｔ０(２ｍ)、Ｔ１１
〜Ｔ１（２ｍ)は、行選択制御信号に応じてビット線，
／ビット線へプリチャージ電圧を印加して、各ビット
線、／ビット線をプリチャージするためのスイッチング
手段である。ＰｃｈトランジスタＴ２１〜Ｔ２(２ｍ)
は、行選択制御信号に応じて各ビット線、／ビット線を
イコライズするためのスイッチング手段である。Ｎｃｈ
のトランスファーゲートＴＧ０１〜ＴＧ０(２ｍ)、ＴＧ
１１〜ＴＧ１（２ｍ)は、センスアンプで増幅されたビ
ット線，／ビット線をメインアンプＭＡ０〜ＭＡのメイ
ンビット線、／メインビット線に接続するためのスイッ
チング手段である。

【００１２】図３は、図１のセルフリフレッシュ回路２
５０の詳細説明図である。図３において、発振回路２５
１は、受け取ったセルフリフレッシュ制御信号が“Ｈ”
の場合には、クロックＣＬＫ１を供給するための発振手
段である。２分周器２６８，２６９，２７０は、受け取
ったクロックＣＬＫ１を順次分周し、それぞれ分周クロ
ックＣＬＫ２，ＣＬＫ４，ＣＬＫ８を供給するための分
周手段である。セレクタ２７１は、クロック選択信号
が、”Ｈ”の場合には、分周クロックＣＬＫ８を選択し
て、クロック選択信号が、”Ｌ”の場合には、分周クロ
ックＣＬＫ８を選択して、分周信号ＣＫＯを供給するた
めの選択手段である。１ショットパルス発生回路２７４
は、受け取った分周信号ＣＫＯの立ち上がりに応じて、
所定のパルス幅を有するセットパルスＳＥＴＰを生成す
るためのパルス生成手段である。セットリセット回路２
７５は、それぞれ受け取ったセットパルスＳＥＴＰとリ
セットパルスＲＳＴＰとに応じて、セルフリフレッシュ
信号ＳＲＯを供給するための信号生成手段である。

【００１３】第１の遅延回路２７６は、受け取った内部
セルフリフレッシュ信号を一定時間遅延させたリセット
パルスＲＳＴＰを、セットリセット回路２７５のリセッ
ト端子に供給するための遅延手段である。

【００１４】以下、第１の実施の形態である半導体装置
１に内蔵されたＤＲＡＭ２のデータ読み出しテスト時の
動作を説明する。テスト時は、外部入力端子より信号を
入力して、ＤＲＡＭ２を単体でテストする。

【００１５】まず、データ読み出しテスト時の入力信号
の選択動作について、図１を用いて説明する。図１にお
いて、外部テスト入力端子によりデータ読み出しテスト
のモードに設定されるとテストデコード回路２２８によ
り、ＤＲＡＭテスト信号が、Ｈｉｇｈレベルに設定され
るため、セレクタ２０１〜セレクタ２０８でＢ入力が選
択される。従って、クロック（２）には、外部入力端子
（１）が入力され、／セルフリフレッシュ制御信号
（２）には、外部入力端子（２）が入力され、／オート
リフレッシュ制御信号（２）には、外部入力端子（３）
が入力され、／行選択制御信号（２）には、外部入力端
子（４）が入力され、／列選択制御信号（２）には、外
部入力端子（５）が入力され、／ライト制御信号（２）
には外部入力端子（６）が入力され、行アドレス２と列
アドレス（２）には共に外部入力端子（７）が入力され
る。

【００１６】ここで、ＤＲＡＭのアドレス入力として、
行アドレス（２）及び列アドレス（２）は共に外部入力
端子（７）からの入力となるが、これはテスト時の外部
端子数を減らすために共用しているものであり、行アド
レスと列アドレスを多重化した信号を外部入力端子
（７）に与え、ＤＲＡＭ２内で行アドレスと列アドレス
に分離している。

【００１７】図１及び図２及び図４のタイミングチャー
トを使ってＤＲＡＭ２のテスト時の読み出し動作を説明
する。

【００１８】ＤＲＡＭ２のデータ読み出しテスト時のペ
ージモードでの読み出し動作について、図４のタイミン
グチャート及び図１、図２を参照して説明する。図４の
時間ｔ０において、／セルフリフレッシュ制御信号
（２）がＨｉｇｈレベルであるので、後述するがセルフ
リフレッシュ回路の出力である内部セルフリフレッシュ
制御信号は、Ｌｏｗレベル、／オートリフレッシュ制御
信号（２）を図１のＤＦＦ２１５によりクロック（２）
で同期化した信号内部オートリフレッシュ制御信号がＬ
ｏｗレベル、／行選択制御信号（２）を図１のＤＦＦ２
１６によりクロック（２）で同期化した信号内部行選択
制御信号がＬｏｗレベルであるため、ＯＲ回路２２２の
出力である行選択制御信号がＬｏｗレベルになり、Ｐｃ
ｈトランジスタＴ０１〜Ｔ０(２ｍ)、Ｔ１１〜Ｔ１(２
ｍ)、Ｔ２１〜Ｔ２(２ｍ)がＯＮして、ビット線（１）
〜２ｍ、／ビット線（１）〜２ｍが１／２Ｖｄｄにプリ
チャージ、イコライズされる。

【００１９】図４の時間ｔ１において、行選択制御信号
（２）がＨｉｇｈレベルよりＬｏｗレベルに立ち下がる
と、行選択制御信号がＬｏｗレベルよりＨｉｇｈレベル
に立ち上がり、ＰｃｈトランジスタＴ０１〜Ｔ０(２
ｍ)、Ｔ１１〜Ｔ１(２ｍ)、Ｔ２１〜Ｔ２(２ｍ)がＯＦ
Ｆして、ビット線（１）〜２ｍ、／ビット線（１）〜２
ｍのプリチャージ、イコライズが停止され、時間ｔ１の
クロック（２）の立ち上がりで、インバータ２１４の出
力信号である行アドレスラッチ２２５のラッチイネーブ
ル信号がＨｉｇｈレベルであるため、行アドレスラッチ
２２５は、行アドレス（２）をクロック（２）によりラ
ッチし、行アドレスを出力する。内部セルフリフレッシ
ュ制御信号、内部オートリフレッシュ制御信号がＬｏｗ
レベルであるので、ＮＯＲ回路２２１の出力である／内
部リフレッシュ制御信号がＨｉｇｈレベルになり、セレ
クタ２２９のＢ入力である行アドレス（３）が選択さ
れ、行アドレスに出力される。

【００２０】図２において、行選択回路３０１は、行選
択制御信号がＨｉｇｈレベルなので、行アドレスにより
選択された行線ＷＬｎがＨｉｇｈレベルになり、遅延回
路（２）−３０３によりセンスアンプイネーブルが、時
間ｔ１より遅延してＨｉｇｈレベルになり、センスアン
プＳＡ１〜ＳＡ２ｍが活性化され、ＷＬｎに接続された
メモリセルのデータが、ビット線（１）〜２ｍ、／ビッ
ト線（１）〜２ｍに読み出されて、センスアンプＳＡ１
〜ＳＡ２ｍで差動増幅される。

【００２１】／内部リフレッシュ制御信号がＨｉｇｈレ
ベルのため行選択制御信号がＨｉｇｈレベルになり、本
実施の形態では、行アドレスの中の１ビットである行ア
ドレス(０)をＬｏｗレベルとするため、ＡＮＤ回路３０
６の出力であるゲートイネーブル（０）が図４に示した
ように、行選択制御信号の立ち上がりより、遅延回路
（３）−３０４の遅延時間遅れてＨｉｇｈレベルにな
り、ＡＮＤ回路３０７の出力であるゲートイネーブル
（１）がＬｏｗレベルであるため、奇数番目のトランジ
スタＴＧ０１、ＴＧ１１、ＴＧ０３、ＴＧ１３、ＴＧ０
５、ＴＧ１５・・・・・ＴＧ０（２ｍ−１）、ＴＧ１(２ｍ−
１)がオンして、奇数番目のセンスアンプＳ１、Ｓ３、
Ｓ５・・・・・Ｓ（２ｍ−１）の出力がメインアンプＭＡ１
〜ＭＡｍに入力され、センスアンプの出力であるメイン
ビット線と／メインビット線の電圧の差が大きくなった
時点で、メインアンプＭＡ１〜ＭＡｍの差動増幅が開始
して、図４に示したようにメインアンプＭＡ１〜ＭＡｍ
よりＭＯＵＴ１〜ＭＯＵＴｍが出力される。

【００２２】時間ｔ２において、行選択制御信号
（２）、列選択制御信号（２）ともＬｏｗレベルのた
め、図１のインバータ２１１、２１２の出力がＨｉｇｈ
レベルになるため、ＡＮＤゲート２１９の出力がＨｉｇ
ｈレベルになるため、列アドレスラッチ２２６がラッチ
イネーブルになり、時間ｔ２において、クロックの立ち
上がりで列アドレス（２）がラッチされ、列アドレスが
出力される。同じように、バイトアドレスラッチ２２７
もクロックの立ち上がりでバイトアドレス（１）をラッ
チして、バイトアドレスを出力する。図２に示したよう
に、列選択回路３０２で、ＭＯＵＴ１〜ＭＯＵＴｍのｍ
ビットのデータより列アドレス（３）により、選択され
た８ｋビットのデータ出力信号がデータ選択回路３０８
に出力され、データ選択回路３０８により、８ｋビット
のデータ出力信号の中からバイトアドレスにより８ビッ
トのテストデータが選択されて、テストデータ(７：０)
として出力される。前記テストデータ(７：０)のうちテ
ストデータ(７：１)は、セレクタ３０９に出力され、テ
ストデータ（０）は、セレクタ３１２に出力される。Ｄ
ＲＡＭテスト信号が、Ｈｉｇｈレベルのため、インバー
タ３１４の出力がＬｏｗレベルになるため、セレクタ３
０９はＡ入力であるテストデータ(７：１)が、トライス
テートバッファ３１０に出力される。時間ｔ２におい
て、／行選択制御信号（２）及び／列選択制御信号
（２）がＬｏｗレベル、／ライト制御信号２がＨｉｇｈ
レベルであるからＡＮＤ回路２２０がＨｉｇｈレベルに
なるため、前記ＡＮＤ回路２２０の出力とクロック
（２）によりタイミング生成回路２２３は、図４に示し
たようなタイミングで出力制御信号をＨｉｇｈレベルに
する。出力制御信号がＨｉｇｈレベル、インバータ３１
４の出力がＬｏｗレベルであるためＯＲ回路３１５の出
力であるＩＯ制御信号（１）がＨｉｇｈレベルになり、
テストデータ(７：１)が外部入出力端子（７：１）に出
力される。

【００２３】セルフテスト信号がＬｏｗレベルのため、
セレクタ３１２はＡ入力であるテストデータ（０）をセ
レクタ３１３に出力する。インバータ３１４の出力がＬ
ｏｗレベルになるため、セレクタ３１３はＡ入力である
セレクタ３１２の出力であるテストデータ（０）をトラ
イステートバッファ３１７に出力する。前述したよう
に、ＩＯ制御信号（１）がＨｉｇｈレベル、セルフテス
ト信号がＬｏｗレベルのためＯＲ回路３１６の出力であ
るＩＯ制御信号（０）がＨｉｇｈレベルになるため、テ
ストデータ（０）が外部入出力端子（０）に出力され
る。テストデータ（７：０）は、外部入出力端子（７：
０）に図４に示したようなタイミングで出力される。

【００２４】時間ｔ３、ｔ４、ｔ５においても時間ｔ２
の時と同じようにクロック（２）の立ち上がりにおい
て、／行選択制御信号（２）及び／列選択制御信号
（２）ともＬｏｗレベルであり、／ライトイネーブル信
号がＨｉｇｈレベルであるから、前述したようにクロッ
クの立ち上がりで、ラッチした列アドレスとバイトアド
レスで選択されたメモリセルのデータを図４のタイミン
グチャートに示したように順番に外部入出力端子（７：
０）に読み出す。時間ｔ６において、／行選択制御信号
（２）及び／列選択制御信号（２）がＨｉｇｈレベルの
ため、ＡＮＤ回路２２０の出力がＬｏｗレベルになるた
め出力制御信号がＬｏｗレベルになり、ＩＯ制御信号
（０），（１）がＬｏｗレベルになるため、外部入出力
端子（７：０）の出力が、ハイインピーダンスになる。

【００２５】次に、セルフリフレッシュ動作をテストす
るためのセルフテスト時の動作を以下に説明する。ま
ず、図３のセルフリフレッシュ回路の動作を図５のタイ
ミングチャートを使って説明する。

【００２６】時刻０〜ｔ０の期間において、外部入力端
子により、／行選択制御信号（２）、／オートリフレッ
シュ制御信号（２）を“Ｈ”に初期設定し、かつ、／セ
ルフリフレッシュ制御信号（２）を“Ｈ”にして供給す
ると、セルフリフレッシュ制御信号が“Ｈ”になり、Ｎ
ＡＮＤ回路２５７の一方の入力が“Ｌ”になるのでその
出力である信号Ｓ４が“Ｈ”に、かつＰＭＯＳトランジ
スタ２５４がＯＮしてインバータ１１の入力である信号
Ｓ１が“Ｈ”になる。したがって、発振用コンデンサ２
５９、２６０の両端の信号Ｓ０と信号Ｓ３とが強制的に
“Ｈ”、つまり電源電圧Ｖｄｄに初期化されて発振が停
止される。また、セルフリフレッシュ制御信号が“Ｌ”
なので、２分周器２６８，２６９、２７０の出力である
分周クロックＣＬＫ２，ＣＬＫ４、ＣＬＫ８はいずれも
“Ｌ”に初期化される。

【００２７】ここで、時刻ｔ０において、外部入力端子
（２）によりセルフリフレッシュ制御信号を“Ｈ”にし
て供給すると、ＤＲＡＭ２はセルフリフレッシュモード
になる。この場合において、時刻ｔ０における信号Ｓ３
の電位は“Ｈ”なので、時刻ｔ０でＮＡＮＤ回路２５７
の一方の入力であるセルフリフレッシュ制御信号が
“Ｈ”になったことにより、ＮＡＮＤ回路２５７の出力
である信号Ｓ４は“Ｌ”になる。このため、インバータ
２６７の出力である発振クロックＣＬＫ１が“Ｌ”から
“Ｈ”へと立ち上がるので、それぞれ２分周器２６８，
２６９、２７０の出力である分周クロックＣＬＫ２、Ｃ
ＬＫ４、ＣＬＫ８が“Ｌ”から“Ｈ”へと立ち上がる。
したがって、時刻ｔ０においてセルフリフレッシュ制御
信号が“Ｌ”から“Ｈ”へ立ち上がると、ヒューズ２７
３が切断されてない状態では、セレクタ２７１のＳ入力
が“Ｈ”のため、ＣＬＫ４が選択され、ＣＫＯに出力さ
れる。１ショットパルス発生回路２７４は、受け取った
分周クロックＣＬＫ４の立ち上がりに応じて１個のセッ
トパルスＳＥＴＰを生成してセットリセット回路２７５
をセットする。そして、セットリセット回路２７５は、
生成したセットパルスＳＥＴＰが遅延回路１−２７６に
よって遅延されたリセットパルスＲＳＴＰによってリセ
ットされる。このことにより、セットリセット回路２７
５は、遅延回路（１）−２７６による遅延時間に等しい
所定のパルス幅を有するセルフ行選択制御信号を供給す
る。以下、セットリセット回路２７５は受け取ったセッ
トパルスＳＥＴＰに応じて、分周クロックＣＬＫ４の周
期で内部セルフリフレッシュ制御信号を供給する。

【００２８】図１において、／オートリフレッシュ制御
信号（２）、／行選択制御信号（２）が“Ｈ”に初期設
定されていることから、ＤＦＦ２１５、ＤＦＦ２１６の
出力が“Ｌ”になるため、ＯＲ回路２２２の３入力のう
ち２入力“Ｌ”になる。したがって、ＯＲ回路２２２
は、内部セルフリフレッシュ制御信号を、そのまま行選
択制御信号として供給する。前記説明のように、時刻ｔ
０において、内部セルフリフレッシュ制御信号が“Ｈ”
になるため、ＤＲＡＭ２は、１回目のリフレッシュ動作
を開始する。行選択制御信号が“Ｈ”になると、図３の
ＤＲＡＭ２は次のように動作する。すなわち、リフレッ
シュカウンタ２２４の出力である行アドレス（アドレス
値Ａ）により選択されたワード線ＷＬｎに“Ｈ”が印加
され、そのワード線ＷＬｎ上のすべてのメモリセルＭＮ
１〜ＭＮ２ｍが選択され、２ｍペアのビット線，／ビッ
ト線に各メモリセルＭＮ１〜ＭＮ２ｍのデータが微小信
号として読み出される。そして、その微小信号が２ｍ個
のセンスアンプＳＡ１〜ＳＡ２ｍによってそれぞれ差動
増幅され、増幅された信号によって各メモリセル８０に
データが再書き込みされる。このことによって、１本の
ワード線ＷＬｎに対してリフレッシュ動作が行われる。

【００２９】以下、発振回路２５１の動作を、図５を参
照して説明する。図３の発振回路２５１においては、図
３の時刻ｔ０で、ＰＭＯＳトランジスタ２５４がＯＦＦ
するので信号Ｃ１は電源電圧Ｖｄｄから切り離された状
態になり、かつ、信号Ｓ４が“Ｌ”になるので、発振用
コンデンサＣ１、Ｃ２は放電を開始する。したがって、
信号Ｓ０の信号レベルは、電源電圧Ｖｄｄから発振用抵
抗Ｒ１（抵抗値Ｒ）と発振用コンデンサＣ１、Ｃ２（合
計容量Ｃ）との時定数ＲＣに従って低下して、時刻ｔ１
でインバータ２５５のスレッショルド電圧Ｖｔｈに等し
くなる。つまり、時刻ｔ１において、インバータ２５５
の出力である信号Ｓ２は“Ｌ”から“Ｈ”へ、インバー
タ２５６の出力である信号Ｓ３は“Ｈ”から“Ｌ”へと
それぞれ反転する。これにより、信号Ｓ０の信号レベル
が−Ｖｔｈに変化し、かつ、ＮＡＮＤ回路１４の出力で
ある信号Ｓ４は“Ｌ”から“Ｈ”、つまり、Ｖｄｄへと
反転する。したがって、時刻ｔ１から、発振用コンデン
サＣ１、Ｃ２は充電を開始する。そして、信号Ｓ０の信
号レベルは、時定数ＲＣに従って上昇し、時刻ｔ２でス
レッショルド電圧Ｖｔｈになるので、インバータ２５５
の出力である信号Ｓ２は“Ｈ”から“Ｌ”へ、インバー
タ２５６の出力である信号Ｓ３は“Ｌ”から“Ｈ”へと
それぞれ反転する。これにより、信号Ｓ０の信号レベル
がＶｄｄ＋Ｖｔｈに変化し、かつ、ＮＡＮＤ回路２５７
の出力である信号Ｓ４は“Ｈ”から“Ｌ”、つまり、０
Ｖへと反転する。したがって、時刻ｔ２から、発振用コ
ンデンサＣ１は放電を開始する。ここで、信号Ｓ１の信
号レベルは、図５に示すように、信号Ｓ０の信号レベル
に対して保護ダイオード２５２，２５３の順方向電圧Ｖ
ｆを加算した電位でクランプされる。

【００３０】発振回路１０は、以上のような発振動作を
繰り返して、図５に示すように、時定数ＲＣに従って決
定された周期で発振クロックＣＬＫ１を供給する。した
がって、発振回路１０が時刻ｔ１で発振を開始してから
期間Ｔ１経過後の時刻ｔ３において、２分周器２６９か
ら出力される分周クロックＣＬＫ４が立ち上がる。この
ため、時刻ｔ３において、１ショットパルス発生回路２
７４はセットリセット回路２７５をセットし、かつ、セ
ットリセット回路２７５の出力である内部セルフリフレ
ッシュ制御信号が立ち上がる。これにより、ＤＲＡＭ２
は、時刻ｔ３において、内部セルフリフレッシュ制御信
号つまり行選択制御信号によって２回目のリフレッシュ
動作を開始する。この時、図５に示したように、リフレ
ッシュカウンタ２２４のカウント値が、時刻ｔ０のＡか
らＡ＋１にカウントアップされ、ワード線Ｗｎ＋１に対
するリフレッシュ動作が行れる。その後、時刻ｔ３から
期間Ｔ２経過後の時刻ｔ４において、２分周器２６９か
ら出力される分周クロックＣＬＫ４が立ち上がり、前記
説明のように、行選択制御信号によって３回目のリフレ
ッシュ動作を開始する。その後は、外部入力端子（２）
によりセルフリフレッシュ制御信号が“Ｌ”に設定され
るまで時刻ｔ４よりＴ２間隔でリフレッシュ動作を繰り
返し行う。セルフテスト時、前記説明のように内部セル
フリフレッシュ制御信号が行選択制御信号に出力され、
外部入出力端子（０）に行選択制御信号が出力されてい
るが、その動作を図２を用いて説明する。図２におい
て、行選択制御信号が、セレクタ３１２に入力される。
セルフテスト信号が、“Ｈ”であるから、セレクタ３１
２により行選択制御信号が出力され、セレクタ３１３に
入力される。ＤＲＡＭテスト信号が、“Ｈ”であるから
セレクタ３１３でＡ入力が選択されるため、トライステ
ートバッファ３１７に行選択制御信号が入力され、セル
フテスト信号が“Ｈ”のため、ＩＯ制御信号（１）が、
“Ｈ”になり行選択制御信号が、外部入出力端子（０）
に出力される。

【００３１】以上のように本実施の形態によれば、図２
で説明したように、外部テスト入力端子により、半導体
装置１をＤＲＡＭ２のセルフリフレッシュテストモード
に設定すれば、行選択信号を外部入出力端子（０）に出
力することができるため、セルフリフレッシュテスト時
に外部入出力端子（０）の信号によりセルフリフレッシ
ュ周期を測定することで、周期がトリミングで救済でき
ない範囲であれば、不良品と判定し、救済できる範囲で
あれば、以下のような方法で不良品の救済ができ、短時
間でセルフリフレッシュ回路２５０のテストを行うこと
ができる。

【００３２】セルフリフレッシュ周期が規格より長い場
合は、図３のヒューズ２６４を切断することで、ＣＬＫ
１の発振周期を短くすることで、セルフリフレッシュ周
期を短くすることで、周期を規格内に入れることができ
る。また、セルフリフレッシュ周期が規格より短い場合
は、図３のヒューズ２６５またはヒューズ２６６を切断
することでＣＬＫ１の発振周期を長くしてセルフリフレ
ッシュ周期を長くする方法か、ヒューズ２７３を切断す
ることで、セレクタ２７１のＳ入力を“Ｌ”に設定し
て、ＣＬＫ８を選択することでセルフリフレッシュ周期
を長く方法のいずれかを選択して、リフレッシュ周期を
規格内にいれることができる。また、セルフリフレッ
シュ周期が規格内に入っている場合でも、セルフリフレ
ッシュ時の電流値が最小になるよう周期の設定を規格の
最大にトリミングすることもできる。さらに、セルフリ
フレッシュテスト時に外部入出力端子（０）の信号によ
りパルス幅を測定することで、パルス幅がトリミングで
救済できない範囲であれば、不良品と判定し、救済でき
る範囲であれば、図３の第１の遅延回路２７６の遅延値
をトリミングにより救済する。

【００３３】図２で説明したように、ＤＲＡＭ２のデー
タ読み出しテスト時にテストデータ０を出力する外部入
出力端子（０）に、セルフリフレッシュテスト時、行選
択制御信号を出力する回路構成にして、テストデータ
（０）と行選択制御信号で外部入出力端子（０）を兼用
することで、ＤＲＡＭテスト時の外部端子の数を削減す
ることができる。

【００３４】

【発明の効果】本発明によれば、メモリとロジック回路
とが１チップ化された半導体装置であって、セルフリフ
レッシュ制御信号が入力されると、一定の周期を有する
発振クロックを供給するための発振手段と、前記発振ク
ロックに基づいて、メモリセルをリフレッシュするため
の内部セルフリフレッシュ制御信号を供給するための信
号生成手段と、前記内部セルフリフレッシュ制御信号を
外部端子に出力する信号出力手段とを備えることによ
り、前記外部端子の信号の周期とパルス幅を測定する方
法により、前記発振手段及び前記信号生成手段で構成さ
れるセルフリフレッシュ回路をテストできるようにし
た。

【００３５】これにより、前記セルフリフレッシュ回路
のテストを短時間で行うことができ、トリミングによる
セルフリフレッシュ周期の最適化及び不良品の救済を行
うことができる半導体装置を実現できる。

【００３６】また、本発明によれば、信号出力手段は、
メモリからのデータ読み出しテスト時は、テストデータ
を外部端子に出力し、セルフリフレッシュテスト時は、
前記内部セルフリフレッシュ制御信号を外部端子に出力
する回路構成にすることで、ＤＲＡＭテスト用の外部端
子を増やすことなくセルフリフレッシュのテストを行う
ことができる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の構成図

【図２】本発明に係る半導体装置におけるメモリセルア
レイ及びその周辺回路の構成図

【図３】本発明に係る半導体装置におけるセルフリフレ
ッシュ回路の構成図

【図４】ＤＲＡＭのデータ読み出しテスト時のページモ
ードでの読み出しタイミングチャート

【図５】ＤＲＡＭのセルフリフレッシュテスト時の動作
タイミングチャート

【符号の説明】

１半導体装置２ＤＲＡＭ３メモリセルアレイ及び周辺回路４ロジック部２０１〜２０８、２２９セレクタ２１０〜２１４、２３０、２３１インバータ２１５〜２１８Ｄフリップフロップ２１９２入力ＡＮＤ回路２２０３入力ＡＮＤ回路２２１、２３２２入力ＯＲ回路２２２３入力ＯＲ回路２２３タイミング生成回路２２４リフレッシュカウンタ２２５行アドレスラッチ２２６列アドレスラッチ２２７バイトアドレスラッチ２２８テストデコード回路２５０セルフリフレッシュ回路２５１発振回路

Claims

【特許請求の範囲】

【請求項１】１チップ化された半導体装置であって、データを記憶するためのリフレッシュが必要なメモリセ
ルを有するメモリと、セルフリフレッシュ制御信号が入力されると、一定の周
期を有する発振クロックを供給するための発振手段と、
前記発振クロックに基づいて、前記メモリセルをリフレ
ッシュするための内部セルフリフレッシュ制御信号を供
給するための信号生成手段と、前記内部セルフリフレッ
シュ制御信号を外部端子に出力する信号出力手段とを備
えることを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、前記信号出力手段は、メモリからのデータ読み出しテス
ト時は、テストデータを外部端子に出力し、セルフリフ
レッシュテスト時は、前記内部セルフリフレッシュ制御
信号を外部端子に出力することを特徴とする半導体装
置。