JPH11340329A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11340329A JPH11340329A JP10146998A JP14699898A JPH11340329A JP H11340329 A JPH11340329 A JP H11340329A JP 10146998 A JP10146998 A JP 10146998A JP 14699898 A JP14699898 A JP 14699898A JP H11340329 A JPH11340329 A JP H11340329A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 低誘電率層間膜を用いたスルーホール、配線
溝のエッチング工程において、レジストマスクを剥離す
るための酸素プラズマ、あるいは堆積物を除去する際の
有機隔離処理液によって低誘電率層間膜が劣化される。 【解決手段】 低誘電率層間膜（ＨＳＱ膜）１０５上に
シリコン窒化膜１０６を形成し、このシリコン窒化膜１
０６をレジストマスク１０７でパターニングし、レジス
トマスク１０７を酸素プラズマで剥離した後に、シリコ
ン窒化膜１０６をマスクとしてＨＳＱ膜１０５をエッチ
ングする。また、堆積物が発生する前にＨＳＱ膜１０５
の表面をＣＶＤ酸化膜で被覆し、その後に発生した堆積
物を有機剥離液で除去する。ＨＳＱ膜１０５に酸素プラ
ズマ、有機剥離液が接触されることがなく、ＨＳＱ膜１
０５の特性の劣化が防止される。ＨＳＱ本来の低誘電率
を保持し、配線の層間容量を低くでき、デバイスの高速
化が可能となるとともに、膜中の水分も抑制できるた
め、電流リークも抑制でき、腐食も抑制できる。
溝のエッチング工程において、レジストマスクを剥離す
るための酸素プラズマ、あるいは堆積物を除去する際の
有機隔離処理液によって低誘電率層間膜が劣化される。 【解決手段】 低誘電率層間膜（ＨＳＱ膜）１０５上に
シリコン窒化膜１０６を形成し、このシリコン窒化膜１
０６をレジストマスク１０７でパターニングし、レジス
トマスク１０７を酸素プラズマで剥離した後に、シリコ
ン窒化膜１０６をマスクとしてＨＳＱ膜１０５をエッチ
ングする。また、堆積物が発生する前にＨＳＱ膜１０５
の表面をＣＶＤ酸化膜で被覆し、その後に発生した堆積
物を有機剥離液で除去する。ＨＳＱ膜１０５に酸素プラ
ズマ、有機剥離液が接触されることがなく、ＨＳＱ膜１
０５の特性の劣化が防止される。ＨＳＱ本来の低誘電率
を保持し、配線の層間容量を低くでき、デバイスの高速
化が可能となるとともに、膜中の水分も抑制できるた
め、電流リークも抑制でき、腐食も抑制できる。
Description
【０００１】
【発明の属する技術分野】本発明は低誘電率層間膜を有
する半導体装置に関し、特に低誘電率層間膜の上下配線
を接続するためのスルーホールや配線溝を備える半導体
装置の製造方法に関する。
する半導体装置に関し、特に低誘電率層間膜の上下配線
を接続するためのスルーホールや配線溝を備える半導体
装置の製造方法に関する。
【０００２】
【従来の技術】半導体を用いた電子デバイスの中で特に
ロジック系デバイスは、高速動作が要求されている。デ
バイスを高速動作させるためにトランジスタの高速化が
進められてきたが、微細化が進につれ、トランジスタの
寄生容量等による信号遅延よりも配線による遅延が顕在
化し、配線長の長いロジック系デバイスにおいては、配
線遅延をできる限り抑制することが要求されている。そ
のためには、配線遅延時間を決める配線抵抗（Ｒ）と配
線間容量（Ｃ）の積（Ｒ×Ｃ）の値を小さくする必要が
ある。配線抵抗の低減には従来のアルミニウム配線より
も抵抗の低い銅配線が検討されている。一方、配線間容
量の低減に対しては、無機、有機の各種低誘電率膜が検
討されている。その中で近年、低誘電率膜の候補として
無機塗布膜であるＨＳＱ（Hydrogen silsesquioxane ）
膜が有望視されている。
ロジック系デバイスは、高速動作が要求されている。デ
バイスを高速動作させるためにトランジスタの高速化が
進められてきたが、微細化が進につれ、トランジスタの
寄生容量等による信号遅延よりも配線による遅延が顕在
化し、配線長の長いロジック系デバイスにおいては、配
線遅延をできる限り抑制することが要求されている。そ
のためには、配線遅延時間を決める配線抵抗（Ｒ）と配
線間容量（Ｃ）の積（Ｒ×Ｃ）の値を小さくする必要が
ある。配線抵抗の低減には従来のアルミニウム配線より
も抵抗の低い銅配線が検討されている。一方、配線間容
量の低減に対しては、無機、有機の各種低誘電率膜が検
討されている。その中で近年、低誘電率膜の候補として
無機塗布膜であるＨＳＱ（Hydrogen silsesquioxane ）
膜が有望視されている。
【０００３】ところで、このような低誘電率層間膜を用
いて多層配線構造を構築する際には、下層の配線と上層
の配線を接続するためのプラグを形成するために、低誘
電率層間膜にプラグのためのスルーホールをドライエッ
チングにて加工する必要がある。図５はこの種のスルー
ホールの形成方法を工程順に示す図である。図５（ａ）
のように、半導体基板３０１の表面には下層のシリコン
酸化膜３０２とシリコン窒化膜３０３が形成され、これ
らシリコン酸化膜３０２とシリコン窒化膜３０３に形成
された溝内に下層配線としてのアルミニウム配線３０４
が形成されている。そして、前記各酸化膜及びアルミニ
ウム配線上にＨＳＱ膜３０５が層間絶縁膜として形成さ
れている。そして、前記アルミニウム配線３０４上にプ
ラグを形成するために、前記ＨＳＱ膜３０５上にレジス
トマスク３０６を形成し、このレジストマスク３０６を
用いててＨＳＱ膜３０５をドライエッチングし、スルー
ホール３０５ａを開口する。このとき、スルーホール３
０５ａの底部のアルミニウム配線３０４が完全に露出す
るように、充分なオーバーエッチングが施される。この
ときオーバーエッチング量は１００％以上になることも
多く、図５（ｂ）のように、スルーホール３０５ａの内
部には多くのアルミニウム化合物からなる堆積物Ｙが生
成される。
いて多層配線構造を構築する際には、下層の配線と上層
の配線を接続するためのプラグを形成するために、低誘
電率層間膜にプラグのためのスルーホールをドライエッ
チングにて加工する必要がある。図５はこの種のスルー
ホールの形成方法を工程順に示す図である。図５（ａ）
のように、半導体基板３０１の表面には下層のシリコン
酸化膜３０２とシリコン窒化膜３０３が形成され、これ
らシリコン酸化膜３０２とシリコン窒化膜３０３に形成
された溝内に下層配線としてのアルミニウム配線３０４
が形成されている。そして、前記各酸化膜及びアルミニ
ウム配線上にＨＳＱ膜３０５が層間絶縁膜として形成さ
れている。そして、前記アルミニウム配線３０４上にプ
ラグを形成するために、前記ＨＳＱ膜３０５上にレジス
トマスク３０６を形成し、このレジストマスク３０６を
用いててＨＳＱ膜３０５をドライエッチングし、スルー
ホール３０５ａを開口する。このとき、スルーホール３
０５ａの底部のアルミニウム配線３０４が完全に露出す
るように、充分なオーバーエッチングが施される。この
ときオーバーエッチング量は１００％以上になることも
多く、図５（ｂ）のように、スルーホール３０５ａの内
部には多くのアルミニウム化合物からなる堆積物Ｙが生
成される。
【０００４】次いで、図５（ｃ）のように、前記レジス
トマスク３０６を酸素プラズマにて剥離し、またスルー
ホール３０５ａの内部に生じた堆積物Ｙを有機剥離処理
にて除去する。前記有機剥離処理を行う剥離液には、ア
ルミニウムを溶解せずに堆積物を除去する観点から、ヒ
ドロキシルアミン等のアミンを含む溶媒が多く使用され
ている。その後、前記スルーホール３０５ａ内に銅等の
導電材３０７を埋設し、プラグを形成する。なお、ＨＳ
Ｑ膜３０５の下層のシリコン窒化膜３０３は、アルミニ
ウム配線３０４に対してスルーホール３０５ａの目ずれ
が生じた場合に、シリコン窒化膜３０３がエッチングス
トッパとして機能し、下層のシリコン酸化膜３０２がエ
ッチングされることを防止する。以上の説明はプラグを
形成する場合について述べたが、溝配線を形成する場合
でも同様である。特に、銅配線は銅膜のドライエッチン
グが困難なことから、溝配線の構造は避けられない。
トマスク３０６を酸素プラズマにて剥離し、またスルー
ホール３０５ａの内部に生じた堆積物Ｙを有機剥離処理
にて除去する。前記有機剥離処理を行う剥離液には、ア
ルミニウムを溶解せずに堆積物を除去する観点から、ヒ
ドロキシルアミン等のアミンを含む溶媒が多く使用され
ている。その後、前記スルーホール３０５ａ内に銅等の
導電材３０７を埋設し、プラグを形成する。なお、ＨＳ
Ｑ膜３０５の下層のシリコン窒化膜３０３は、アルミニ
ウム配線３０４に対してスルーホール３０５ａの目ずれ
が生じた場合に、シリコン窒化膜３０３がエッチングス
トッパとして機能し、下層のシリコン酸化膜３０２がエ
ッチングされることを防止する。以上の説明はプラグを
形成する場合について述べたが、溝配線を形成する場合
でも同様である。特に、銅配線は銅膜のドライエッチン
グが困難なことから、溝配線の構造は避けられない。
【０００５】
【発明が解決しようとする課題】このように低誘電率層
間膜として有力視されているＨＳＱ膜は、酸素プラズマ
処理や有機剥離処理によって劣化し易く、そのために次
のような問題が生じている。すなわち、前記した従来の
プラグ（スルーホール）や溝配線の形成方法では、レジ
ストマスク３０６を用いてＨＳＱ膜３０５をドライエッ
チングし、しかもその際に下層のアルミニウム配線３０
４が露呈されるようにオーバエッチングを行なってお
り、これが原因となって堆積物Ｙが生成される。このた
め、レジストマスク３０６を剥離する場合や生成された
堆積物Ｙを除去する際に、酸素プラズマ処理や有機剥離
処理が必要とされるが、この酸素プラズマや有機剥離処
理により、ＨＳＱ膜３０５の表面やスルーホール３０５
ａの内面等に酸素プラズマや有機剥離液が接触されるこ
とになり、この接触された部分においてＨＳＱ損傷部Ｘ
が生じ、ＨＳＱ膜３０５が劣化される。
間膜として有力視されているＨＳＱ膜は、酸素プラズマ
処理や有機剥離処理によって劣化し易く、そのために次
のような問題が生じている。すなわち、前記した従来の
プラグ（スルーホール）や溝配線の形成方法では、レジ
ストマスク３０６を用いてＨＳＱ膜３０５をドライエッ
チングし、しかもその際に下層のアルミニウム配線３０
４が露呈されるようにオーバエッチングを行なってお
り、これが原因となって堆積物Ｙが生成される。このた
め、レジストマスク３０６を剥離する場合や生成された
堆積物Ｙを除去する際に、酸素プラズマ処理や有機剥離
処理が必要とされるが、この酸素プラズマや有機剥離処
理により、ＨＳＱ膜３０５の表面やスルーホール３０５
ａの内面等に酸素プラズマや有機剥離液が接触されるこ
とになり、この接触された部分においてＨＳＱ損傷部Ｘ
が生じ、ＨＳＱ膜３０５が劣化される。
【０００６】ＨＳＱ膜が、酸素プラズマ処理や有機剥離
処理によって劣化する理由は、ＨＳＱ膜中のＳｉ−Ｈ結
合が酸素プラズマや有機剥離液によってＳｉ−ＯＨ結合
に変化し、吸湿性の高い膜に変化するためである。ＨＳ
Ｑ膜中に水分を含むと、プラグや溝配線において電流リ
ーク量が増加したり、ＨＳＱ膜の誘電率が増加すること
になる。更に、水分を吸収し易いことで、金属鉛を腐食
し、回路性能を低下させ、かつ最終的に回路の故障を引
き起こすことにもなる。なお、以上の説明はＨＳＱ膜に
おいて生じる問題点を述べたが、これは低誘電率の無機
ＳＯＧ膜（SpinOn Glass ：塗布膜）全般に共通した問
題点であり、また有機ＳＯＧにおいても同じような問題
点を有するものもある。
処理によって劣化する理由は、ＨＳＱ膜中のＳｉ−Ｈ結
合が酸素プラズマや有機剥離液によってＳｉ−ＯＨ結合
に変化し、吸湿性の高い膜に変化するためである。ＨＳ
Ｑ膜中に水分を含むと、プラグや溝配線において電流リ
ーク量が増加したり、ＨＳＱ膜の誘電率が増加すること
になる。更に、水分を吸収し易いことで、金属鉛を腐食
し、回路性能を低下させ、かつ最終的に回路の故障を引
き起こすことにもなる。なお、以上の説明はＨＳＱ膜に
おいて生じる問題点を述べたが、これは低誘電率の無機
ＳＯＧ膜（SpinOn Glass ：塗布膜）全般に共通した問
題点であり、また有機ＳＯＧにおいても同じような問題
点を有するものもある。
【０００７】
【課題を解決するための手段】本発明は、下層の導電膜
上に形成された低誘電率層間膜に上にシリコン窒化膜を
形成する工程と、前記シリコン窒化膜上にレジストマス
クを形成する工程と、前記レジストマスクを用いて前記
シリコン窒化膜を選択的にエッチングして開口窓を形成
する工程と、前記レジストマスクを剥離する工程と、前
記シリコン窒化膜の開口窓を通して前記低誘電率層間膜
を選択的にエッチングして開口を形成する工程を含んで
いる。また、本発明は、前記低誘電率層間膜のエッチン
グ工程において、前記下層の導電膜が露出すると同時も
しくは、露出する少し前でそのエッチングを終了し、そ
の後前記低誘電率層間絶縁膜及びシリコン窒化膜の全面
を覆う被覆酸化膜を形成し、その後に前記開口の底部に
前記下層の導電膜が充分露出するまで前記被覆酸化膜及
び低誘電率層間膜をエッチングする工程を含んでいる。
さらに、本発明は前記工程の後、有機剥離処理を施す工
程を含んでいる。
上に形成された低誘電率層間膜に上にシリコン窒化膜を
形成する工程と、前記シリコン窒化膜上にレジストマス
クを形成する工程と、前記レジストマスクを用いて前記
シリコン窒化膜を選択的にエッチングして開口窓を形成
する工程と、前記レジストマスクを剥離する工程と、前
記シリコン窒化膜の開口窓を通して前記低誘電率層間膜
を選択的にエッチングして開口を形成する工程を含んで
いる。また、本発明は、前記低誘電率層間膜のエッチン
グ工程において、前記下層の導電膜が露出すると同時も
しくは、露出する少し前でそのエッチングを終了し、そ
の後前記低誘電率層間絶縁膜及びシリコン窒化膜の全面
を覆う被覆酸化膜を形成し、その後に前記開口の底部に
前記下層の導電膜が充分露出するまで前記被覆酸化膜及
び低誘電率層間膜をエッチングする工程を含んでいる。
さらに、本発明は前記工程の後、有機剥離処理を施す工
程を含んでいる。
【０００８】本発明によれば、レジストマスクを剥離す
るための酸素プラズマが、最終的に半導体装置の層間膜
として構成される低誘電率層間膜の領域に接触されるこ
とがなく、低誘電率層間膜の劣化が防止される。また、
開口内に発生する堆積物を有機剥離液で処理する場合に
は、低誘電率層間膜はＣＶＤ酸化膜にて被覆されている
ため、有機剥離液が低誘電率層間膜に接触することがな
く、低誘電率層間膜の劣化が防止される。これにより、
信頼性の高い低誘電率層間膜を有する半導体装置の製造
が実現できる。
るための酸素プラズマが、最終的に半導体装置の層間膜
として構成される低誘電率層間膜の領域に接触されるこ
とがなく、低誘電率層間膜の劣化が防止される。また、
開口内に発生する堆積物を有機剥離液で処理する場合に
は、低誘電率層間膜はＣＶＤ酸化膜にて被覆されている
ため、有機剥離液が低誘電率層間膜に接触することがな
く、低誘電率層間膜の劣化が防止される。これにより、
信頼性の高い低誘電率層間膜を有する半導体装置の製造
が実現できる。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１及び図２は本発明を半導体装置
の下層配線と上層配線とを電気接続するためのプラグを
層間膜に形成する実施形態を工程順に示す図である。図
１（ａ）のように、半導体基板１０１の表面にはシリコ
ン酸化膜１０２及びシリコン窒化膜１０３が形成され、
これらシリコン窒化膜１０２とシリコン酸化膜１０３に
は溝が形成され、この溝内にアルミニウムが埋設されて
下層のアルミニウム配線１０４が形成されている。そし
て、前記シリコン窒化膜１０３及びアルミニウム配線１
０４上に膜厚８００ｎｍのＨＳＱ膜１０５が形成され、
その上に膜厚２５０ｎｍ程度のシリコン窒化膜１０６が
形成されている。そして、前記シリコン窒化膜１０６の
上に、所要箇所に窓１０７ａが開口されたレジストマス
ク１０７を形成し、前記レジストマスク１０７を利用し
て前記シリコン窒化膜１０６を選択的にドライエッチン
グし、前記シリコン窒化膜１０６に直径０. ２５μｍの
開口窓１０６ａを形成する。その後、図１（ｂ）のよう
に、前記レジストマスク１０７を酸素プラズマにて剥離
する。
参照して説明する。図１及び図２は本発明を半導体装置
の下層配線と上層配線とを電気接続するためのプラグを
層間膜に形成する実施形態を工程順に示す図である。図
１（ａ）のように、半導体基板１０１の表面にはシリコ
ン酸化膜１０２及びシリコン窒化膜１０３が形成され、
これらシリコン窒化膜１０２とシリコン酸化膜１０３に
は溝が形成され、この溝内にアルミニウムが埋設されて
下層のアルミニウム配線１０４が形成されている。そし
て、前記シリコン窒化膜１０３及びアルミニウム配線１
０４上に膜厚８００ｎｍのＨＳＱ膜１０５が形成され、
その上に膜厚２５０ｎｍ程度のシリコン窒化膜１０６が
形成されている。そして、前記シリコン窒化膜１０６の
上に、所要箇所に窓１０７ａが開口されたレジストマス
ク１０７を形成し、前記レジストマスク１０７を利用し
て前記シリコン窒化膜１０６を選択的にドライエッチン
グし、前記シリコン窒化膜１０６に直径０. ２５μｍの
開口窓１０６ａを形成する。その後、図１（ｂ）のよう
に、前記レジストマスク１０７を酸素プラズマにて剥離
する。
【００１０】次に、図１（ｃ）のように、ドライエッチ
ングされた前記シリコン窒化膜１０６をマスクとし、前
記開口窓１０６ａを通して前記ＨＳＱ膜１０５をドライ
エッチングする。このＨＳＱ膜１０５をドライエッチン
グするガスは、シリコン酸化膜をエッチングする炭素、
フッ素混合ガス（場合によっては水素ガス、Ａｒガスを
混合）と同じで、シリコン窒化膜に対してはエッチング
速度は１０倍以上低い。そして、このドライエッチング
により前記ＨＳＱ膜１０５にスルーホール１０５ａを開
口するが、スルーホール底部のアルミニウム配線１０４
が露出すると同時もしくは、露出する少し前に前記ドラ
イエッチングを終了する。続いて、図２（ａ）のよう
に、前記ＨＳＱ膜１０５の表面及び前記スルーホール１
０５ａの内面を覆うようにプラズマＣＶＤ酸化膜１０８
にて被覆する。被覆するプラズマＣＶＤ酸化膜１０８の
厚みは、ＨＳＱ膜１０５の低誘電率特性が層間容量に反
映されるように、すなわちＨＳＱ膜１０５により低誘電
率特性が大きく損なわれることがないように、３〜４０
ｎｍ程度が望ましい。
ングされた前記シリコン窒化膜１０６をマスクとし、前
記開口窓１０６ａを通して前記ＨＳＱ膜１０５をドライ
エッチングする。このＨＳＱ膜１０５をドライエッチン
グするガスは、シリコン酸化膜をエッチングする炭素、
フッ素混合ガス（場合によっては水素ガス、Ａｒガスを
混合）と同じで、シリコン窒化膜に対してはエッチング
速度は１０倍以上低い。そして、このドライエッチング
により前記ＨＳＱ膜１０５にスルーホール１０５ａを開
口するが、スルーホール底部のアルミニウム配線１０４
が露出すると同時もしくは、露出する少し前に前記ドラ
イエッチングを終了する。続いて、図２（ａ）のよう
に、前記ＨＳＱ膜１０５の表面及び前記スルーホール１
０５ａの内面を覆うようにプラズマＣＶＤ酸化膜１０８
にて被覆する。被覆するプラズマＣＶＤ酸化膜１０８の
厚みは、ＨＳＱ膜１０５の低誘電率特性が層間容量に反
映されるように、すなわちＨＳＱ膜１０５により低誘電
率特性が大きく損なわれることがないように、３〜４０
ｎｍ程度が望ましい。
【００１１】次いで、図２（ｂ）のように、前記プラズ
マＣＶＤ酸化膜１０８で被覆された状態で、異方性エッ
チングを行うことで、ＨＳＱ膜１０５の表面及びスルー
ホール１０５ａの底面に対してエッチングを進め、スル
ーホール底部のアルミニウム配線１０４が充分露出する
までオーバーエッチングする。この追加エッチングによ
ってスルーホール１０５ａの底部とシリコン窒化膜１０
６上のプラズマＣＶＤ酸化膜１０８はほぼエッチング除
去される。このオーバーエッチングによりアルミニウム
化合物からなる堆積物Ｙがスルーホール１０５ａの内側
面のプラズマＣＶＤ酸化膜１０８の上に生成される。し
たがって、この状態で有機剥離処理を施して堆積物Ｙを
除去し、さらに、図２（ｃ）のように、前記スルーホー
ル１０５ａ内に銅等の導電材１０９を埋設し、かつ表面
を平坦化することでプラグを形成することができる。
マＣＶＤ酸化膜１０８で被覆された状態で、異方性エッ
チングを行うことで、ＨＳＱ膜１０５の表面及びスルー
ホール１０５ａの底面に対してエッチングを進め、スル
ーホール底部のアルミニウム配線１０４が充分露出する
までオーバーエッチングする。この追加エッチングによ
ってスルーホール１０５ａの底部とシリコン窒化膜１０
６上のプラズマＣＶＤ酸化膜１０８はほぼエッチング除
去される。このオーバーエッチングによりアルミニウム
化合物からなる堆積物Ｙがスルーホール１０５ａの内側
面のプラズマＣＶＤ酸化膜１０８の上に生成される。し
たがって、この状態で有機剥離処理を施して堆積物Ｙを
除去し、さらに、図２（ｃ）のように、前記スルーホー
ル１０５ａ内に銅等の導電材１０９を埋設し、かつ表面
を平坦化することでプラグを形成することができる。
【００１２】なお、ＨＳＱ膜１０５の下層のシリコン窒
化膜１０３は、ＨＳＱ膜１０５のオーバーエッチングを
行う際に、下層のアルミニウム配線１０４とＨＳＱ膜１
０５のスルーホール１０５ａとの間に目ずれが生じた場
合に、下層のシリコン酸化膜１０２がエッチングされる
ことを防止するためのエッチングストッパとして機能す
る。また、ＨＳＱ膜１０５上のシリコン窒化膜１０６
は、更に上段の配線を形成する際のストッパとして利用
される。
化膜１０３は、ＨＳＱ膜１０５のオーバーエッチングを
行う際に、下層のアルミニウム配線１０４とＨＳＱ膜１
０５のスルーホール１０５ａとの間に目ずれが生じた場
合に、下層のシリコン酸化膜１０２がエッチングされる
ことを防止するためのエッチングストッパとして機能す
る。また、ＨＳＱ膜１０５上のシリコン窒化膜１０６
は、更に上段の配線を形成する際のストッパとして利用
される。
【００１３】このように、この製造方法では、ＨＳＱ膜
１０５の表面にシリコン窒化膜１０６を形成し、このシ
リコン窒化膜１０６をレジストマスク１０７を用いて選
択エッチングした上でレジストマスク１０７を酸素プラ
ズマによって剥離するため、酸素プラズマはシリコン窒
化膜１０６がエッチングされた開口窓１０６ａにおいて
のみＨＳＱ膜１０５に接触されることになり、ＨＳＱ膜
１０５のこの領域は後工程でエッチング除去されるた
め、結局半導体装置として構成されるＨＳＱ膜１０５の
部分が酸素プラズマによって劣化されることは防止され
る。また、ＨＳＱ膜１０５のスルーホール１０５ａのエ
ッチングでは、アルミニウム配線１０４が露呈される前
後でエッチングを停止した上で、プラズマＣＶＤ酸化膜
１０８を形成しているので、その後に生じた堆積物Ｙを
剥離する際の剥離液はプラズマＣＶＤ酸化膜１０８によ
って遮断されることになり、剥離液がＨＳＱ膜１０５に
直接接触することはなく、ＨＳＱ膜１０５が劣化される
ことはない。
１０５の表面にシリコン窒化膜１０６を形成し、このシ
リコン窒化膜１０６をレジストマスク１０７を用いて選
択エッチングした上でレジストマスク１０７を酸素プラ
ズマによって剥離するため、酸素プラズマはシリコン窒
化膜１０６がエッチングされた開口窓１０６ａにおいて
のみＨＳＱ膜１０５に接触されることになり、ＨＳＱ膜
１０５のこの領域は後工程でエッチング除去されるた
め、結局半導体装置として構成されるＨＳＱ膜１０５の
部分が酸素プラズマによって劣化されることは防止され
る。また、ＨＳＱ膜１０５のスルーホール１０５ａのエ
ッチングでは、アルミニウム配線１０４が露呈される前
後でエッチングを停止した上で、プラズマＣＶＤ酸化膜
１０８を形成しているので、その後に生じた堆積物Ｙを
剥離する際の剥離液はプラズマＣＶＤ酸化膜１０８によ
って遮断されることになり、剥離液がＨＳＱ膜１０５に
直接接触することはなく、ＨＳＱ膜１０５が劣化される
ことはない。
【００１４】図３及び図４は本発明を溝配線に適用した
実施形態を製造工程順に示す図である。また、この実施
形態では低誘電率層間膜として、無機ＳＯＧ膜を用いた
例を示している。先ず、図３（ａ）のように、前記第１
の実施形態と同様にシリコン酸化膜２０２、シリコン窒
化膜２０３及び下層のタングステンプラグ２０４が形成
された半導体基板２０１上に、膜厚４００ｎｍの無機Ｓ
ＯＧ膜２０５を形成する。さらに、その上にシリコン窒
化膜２０６を形成し、レジストマスク２０７により前記
シリコン窒化膜２０６を選択的にドライエッチングし、
開口窓２０６ａを形成する。その後、図３（ｂ）のよう
に、前記レジストマスク２０７を酸素プラズマにて剥離
する。
実施形態を製造工程順に示す図である。また、この実施
形態では低誘電率層間膜として、無機ＳＯＧ膜を用いた
例を示している。先ず、図３（ａ）のように、前記第１
の実施形態と同様にシリコン酸化膜２０２、シリコン窒
化膜２０３及び下層のタングステンプラグ２０４が形成
された半導体基板２０１上に、膜厚４００ｎｍの無機Ｓ
ＯＧ膜２０５を形成する。さらに、その上にシリコン窒
化膜２０６を形成し、レジストマスク２０７により前記
シリコン窒化膜２０６を選択的にドライエッチングし、
開口窓２０６ａを形成する。その後、図３（ｂ）のよう
に、前記レジストマスク２０７を酸素プラズマにて剥離
する。
【００１５】次に、図３（ｃ）のように、ドライエッチ
ングされたシリコン窒化膜２０６をマスクとして前記無
機ＳＯＧ膜２０５をドライエッチングし、配線用溝２０
５ａを加工する。この無機ＳＯＧ膜２０５のドライエッ
チングにおいても、前記第１の実施形態のＨＳＱ膜の場
合と同じような組成のエッチングガスを使用し、エッチ
ングは配線用溝２０５ａの底部のタングステンプラグ２
０４が露出すると同時もしくは、露出する少し前に終了
する。そして、図４（ａ）のように、前記無機ＳＯＧ膜
２０５の表面と配線用溝２０５ａの内面を通常のＣＶＤ
酸化膜２０８にて被覆する。被覆するＣＶＤ酸化膜２０
８の厚みも第１の実施形態の場合と同様に、無機ＳＯＧ
膜２０５の低誘電率特性が充分層間容量に反映できるよ
うに、３〜４０ｎｍ程度が望ましい。
ングされたシリコン窒化膜２０６をマスクとして前記無
機ＳＯＧ膜２０５をドライエッチングし、配線用溝２０
５ａを加工する。この無機ＳＯＧ膜２０５のドライエッ
チングにおいても、前記第１の実施形態のＨＳＱ膜の場
合と同じような組成のエッチングガスを使用し、エッチ
ングは配線用溝２０５ａの底部のタングステンプラグ２
０４が露出すると同時もしくは、露出する少し前に終了
する。そして、図４（ａ）のように、前記無機ＳＯＧ膜
２０５の表面と配線用溝２０５ａの内面を通常のＣＶＤ
酸化膜２０８にて被覆する。被覆するＣＶＤ酸化膜２０
８の厚みも第１の実施形態の場合と同様に、無機ＳＯＧ
膜２０５の低誘電率特性が充分層間容量に反映できるよ
うに、３〜４０ｎｍ程度が望ましい。
【００１６】次いで、図４（ｂ）のように、前記無機Ｓ
ＯＧ膜２０５の表面及び配線溝２０５ａの内面がＣＶＤ
酸化膜２０８で被覆された状態で異方性のドライエッチ
ングを追加し、配線溝２０５ａの底部のタングステンプ
ラグ２０４が充分露出するまでオーバーエッチングす
る。オーバーエッチング終了後、ＣＶＤ酸化膜２０８の
上に堆積物Ｙが生成されるため、有機剥離処理を施して
堆積物Ｙを除去する。その後、図４（ｃ）のように、配
線溝２０５ａに銅２０９を埋設し、前記タングステンプ
ラグ２０４に電気接続される銅配線が形成される。
ＯＧ膜２０５の表面及び配線溝２０５ａの内面がＣＶＤ
酸化膜２０８で被覆された状態で異方性のドライエッチ
ングを追加し、配線溝２０５ａの底部のタングステンプ
ラグ２０４が充分露出するまでオーバーエッチングす
る。オーバーエッチング終了後、ＣＶＤ酸化膜２０８の
上に堆積物Ｙが生成されるため、有機剥離処理を施して
堆積物Ｙを除去する。その後、図４（ｃ）のように、配
線溝２０５ａに銅２０９を埋設し、前記タングステンプ
ラグ２０４に電気接続される銅配線が形成される。
【００１７】この第２の実施形態においても、無機ＳＯ
Ｇ膜２０５の表面にシリコン窒化膜２０６を形成し、こ
のシリコン窒化膜２０６をレジストマスク２０７を用い
て選択エッチングした上でレジストマスク２０７を酸素
プラズマによって剥離するため、無機ＳＯＧ膜２０５が
酸素プラズマによって劣化されることは防止される。ま
た、無機ＳＯＧ膜２０５の配線溝２０５ａのエッチング
では、タングステンプラグ２０４が露呈される前後でエ
ッチングを停止した上で、ＣＶＤ酸化膜２０８を形成し
ているので、その後に生じた堆積物Ｙを剥離する際の剥
離液はＣＶＤ酸化膜２０８によって遮断されることにな
り、無機ＳＯＧ膜２０５へ剥離液が直接接触することは
なく、無機ＳＯＧ膜２０５が劣化されることはない。
Ｇ膜２０５の表面にシリコン窒化膜２０６を形成し、こ
のシリコン窒化膜２０６をレジストマスク２０７を用い
て選択エッチングした上でレジストマスク２０７を酸素
プラズマによって剥離するため、無機ＳＯＧ膜２０５が
酸素プラズマによって劣化されることは防止される。ま
た、無機ＳＯＧ膜２０５の配線溝２０５ａのエッチング
では、タングステンプラグ２０４が露呈される前後でエ
ッチングを停止した上で、ＣＶＤ酸化膜２０８を形成し
ているので、その後に生じた堆積物Ｙを剥離する際の剥
離液はＣＶＤ酸化膜２０８によって遮断されることにな
り、無機ＳＯＧ膜２０５へ剥離液が直接接触することは
なく、無機ＳＯＧ膜２０５が劣化されることはない。
【００１８】なお、前記各実施形態では、アルミニウム
配線及びタングステンプラグ上にＨＳＱ膜或いは無機Ｓ
ＧＯ膜の低誘電率層間膜を形成した例を示しているが、
アルミニウム配線に代えてアルミニウムプラグ、あるい
は銅プラグであってもよい。また、低誘電率層間膜は、
前記したように、一部の有機ＳＯＧ膜の場合にも本発明
を同様に適用することが可能である。
配線及びタングステンプラグ上にＨＳＱ膜或いは無機Ｓ
ＧＯ膜の低誘電率層間膜を形成した例を示しているが、
アルミニウム配線に代えてアルミニウムプラグ、あるい
は銅プラグであってもよい。また、低誘電率層間膜は、
前記したように、一部の有機ＳＯＧ膜の場合にも本発明
を同様に適用することが可能である。
【００１９】
【発明の効果】以上説明したように本発明は、低誘電率
層間膜上にシリコン窒化膜を形成し、このシリコン窒化
膜をレジストマスクでパターニングし、レジストマスク
を酸素プラズマで剥離した後に、シリコン窒化膜をマス
クとして低誘電率層間膜をエッチングする。また、堆積
物が発生する前に低誘電率層間膜の表面をＣＶＤ酸化膜
で被覆し、その後に発生した堆積物を有機剥離液で除去
する。これにより、本発明では、低誘電率層間膜に酸素
プラズマ、有機剥離液が接触されることがなく、低誘電
率層間膜の特性の劣化が防止される。したがって、配線
の層間容量を低くでき、デバイスの高速化が可能になる
とともに、膜中の水分を抑制して電流リークも抑制で
き、かつ腐食も抑制できるため、信頼性の高いデバイス
を形成することができ、回路性能を安定化することがで
きる。
層間膜上にシリコン窒化膜を形成し、このシリコン窒化
膜をレジストマスクでパターニングし、レジストマスク
を酸素プラズマで剥離した後に、シリコン窒化膜をマス
クとして低誘電率層間膜をエッチングする。また、堆積
物が発生する前に低誘電率層間膜の表面をＣＶＤ酸化膜
で被覆し、その後に発生した堆積物を有機剥離液で除去
する。これにより、本発明では、低誘電率層間膜に酸素
プラズマ、有機剥離液が接触されることがなく、低誘電
率層間膜の特性の劣化が防止される。したがって、配線
の層間容量を低くでき、デバイスの高速化が可能になる
とともに、膜中の水分を抑制して電流リークも抑制で
き、かつ腐食も抑制できるため、信頼性の高いデバイス
を形成することができ、回路性能を安定化することがで
きる。
【図１】本発明の第１の実施形態を工程順に示す断面図
のその１である。
のその１である。
【図２】本発明の第１の実施形態を工程順に示す断面図
のその２である。
のその２である。
【図３】本発明の第２の実施形態を工程順に示す断面図
のその１である。
のその１である。
【図４】本発明の第２の実施形態を工程順に示す断面図
のその２である。
のその２である。
【図５】従来の製造方法の一例を工程順に示す断面図で
ある。
ある。
１０１，２０１ 半導体基板 １０２，２０２ シリコン酸化膜 １０３，２０３ シリコン窒化膜 １０４ アルミニウム配線 ２０４ タングステンプラグ １０５ ＨＳＱ膜 １０５ａ スルーホール ２０５ 無機ＳＯＧ膜 ２０５ａ 配線溝 １０６，２０６ シリコン窒化膜 １０７，２０７ レジストマスク １０８，２０８ ＣＶＤ酸化膜
Claims (6)
- 【請求項１】 下層の導電膜上に形成された低誘電率層
間膜に前記下層の導電膜を露呈する開口を選択的にエッ
チングする工程を含む半導体装置の製造方法において、
前記低誘電率層間膜上にシリコン窒化膜を形成する工程
と、前記シリコン窒化膜上にレジストマスクを形成する
工程と、前記レジストマスクを用いて前記シリコン窒化
膜を選択的にエッチングして開口窓を形成する工程と、
前記レジストマスクを剥離する工程と、前記シリコン窒
化膜の前記開口窓を通して前記低誘電率層間膜を選択的
にエッチングして前記下層の導電膜を露呈する開口を形
成する工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記低誘電率層間膜の前記開口のエッチ
ング工程において、前記下層の導電膜が露出すると同時
もしくは、露出する少し前でそのエッチングを終了し、
その後前記低誘電率層間絶縁膜及びシリコン窒化膜の全
面を覆う被覆酸化膜を形成し、その後に前記開口の底部
に前記下層の導電膜が充分露出するまで前記被覆酸化膜
及び低誘電率層間膜をエッチングする工程を含む請求項
１に記載の半導体装置の製造方法。 - 【請求項３】 請求項２に記載の工程の後、有機剥離処
理を施す工程を含むことを特徴とする半導体装置の製造
方法。 - 【請求項４】 前記被覆酸化膜の膜厚を３〜４０ｎｍと
することを特徴とする請求項２または３に記載の半導体
装置の製造方法。 - 【請求項５】 前記被覆酸化膜はＣＶＤ酸化膜である請
求項４に記載の半導体装置の製造方法。 - 【請求項６】 前記低誘電率層間膜が、ＨＳＱ（Hydrog
en silsesquioxane）又は無機ＳＯＧ（Spin On Glass
）膜、或いは一部の有機ＳＯＧ膜である請求項１ない
し５のいずれかに記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10146998A JP3107047B2 (ja) | 1998-05-28 | 1998-05-28 | 半導体装置の製造方法 |
| TW088107269A TW415022B (en) | 1998-05-28 | 1999-05-04 | Semiconductor device and method of manufacturing the same capable of reducing deterioration of low dielectric constant film |
| US09/311,999 US6624061B2 (en) | 1998-05-28 | 1999-05-14 | Semiconductor device and method of manufacturing the same capable of reducing deterioration of low dielectric constant film |
| KR1019990018683A KR100333562B1 (ko) | 1998-05-28 | 1999-05-24 | 저유전율막의 열화를 감소시킬 수 있는 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10146998A JP3107047B2 (ja) | 1998-05-28 | 1998-05-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340329A true JPH11340329A (ja) | 1999-12-10 |
| JP3107047B2 JP3107047B2 (ja) | 2000-11-06 |
Family
ID=15420285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10146998A Expired - Fee Related JP3107047B2 (ja) | 1998-05-28 | 1998-05-28 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6624061B2 (ja) |
| JP (1) | JP3107047B2 (ja) |
| KR (1) | KR100333562B1 (ja) |
| TW (1) | TW415022B (ja) |
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| KR100465835B1 (ko) * | 2002-06-29 | 2005-01-13 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
| CN1293622C (zh) * | 2001-12-26 | 2007-01-03 | 株式会社东芝 | 半导体器件及其制造方法 |
| KR100783868B1 (ko) * | 2000-04-25 | 2007-12-10 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치의 제조방법 및 반도체장치 |
| JP2010092987A (ja) * | 2008-10-06 | 2010-04-22 | Toshiba Corp | 半導体装置 |
| US7719300B2 (en) | 2007-03-13 | 2010-05-18 | Kabushiki Kaisha Nihon Micronics | Method for testing a semiconductor wafer and apparatus thereof |
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|---|---|---|---|---|
| JP2001044202A (ja) * | 1999-07-30 | 2001-02-16 | Nec Corp | 半導体装置及びその製造方法 |
| KR100533390B1 (ko) * | 1999-08-09 | 2005-12-06 | 매그나칩 반도체 유한회사 | 반도체소자의 금속배선패턴 형성방법 |
| JP3752949B2 (ja) * | 2000-02-28 | 2006-03-08 | 日立化成工業株式会社 | 配線基板及び半導体装置 |
| JP4368498B2 (ja) * | 2000-05-16 | 2009-11-18 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置、半導体ウェーハおよびこれらの製造方法 |
| JP3609761B2 (ja) * | 2001-07-19 | 2005-01-12 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JP4778660B2 (ja) * | 2001-11-27 | 2011-09-21 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100413496B1 (ko) * | 2001-12-28 | 2004-01-03 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
| JP3667303B2 (ja) * | 2002-06-04 | 2005-07-06 | 沖電気工業株式会社 | 多層配線構造部の製造方法 |
| DE10240176A1 (de) * | 2002-08-30 | 2004-04-29 | Advanced Micro Devices, Inc., Sunnyvale | Ein dielektrischer Schichtstapel mit kleiner Dielektrizitätskonstante einschliesslich einer Ätzindikatorschicht zur Anwendung in der dualen Damaszenertechnik |
| JP4050631B2 (ja) * | 2003-02-21 | 2008-02-20 | 株式会社ルネサステクノロジ | 電子デバイスの製造方法 |
| US7348281B2 (en) * | 2003-09-19 | 2008-03-25 | Brewer Science Inc. | Method of filling structures for forming via-first dual damascene interconnects |
| US7519407B2 (en) * | 2006-02-21 | 2009-04-14 | Physical Logic Ag | Optical sensing catheter system |
| US20070197888A1 (en) * | 2006-02-21 | 2007-08-23 | Physical Logic Ag | Blood Oxygenation Sensor |
| CN102543733B (zh) * | 2010-12-08 | 2016-03-02 | 无锡华润上华科技有限公司 | Dmos工艺流程中的对位标记方法 |
| US8772101B2 (en) * | 2012-11-08 | 2014-07-08 | Globalfoundries Inc. | Methods of forming replacement gate structures on semiconductor devices and the resulting device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01150342A (ja) | 1987-12-07 | 1989-06-13 | Nec Corp | 多層配線構造体及びその製造方法 |
| JPH02142162A (ja) | 1988-11-22 | 1990-05-31 | Nec Corp | 半導体装置およびその製造方法 |
| JPH03104260A (ja) | 1989-09-19 | 1991-05-01 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0468531A (ja) | 1990-07-09 | 1992-03-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH05243388A (ja) | 1991-11-29 | 1993-09-21 | Nec Corp | 半導体装置の製造方法 |
| JPH065711A (ja) | 1992-06-16 | 1994-01-14 | Nec Corp | 半導体装置の製造方法 |
| JPH07335758A (ja) | 1994-04-15 | 1995-12-22 | Matsushita Electric Ind Co Ltd | 多層金属配線の形成方法 |
| JP2842328B2 (ja) | 1995-08-18 | 1999-01-06 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH09306988A (ja) * | 1996-03-13 | 1997-11-28 | Sony Corp | 多層配線の形成方法 |
| TW383462B (en) * | 1998-05-29 | 2000-03-01 | United Semiconductor Corp | Manufacturing method for via |
-
1998
- 1998-05-28 JP JP10146998A patent/JP3107047B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-04 TW TW088107269A patent/TW415022B/zh not_active IP Right Cessation
- 1999-05-14 US US09/311,999 patent/US6624061B2/en not_active Expired - Fee Related
- 1999-05-24 KR KR1019990018683A patent/KR100333562B1/ko not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
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