JPH0468531A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0468531A JPH0468531A JP18376390A JP18376390A JPH0468531A JP H0468531 A JPH0468531 A JP H0468531A JP 18376390 A JP18376390 A JP 18376390A JP 18376390 A JP18376390 A JP 18376390A JP H0468531 A JPH0468531 A JP H0468531A
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- JP
- Japan
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- resist
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- aluminum
- aluminum wiring
- nitride film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置製造方法の特にシリコン基板を
用いた半導体装置の層間配線用開孔（以下スルーホール
と呼ぶ）の形成方法に関するものである。
用いた半導体装置の層間配線用開孔（以下スルーホール
と呼ぶ）の形成方法に関するものである。
第２図は従来のスルーホールの形成工程を示す断面図で
、図において、（１）は１層目のアルミ配線、 （２）
は層間絶縁膜である層間酸化膜、（３）はレジメ） 、
（４）はアルミとレジストの反応生成物であるポリマ、
（５）は２層目のアルミ配線である。
、図において、（１）は１層目のアルミ配線、 （２）
は層間絶縁膜である層間酸化膜、（３）はレジメ） 、
（４）はアルミとレジストの反応生成物であるポリマ、
（５）は２層目のアルミ配線である。
次にヌル−ホールの形成工程について説明する。
初めに、１層目のアルミ配線（１）上に、層間絶縁膜と
して層間酸化膜（２）を形成する（（８）図）。次にレ
ジスト（３）を塗布し、ヌル−ホールのバターニングを
行ない（（ｂ）図）、ついで、層間酸化膜の乾式エツチ
ングを行ない、スルーホールをあける（（Ｃ）図）。そ
うしてレジスト（３）を除去しく（ｄ）図）、さらに、
２層目のアルミ配Ｍ （５）を行ない（（ｅ）図）、最
後に、１層目と２層目のアルミ配置ｍ （１） （５）
が電気的に接続される（（ｒ）図〜（ｈ１図）。
して層間酸化膜（２）を形成する（（８）図）。次にレ
ジスト（３）を塗布し、ヌル−ホールのバターニングを
行ない（（ｂ）図）、ついで、層間酸化膜の乾式エツチ
ングを行ない、スルーホールをあける（（Ｃ）図）。そ
うしてレジスト（３）を除去しく（ｄ）図）、さらに、
２層目のアルミ配Ｍ （５）を行ない（（ｅ）図）、最
後に、１層目と２層目のアルミ配置ｍ （１） （５）
が電気的に接続される（（ｒ）図〜（ｈ１図）。
従来の半導体装置のスルーホール形成方法は以上のよう
く形成されていたので、ヌル−ホールの酸化膜エツチン
グ時に、酸化膜が完全に除去されなければ１層目のアル
ミ配線と２層目のアルミ配線のオープン不良が発生する
ため、酸化膜の乾式エツチングはオーバエツチングを行
なうため、１層目のアルミ配線がわずかではあるがエツ
チングされ、そのエツチングされたアルミの粒子とレジ
ストの粒子の反応生成物（以下ポリマーと呼ぶ）が第２
図（ｆ）に示すように、スルーホーｆｖｌＩｌ壁に付着
し、レジスト除去を行なってもアルミとレジストのポリ
マは除去されず第２図−）のようになり、２層目アルミ
Ｉ！！ｉ！線のカバレッジを悪化させ、１層目アルミ配
線と２層目アルミ配線との断線が生じるなどの問題点が
あった。
く形成されていたので、ヌル−ホールの酸化膜エツチン
グ時に、酸化膜が完全に除去されなければ１層目のアル
ミ配線と２層目のアルミ配線のオープン不良が発生する
ため、酸化膜の乾式エツチングはオーバエツチングを行
なうため、１層目のアルミ配線がわずかではあるがエツ
チングされ、そのエツチングされたアルミの粒子とレジ
ストの粒子の反応生成物（以下ポリマーと呼ぶ）が第２
図（ｆ）に示すように、スルーホーｆｖｌＩｌ壁に付着
し、レジスト除去を行なってもアルミとレジストのポリ
マは除去されず第２図−）のようになり、２層目アルミ
Ｉ！！ｉ！線のカバレッジを悪化させ、１層目アルミ配
線と２層目アルミ配線との断線が生じるなどの問題点が
あった。
この発明は上記のような問題点を解決するためになされ
たもので、アルミとレジストのポリマが発生しない半導
体装置のスルーホールの形成方法を得ることを目的とす
る。
たもので、アルミとレジストのポリマが発生しない半導
体装置のスルーホールの形成方法を得ることを目的とす
る。
〔課題を解決するための手段］
この発明に係る半導体装置の製造方法は、スルーホール
の酸化膜エツチングのマスクとして、レジストの代りに
窒化膜を用いたものである。
の酸化膜エツチングのマスクとして、レジストの代りに
窒化膜を用いたものである。
〔作用ｊ
この発明における半導体装置の窒化膜は、レジストの代
りに窒化膜を用いることにより、アルミとレジストの反
応生成物ポリマの発生を防ぐことができる。
りに窒化膜を用いることにより、アルミとレジストの反
応生成物ポリマの発生を防ぐことができる。
以下、この発明の一実施例を図について説明する。
第１図は、この発明の一実施例である半導体装置の製造
工程を示す断面図で、図中符号（１）〜（５）は前記従
来のものと同一につきその説明は省略する、図において
、（６）は１層目アルミ配線等に悪影響を与えないよう
な低温で形成された窒化膜である。
工程を示す断面図で、図中符号（１）〜（５）は前記従
来のものと同一につきその説明は省略する、図において
、（６）は１層目アルミ配線等に悪影響を与えないよう
な低温で形成された窒化膜である。
次にスルーホールの形成工程について説明する。
層間酸化膜（２）上に窒化膜（６）を形成しく（ｂ）図
）、その上にレジスト（３）を塗布し、スルーホールの
パタニングを行なう（（Ｃ）図）。次いで、窒化膜（６
）のエツチングを行なった後、レジスト（３）を除去す
る（（ｄ）図）。さらに１層間酸化膜（２）の乾式エツ
チングを行ないスルーホールが形成される（（ｅ）図）
。
）、その上にレジスト（３）を塗布し、スルーホールの
パタニングを行なう（（Ｃ）図）。次いで、窒化膜（６
）のエツチングを行なった後、レジスト（３）を除去す
る（（ｄ）図）。さらに１層間酸化膜（２）の乾式エツ
チングを行ないスルーホールが形成される（（ｅ）図）
。
その後、２層目アルミ配線（５）を形成し、１層目アル
ミ配線（１）と２層目アルミ配線（５）が接続される（
（１′）図）。
ミ配線（１）と２層目アルミ配線（５）が接続される（
（１′）図）。
以上のようＫこの発明によれば、窒化膜が層間酸化膜の
乾式エツチングのマスクとなるので、アルミとレジスト
のに応生成物であるポリマの発生を防止することができ
、２層目のアルミ配線の断線が生じるのを防止すること
ができる。
乾式エツチングのマスクとなるので、アルミとレジスト
のに応生成物であるポリマの発生を防止することができ
、２層目のアルミ配線の断線が生じるのを防止すること
ができる。
第１図（８）〜（ｒｌ Ｆｉこの発明の一実施例である
半導体装置の製造工程を示す断面図、第２図（ｓ）〜伽
）は従来の半導体装置のヌル−ホールの形成工程を示す
断面図である。 図において、（１）は１層目アルミ配線、（２）は層間
絶縁膜、（３）はレジス）、（５）ｔ−１：２層目アル
ミ配線、（６）は窒化膜を示す。 なお、図中、同一符号は同一、または相幽部分を示す。 第１図 代 珊 人 大 岩 増 雄第２図 Ａζ９マ
半導体装置の製造工程を示す断面図、第２図（ｓ）〜伽
）は従来の半導体装置のヌル−ホールの形成工程を示す
断面図である。 図において、（１）は１層目アルミ配線、（２）は層間
絶縁膜、（３）はレジス）、（５）ｔ−１：２層目アル
ミ配線、（６）は窒化膜を示す。 なお、図中、同一符号は同一、または相幽部分を示す。 第１図 代 珊 人 大 岩 増 雄第２図 Ａζ９マ
Claims (1)
- 下層配線と上層配線を結線するための層間絶縁膜の開
孔形成方法において、前記層間絶縁膜の開孔のエッチン
グの際のマスクとして、レジストを用いないで窒化膜を
用いたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18376390A JPH0468531A (ja) | 1990-07-09 | 1990-07-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18376390A JPH0468531A (ja) | 1990-07-09 | 1990-07-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0468531A true JPH0468531A (ja) | 1992-03-04 |
Family
ID=16141546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18376390A Pending JPH0468531A (ja) | 1990-07-09 | 1990-07-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0468531A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624061B2 (en) | 1998-05-28 | 2003-09-23 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same capable of reducing deterioration of low dielectric constant film |
-
1990
- 1990-07-09 JP JP18376390A patent/JPH0468531A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624061B2 (en) | 1998-05-28 | 2003-09-23 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same capable of reducing deterioration of low dielectric constant film |
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