JPH11340425A - 半導体チップの静電気保護用トランジスタとその製造方法、及びそのトランジスタを有する半導体チップ - Google Patents

半導体チップの静電気保護用トランジスタとその製造方法、及びそのトランジスタを有する半導体チップ

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JPH11340425A
JPH11340425A JP10272188A JP27218898A JPH11340425A JP H11340425 A JPH11340425 A JP H11340425A JP 10272188 A JP10272188 A JP 10272188A JP 27218898 A JP27218898 A JP 27218898A JP H11340425 A JPH11340425 A JP H11340425A
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梁香子
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 ピンに瞬間的に高い電圧が印可されても、過
電流がある特定部分に集中される現象を防いでESD不良
発生を未然に防止できる半導体チップの静電気保護用ト
ランジスタとその製造方法、及びそのトランジスタを有
する半導体チップを提供する。 【解決手段】 入出力パッドに直接に連結される第１導
電性ラインの数を複数個確保して、前記パッドと第１導
電性ラインが複数の地点で一体に連結される構造を有す
ることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップの静
電気保護用素子に係るもので、詳しくはESD(electrosta
tic discharge)に強い耐性を有する半導体チップの静
電気保護用トランジスタとその製造方法、及びそのトラ
ンジスタを有する半導体チップに関するものである。
【０００２】
【従来の技術】ディープサブマイクロン(deep submicr
on)時代に入ってくると、半導体素子のスケールダウン
(scale down)と共に浅い接合(shallow junction)構造
が求められるので、素子の信頼度に影響を与えるESD(el
ectrostatic discharge)問題が次第に表面化し、これ
と関連するスペックも強化されつつある。
【０００３】このような趨勢は、いくら性能が優秀な素
子でもESDテストで使用者が定めたスペックを通過しな
ければそのチップが無用の物になってしまうことに起因
する。従って、最近の半導体チップの開発においては、
ESDに強い耐性を有するチップを作る研究が絶えず行わ
れている。
【０００４】このため、半導体チップの製造時には、図
２に示す入出力セル構造から分かるように、通常、入出
力パッド100に蓄積された静電気から内部回路300を保護
するために、入出力パッド100に別途のESDプロテックシ
ョントランジスタ200を形成している。
【０００５】図３は、図２に示したESDプロテクション
トランジスタのレイアウト(lay out)構造を示す平面図
である。図３に示すように、従来のESDプロテクション
トランジスタは、大きく、半導体基板（図示せず）内に
は複数のアクティブジャンクション202が形成され、前
記基板上のアクティブジャンクション202に沿って水平
方向に並んで複数のゲート電極204が形成され、前記ゲ
ート電極204の一側のアクティブジャンクション202内に
ソース領域（図示せず）が形成され、前記ゲート電極20
4の他側のアクティブジャンクション202内にドレイン領
域（図示せず）が形成され、前記ゲート電極204が具備
された半導体基板上に第１絶縁膜（図示せず）を介し前
記入出力パッド100と一体に連結され、相互隣接された
アクティブジャンクションと所定部分だけオーバーラッ
プされるようにアクティブジャンクションの隣接部上側
とドレイン領域上側に沿って一体に連結される所定パタ
ーンの第１導電性ライン、及び、アクティブジャンクシ
ョン202の外郭部とソース領域上側所定部分に沿って一
体に連結される所定パターンの第２導電性ライン208が
それぞれ形成され、前記第１、第２導電性ライン206、2
08が具備された第１絶縁膜上に第２絶縁膜（図示せず）
を介して第３導電性ライン210が形成されて、前記ソー
ス領域とゲート電極204はグラウンドに接続され、前記
ドレイン領域は前記第１導電性ライン206と共通に入出
力パッド100に連結されるように構成されている。
【０００６】このとき、第１導電性ライン206とドレイ
ン領域は、第１絶縁膜内部のコンタクトホールh1内に充
填された第１導電性プラグにより相互電気的に連結さ
れ、第２導電性ライン208と第３導電性ライン210は、第
２絶縁膜内部のビアホールh2内に充填された第２導電性
プラグ（例えばWプラグ）により相互電気的に連結され
る。
【０００７】このようにESDプロテクショントランジス
タのレイアウトを形成するのは、入出力パッド100に蓄
積された静電気により内部回路300に瞬間的に過電圧が
供給されて内部回路を構成する素子が破壊されることを
防ぐためである。
【０００８】
【発明が解決しようとする課題】しかし、前記構造を有
するESDプロテクショントランジスタ200を適用して半導
体素子を製造する場合、ESDテスト時に半導体素子の多
くのピン(pin)でESD不良が発生する。
【０００９】この問題点は大きく２つに区分され、その
１つは図４Ａに示すように、入出力パッド100と連結さ
れる第１導電性ライン206の所定部分がオープンされる
不良であり、又、他の１つは図４Ｂに示すように、コン
タクトスパイク(contact spike)によりジャンクション
が破壊されて基板側に漏洩電流が流れる不良である。
【００１０】この中で、前者の不良は、ESDテスト時に
入出力パッド100にいきなり高い電圧が加えられて瞬間
的に多量の電流が前記入出力パッド100と一体に連結さ
れた第１導電性ライン206を通じて流れることにより、
前記第１導電性ライン206がこれに耐えられず解けて切
れてしまうことによって発生するものであって、図４Ａ
には不良発生部位Iが具体的に提示されている。前記平
面図では、理解を助けるために入出力パッド100と第
１，第２導電性ライン206、208だけが図示されている。
【００１１】一方、後者の不良は、ESDテスト時に入出
力パッド100から最優先に影響を受ける一番目のコンタ
クトと最後のコンタクトとの間に瞬間的に多量の電流が
集中するため、この部分に位置するコンタクトがこれに
耐えられず破壊されることにより発生されるものであっ
て、図４Ｂにはコンタクトスパイクが発生する部位IIが
具体的に図示されている。この場合も、理解を助けるた
め前記不良発生と直接に関連される入出力パッド100と
第１、第２導電性ライン206,208だけが図示されてい
る。
【００１２】上述のESD不良は、全てのピンに瞬間的に
電圧が加えられるときにESDプロテクショントランジス
タ200が役割を果たさないことにより発生するもので、
このような不良が発生した場合、半導体素子が破壊さ
れ、且つ、これにより収率低下を来すので、これに対す
る早急な改善策が要求されている。
【００１３】本発明の目的は、入出力パッドに直接に連
結される第１導電性ラインの数を複数個確保して、前記
入出力パッドと第１導電性ラインとが複数の地点で一体
に連結される構造を有するようにESDプロテクショント
ランジスタを形成することにより、ピンに瞬間的に高い
電圧が印可されるときにも多量の電流が一所（例えば図
４ＡのI部分及び図４ＢのII部分）に集中する現象を防
いで、ESD不良発生を未然に防止できる半導体チップの
静電気保護用トランジスタとその製造方法、及びそのト
ランジスタを有する半導体チップを提供する。
【００１４】
【課題を解決するための手段】このような目的を達成す
るため、本発明は、複数個のアクティブジャンクション
が具備された半導体基板上に形成され、前記アクティブ
ジャンクションに沿って相互に並んで配置された複数の
ゲート電極と、前記ゲート電極の一側の前記アクティブ
ジャンクション内に形成されたドレイン領域と、前記ゲ
ート電極の他側の前記アクティブジャンクション内に形
成されたソース領域と、前記ゲート電極とソース、ドレ
イン領域が具備された前記基板上に形成され、前記ドレ
イン領域表面が所定部分だけ露出されるように複数のコ
ンタクトホールが具備された第１絶縁膜と、前記コンタ
クトホール内に形成された第１導電性プラグと、前記第
１導電性プラグと連結されるように前記第１絶縁膜上の
所定部分に形成され、入出力パッドと複数の地点で一体
に連結される第１導電性ラインと、前記第１導電性ライ
ンとオーバーラップされないように、前記第１絶縁膜上
の所定部分に形成された第２導電性ラインとを備える半
導体チップの静電気保護用トランジスタを提供する。
【００１５】又、本発明は、静電気保護用トランジスタ
を有する半導体チップであって、前記静電気保護用トラ
ンジスタが、複数個のアクティブジャンクションが具備
された半導体基板上に形成され、前記アクティブジャン
クションに沿って相互に並んで配置された複数のゲート
電極と、前記ゲート電極の一側の前記アクティブジャン
クション内に形成されたドレイン領域と、前記ゲート電
極の他側の前記アクティブジャンクション内に形成され
たソース領域と、前記ゲート電極とソース、ドレイン領
域が具備された前記基板上に形成され、前記ドレイン領
域表面が所定部分だけ露出されるように複数のコンタク
トホールが具備された第１絶縁膜と、前記コンタクトホ
ール内に形成された第１導電性プラグと、前記第１導電
性プラグと連結されるように前記第１絶縁膜上の所定部
分に形成され、入出力パッドと複数の地点で一体に連結
される第１導電性ラインと、前記第１導電性ラインとオ
ーバーラップされないように、前記第１絶縁膜上の所定
部分に形成された第２導電性ラインとを備える半導体チ
ップを提供する。
【００１６】又、本発明は、半導体チップの静電気保護
用トランジスタの製造方法であって、半導体基板内に複
数個のアクティブジャンクションが形成される工程と、
前記基板上のアクティブジャンクションに沿って水平方
向に相互並んで複数個のゲート電極が形成される工程
と、前記ゲート電極の一側のアクティブジャンクション
内にソース領域が形成される工程と、前記ゲート電極の
他側のアクティブジャンクション内にドレイン領域が形
成される工程と、前記ゲート電極とソース、ドレイン領
域が具備された半導体基板上に前記ドレイン領域表面が
所定部分だけ露出されるように複数のコンタクトホール
が具備された第１絶縁膜が形成される工程と、前記コン
タクトホール内には第１導電性プラグが形成される工程
と、入出力パッドと複数の地点で一体に連結されるよう
に、前記第１絶縁膜上の第１の所定部分に第１導電性プ
ラグと接続される第１導電性ラインが形成される工程
と、前記第１導電性ラインとオーバーラップされないよ
うに第１絶縁膜上の第２の所定部分には第２導電性ライ
ンが形成される工程とを備える半導体チップの静電気保
護用トランジスタの製造方法を提供する。
【００１７】前記構造を有するように静電気保護用トラ
ンジスタを製造する場合、入出力パッドに複数の第１導
電性ラインが連結されるので、ESDテスト時に電流が何
れの一所に集中される現象を防ぐようになって、第１導
電性ラインのオープン及びコンタクトスパイクなどのよ
うなESD不良が発生しない。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。
【００１９】本実施の形態は、ESDプロテクショントラ
ンジスタの形成時に第１導電性ライン206と入出力パッ
ド100が複数の地点で一体に連結されるようにして、基
板に瞬間的に高い電圧が印可されても多量の電流が一所
（例えば図４(A)のI部分及び図４(B)のII部分）に集中
する現象を防止し得る技術である。
【００２０】図１は、本実施の形態に係るESDプロテク
ショントランジスタのレイアウト構造を示す平面図が提
示されている。
【００２１】即ち、前記ESDプロテクショントランジス
タは、大きく、半導体基板（図示せず）内に複数個のア
クティブジャンクション202が形成され、前記基板上の
アクティブジャンクション202に沿って水平方向に相互
並んで複数個のゲート電極204が形成され、前記ゲート
電極204の一側のアクティブジャンクション202内にソー
ス領域（図示せず）が形成され、前記ゲート電極204の
他側のアクティブジャンクション202内にドレイン領域
（図示せず）が形成され、前記ゲート電極204とソー
ス、ドレイン領域が具備された半導体基板上に前記ドレ
イン領域表面が所定部分だけ露出されるように複数のコ
ンタクトホールh1が具備された第１絶縁膜が形成され、
前記コンタクトホールh1内にはW,Al合金、Cu合金などの
材質からなる第１導電性プラグ（図示せず）が形成さ
れ、前記入出力パッド100と複数の地点（例えば３つの
地点）で一体に連結されるように、前記第１絶縁膜上の
所定部分（例えば相互隣接されたアクティブジャンクシ
ョンの隣接部上側と、前記アクティブジャンクションの
隣接部に対しその左右側に所定間隔離隔された任意の地
点のアクティブジャンクション上側及びドレイン領域上
側に該当される部分）に第１導電性プラグと接続される
第１導電性ライン206が形成され、前記第１導電性ライ
ン206とオーバーラップされないように第１絶縁膜上の
所定部分（例えばアクティブジャンクション202の外郭
部とソース領域上側所定部分に該当される部分）には第
２導電性ライン208が形成され、前記第１、第２導電性
ライン206、208が具備された第１絶縁膜上に第２導電性
ライン208の表面が所定部分だけ露出されるように複数
のビアホールh2が具備された第２絶縁膜（図示せず）が
形成され、前記ビアホールh2内には第２導電性プラグ
（図示せず）が形成され、第１、第２導電性ライン20
6、208が具備された第２絶縁膜上に第２導電性プラグと
接続されるように第３導電性ライン210が形成されて、
前記ソース領域とゲート電極204はグラウンドに接続さ
れ、前記ドレイン領域は第１導電性ライン206と共通に
入出力パッド100に連結されるよに構成されている。
【００２２】図１においては、一例として第１導電性ラ
イン206と入出力パッド100が連結される複数の地点が３
つの地点であることとして図示されているが、前記ライ
ン206の数は可変可能であるため、場合によっては入出
力パッド100と第１導電性ラインが２地点或いは４地点
で連結されるようなESDトランジスタの全体的なレイア
ウト構造であっても構わない。
【００２３】このとき、入出力パッド100と複数の地点
で一体に連結される第１導電性ライン206は、アクティ
ブジャンクション202内に形成されたドレイン領域とそ
れぞれ90゜の角度で連結されるように形成される。
【００２４】このような構造を有するようにESDプロテ
クショントランジスタをレイアウトする場合には、ESD
テストときに入出力パッド100にいきなり高い電圧を加
えて瞬間的に多量の電流が第１導電性ライン206に流れ
ても、入出力パッド100に複数の第１導電性ラインが連
結されていて、従来の図４ＡのI部分に集中的にかかっ
た電流を分散させることがてきるので、この部分で導電
性ラインがオープンされることが防げられる。さらに、
過電流により入出力パッド100から最初に影響を受ける
一番目のコンタクトと最後のコンタクトで発生されるコ
ンタクトスパイク現象も除去できるので、漏洩電流発生
により惹起される半導体素子の動作特性が低下されるこ
とを防止し得る。
【００２５】その結果、静電気保護用トランジスタが従
来の場合と比べESDに強い耐性を有するので、入出力パ
ッド100に蓄積された静電気により内部回路300に瞬間的
に過電圧が供給されても内部回路300を構成する素子が
破壊されることを最小化し得る。
【００２６】以上、実施の形態を通じて本発明を具体的
に説明したが、本発明はこれに限定されるものでなく、
本発明の技術的思想内で該当分野の通常の知識によりそ
の変形及び改良が可能であることは勿論である。
【００２７】
【発明の効果】以上説明したように、本発明は、第１導
電性ラインと入出力パッドとが複数の地点で一体に連結
される構造を有するようにESDプロテクショントランジ
スタが製造されるので、ピンに瞬間的に高い電圧が印可
されても過電流がある特定部分に集中されることを防ぐ
ことができて、第１導電性ラインのオープン及びコンタ
クトスパイクのような形態のESD不良が発生するするこ
とを未然に防止し得る。
【００２８】
【図面の簡単な説明】
【図１】本実施の形態に係るESDプロテクショントラン
ジスタのレイアウト構造を示す平面図である。
【図２】従来のESDプロテクショントランジスタが具備
された半導体チップの入出力セル構造を示す概略図であ
る。
【図３】図２に示したESDプロテクショントランジスタ
のレイアウト構造を示す平面図である。
【図４Ａ】ESDテストのとき図３のトランジスタに惹起
されるESD不良発生の一例を示すもので、導電性ライン
のオープンが発生された場合を示す平面図である。
【図４Ｂ】ESDテストのとき図３のトランジスタに惹起
されるESD不良発生の一例を示すもので、コンタクトス
パイクが発生された場合を示す平面図である。
【符号の説明】
100 入出力パッド 202 アクティブジャンクション 204 ゲート電極 206 第１導電性ライン 208 第２導電性ライン

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 複数個のアクティブジャンクションが具
    備された半導体基板上に形成され、前記アクティブジャ
    ンクションに沿って相互に並んで配置された複数のゲー
    ト電極と、 前記ゲート電極の一側の前記アクティブジャンクション
    内に形成されたドレイン領域と、 前記ゲート電極の他側の前記アクティブジャンクション
    内に形成されたソース領域と、 前記ゲート電極とソース、ドレイン領域が具備された前
    記基板上に形成され、前記ドレイン領域表面が所定部分
    だけ露出されるように複数のコンタクトホールが具備さ
    れた第１絶縁膜と、 前記コンタクトホール内に形成された第１導電性プラグ
    と、 前記第１導電性プラグと連結されるように前記第１絶縁
    膜上の所定部分に形成され、入出力パッドと複数の地点
    で一体に連結される第１導電性ラインと、 前記第１導電性ラインとオーバーラップされないよう
    に、前記第１絶縁膜上の所定部分に形成された第２導電
    性ラインとを備えることを特徴とする半導体チップの静
    電気保護用トランジスタ。
  2. 【請求項２】 前記入出力パッドと複数の地点で一体に
    連結される前記第１導電性ラインは、前記ドレイン領域
    とそれぞれ90°の角度で連結されることを特徴とする請
    求項１に記載の半導体チップの静電気保護用トランジス
    タ。
  3. 【請求項３】 前記第１、第２導電性ライン及び前記入
    出力パッドは、Al合金或いはCu合金からなることを特徴
    とする請求項１に記載の半導体チップの静電気保護用ト
    ランジスタ。
  4. 【請求項４】 前記第１導電性プラグは、W、Al合金、C
    u合金の中の何れか１つからなることを特徴とする請求
    項１に記載の半導体チップの静電気保護用トランジス
    タ。
  5. 【請求項５】 前記ゲート電極と前記ソース領域はグラ
    ウンドに接続されることを特徴とする請求項１に記載の
    半導体チップの静電気保護用トランジスタ。
  6. 【請求項６】 前記第１導電性ラインは、相互隣接した
    前記アクティブジャンクションの隣接部上側と、前記ア
    クティブジャンクションの隣接部に対しその左右側に所
    定間隔離隔された任意の地点の前記アクティブジャンク
    ション上側、及び前記ドレイン領域上側に沿って一体に
    連結された構造を有するように、前記第１絶縁膜上に形
    成されることを特徴とする請求項１に記載の半導体チッ
    プの静電気保護用トランジスタ。
  7. 【請求項７】 前記第２導電性ラインは、前記アクティ
    ブジャンクションの外郭部と前記ソース領域上側所定部
    分に沿って形成されるように前記第１絶縁膜上に形成さ
    れることを特徴とする請求項１に記載の半導体チップの
    静電気保護用トランジスタ。
  8. 【請求項８】 前記第１導電性ラインと前記入出力パッ
    ドは３地点で一体に連結されることを特徴とする請求項
    １に記載の半導体チップの静電気保護用トランジスタ。
  9. 【請求項９】 静電気保護用トランジスタを有する半導
    体チップであって、 前記静電気保護用トランジスタが、 複数個のアクティブジャンクションが具備された半導体
    基板上に形成され、前記アクティブジャンクションに沿
    って相互に並んで配置された複数のゲート電極と、 前記ゲート電極の一側の前記アクティブジャンクション
    内に形成されたドレイン領域と、 前記ゲート電極の他側の前記アクティブジャンクション
    内に形成されたソース領域と、 前記ゲート電極とソース、ドレイン領域が具備された前
    記基板上に形成され、前記ドレイン領域表面が所定部分
    だけ露出されるように複数のコンタクトホールが具備さ
    れた第１絶縁膜と、 前記コンタクトホール内に形成された第１導電性プラグ
    と、 前記第１導電性プラグと連結されるように前記第１絶縁
    膜上の所定部分に形成され、入出力パッドと複数の地点
    で一体に連結される第１導電性ラインと、 前記第１導電性ラインとオーバーラップされないよう
    に、前記第１絶縁膜上の所定部分に形成された第２導電
    性ラインとを備えることを特徴とする半導体チップ。
  10. 【請求項１０】 半導体チップの静電気保護用トランジ
    スタの製造方法であって、 半導体基板内に複数個のアクティブジャンクションが形
    成される工程と、 前記基板上のアクティブジャンクションに沿って水平方
    向に相互並んで複数個のゲート電極が形成される工程
    と、 前記ゲート電極の一側のアクティブジャンクション内に
    ソース領域が形成される工程と、 前記ゲート電極の他側のアクティブジャンクション内に
    ドレイン領域が形成される工程と、 前記ゲート電極とソース、ドレイン領域が具備された半
    導体基板上に前記ドレイン領域表面が所定部分だけ露出
    されるように複数のコンタクトホールが具備された第１
    絶縁膜が形成される工程と、 前記コンタクトホール内には第１導電性プラグが形成さ
    れる工程と、 入出力パッドと複数の地点で一体に連結されるように、
    前記第１絶縁膜上の第１の所定部分に第１導電性プラグ
    と接続される第１導電性ラインが形成される工程と、 前記第１導電性ラインとオーバーラップされないように
    第１絶縁膜上の第２の所定部分には第２導電性ラインが
    形成される工程とを備えることを特徴とする半導体チッ
    プの静電気保護用トランジスタの製造方法。
  11. 【請求項１１】 前記第１の所定部分は、相互隣接され
    たアクティブジャンクションの隣接部上側と、前記アク
    ティブジャンクションの隣接部に対しその左右側に所定
    間隔離隔された任意の地点のアクティブジャンクション
    上側及びドレイン領域上側に該当される部分であり、前
    記第２の所定部分は、アクティブジャンクションの外郭
    部とソース領域上側所定部分に該当される部分であるこ
    とを特徴とする請求項１０記載の半導体チップの静電気
    保護用トランジスタの製造方法。
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