JPH11340751A - 演算増幅器 - Google Patents

Abstract

(57)【要約】 【課題】 出力段のソースフォロアと出力の負荷容量と
で決まる最高動作帯域の限界まで動作帯域を向上させる
演算増幅器を提供することを課題とする。 【解決手段】 本発明の演算増幅器は、反転入力と非反
転入力との差動入力を増幅する差動増幅回路（１）と、
差動増幅回路の出力が入力される第１と第２のソースフ
ォロア回路（２，３）とを有し、第１のソースフォロア
回路の出力を第１の出力とし、第２のソースフォロア回
路の出力を第２の出力とした構成を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、演算増幅器に係わ
り、特にＣＭＯＳ技術を用い、画像信号処理回路に好適
な高帯域の演算増幅器に関する。

【０００２】

【従来の技術】演算増幅器はこれまでに種々の回路構成
が提案されてきている。しかし、画像信号処理用の演算
増幅器については、これまでは動作帯域の観点から高速
動作のバイポーラ素子の回路で構成されたものが主流で
あった。バイポーラの演算増幅器の場合には、他のＣＭ
ＯＳの論理回路と同一チップ上に形成することが困難で
あり、論理回路部については別チップ構成とせざるを得
なかった。

【０００３】一方、Ｂｉ−ＣＭＯＳ技術（バイポーラと
ＣＭＯＳとの混成）を用いて、バイポーラのアナログ回
路とＣＭＯＳの論理回路とを同一チップ上に集積化した
製品も見られるが、一般に純粋なＣＭＯＳプロセスに比
べて、Ｂｉ−ＣＭＯＳプロセスは工程が複雑でチップの
製造コストが高くつくという問題点がある。

【０００４】ＣＭＯＳ技術を用いた演算増幅器は、入力
インピーダンスがほぼ無限大であることや、ＣＭＯＳで
構成される論理回路と一緒に同一チップ上に構成したい
わゆるロジアナ混在ＩＣに向いているなどの特徴を有し
ている。ところが、ＣＭＯＳ演算増幅器はバイポーラプ
ロセスで作った演算増幅器に比べて動作周波数帯域（以
下、帯域と称す。）が低く、画像信号の処理用に使用す
ることは困難であった。

【０００５】図３に一般的なＣＭＯＳ演算増幅器の回路
図を示す。この演算増幅器は、反転入力端子ＮＥＧと、
非反転入力端子ＰＯＳと、該非反転入力端子ＰＯＳがゲ
ート端子に接続されたＮ型（チャネル）ＭＯＳトランジ
スタのドレイン端子を出力とする差動増幅段１００と、
差動増幅段１００の出力を入力するＣＭＯＳ構成のイン
バータ回路からなる出力段２００と、負荷容量３００と
からなる。なお、同図で、ＯＵＴは演算増幅器の出力端
子を、ＰはＰ型ＭＯＳトランジスタを、ＮはＮ型ＭＯＳ
トランジスタを、４００は定電流源を、５００は位相補
償容量をそれぞれ示す。

【０００６】この演算増幅器の帯域を制限しているもの
は、出力段２００の出力インピーダンスと負荷容量３０
０である。出力段２００がインバータ構成であると高い
開ループゲインが得られる一方、帯域は狭くなり全体と
して低帯域の演算増幅器となってしまう。

【０００７】これを改善する方策として、図４に示すよ
うな出力段２１０を低出力インピーダンスのソースフォ
ロアで構成することが考えられる。この場合には図３の
出力段２００がインバータ構成の場合と比べて開ループ
ゲインは低くなるものの、帯域は大幅に高い周波数まで
拡大できる。なお、同図で、１１０は差動増幅段を、３
１０は負荷容量を、４１０は定電流源を、５１０は位相
補償容量をそれぞれ示す。

【０００８】

【発明が解決しようとする課題】図５に図４の演算増幅
器の差動増幅段１１０と、出力段２１０と、演算増幅器
全体の周波数特性（ボード線図）を示す。横軸は周波数
であり、縦軸はゲインである。破線１５０が差動増幅段
１１０の特性で、細い実線２５０が出力段（ソースフォ
ロア）２１０の特性で、太い実線３５０が演算増幅器全
体の特性を示す。

【０００９】動作帯域の最高周波数は、出力段２１０の
ソースフォロアの特性２５０と負荷容量３１０とで決ま
る第２ポール周波数で律速され、この周波数以上の帯域
は得られない。さらに位相余裕を４５°確保するために
この第２ポール周波数で差動増幅段１１０のゲインが０
ｄＢ以下になっている必要がある。このために、位相補
償を行って差動増幅段１１０による第１ポール周波数を
低域側にシフトさせ、第２ポール周波数での差動増幅段
のゲインを０ｄＢ以下にしなければならない。この位相
補償は、チップ上に作り込んだキャパシタを用いるた
め、プロセスでのばらつきを考慮するとある程度余裕を
もって差動増幅段１１０のポール周波数を低域までシフ
トさせなければならず、結果的に演算増幅器全体の動作
帯域は第１ポール周波数で決まることになって、出力段
２１０の第２ポール周波数で決まる最大帯域にはならな
い。

【００１０】本発明の目的は、出力段のソースフォロア
と出力の負荷容量とで決まる最高動作帯域の限界まで動
作帯域を向上させる演算増幅器を提供することである。

【００１１】

【課題を解決するための手段】本発明の演算増幅器は、
反転入力と非反転入力との差動入力を増幅する差動増幅
回路と、前記差動増幅回路の出力が入力される第１と第
２のソースフォロア回路とを有し、前記第１のソースフ
ォロア回路の出力を第１の出力とし、前記第２のソース
フォロア回路の出力を第２の出力とした構成を有する。

【００１２】

【発明の実施の形態】図１に本発明の実施例のＣＭＯＳ
演算増幅器の回路図を示す。図１において、１は初段の
差動増幅段で、差動増幅段１の反転入力端子ＮＥＧがゲ
ート端子に接続されたＮ型ＭＯＳトランジスタ１１のド
レイン端子が差動増幅段１の出力である。その出力は、
第１のソースフォロア２と、第２のソースフォロア３の
両方のドライブトランジスタ２１、３１のゲートに接続
される。なお差動増幅段１の反転入力端子ＮＥＧには演
算増幅器のフィードバック出力ＦＢＯからの帰還係数を
含むフィードバックループ（図示せず。）が接続され
る。

【００１３】ソースフォロア回路は、定電流源あるいは
抵抗などの負荷をソースに接続し、ゲートに印加された
入力電圧に応じた電圧をソースから出力する回路であ
る。

【００１４】第１のソースフォロア２はフィードバック
出力用のソースフォロアであり、第２のソースフォロア
３は演算増幅器の出力用のソースフォロアである。第１
のソースフォロア２と第２のソースフォロア３は、それ
ぞれのソースフォロアを構成するトランジスタのＬ（ゲ
ート長）が同一で、Ｗ（ゲート幅）のみが異なるように
構成されている。本実施例では出力用の第２のソースフ
ォロア３のＷの方が第１のソースフォロア２よりも大き
くなるようにしている。すなわち、フィードバック用の
第１のソースフォロア２の方が第２のソースフォロア３
よりも出力インピーダンスが大きい。つまり、フィード
バック用ソースフォロア２のトランジスタ２２と２１の
導電係数をＺ₁ ，Ｚ₂ とした場合、Ｚ₁ ＝Ｗ／Ｌ，Ｚ₂
＝Ｗ／Ｌで表され、出力用ソースフォロア３のトランジ
スタ３２、３１の導電係数はＷ／Ｌ＝ｋＺ₁ ，Ｗ／Ｌ＝
ｋＺ₂ で表される。なお、ｋは１より大きな値の係数で
ある。

【００１５】入出力特性については第１と第２のソース
フォロア２、３は互いに等しい入力電圧が与えられたと
きに等しい出力電圧が得られるよう、ドライブトランジ
スタと電流源トランジスタの導電係数の比率が等しくな
るように設定されている。

【００１６】４はフィードバック用の第１のソースフォ
ロア２の出力ＦＢＯに付随する寄生容量Ｃ_paである。５
は演算増幅器の出力端子ＯＵＴに付随する負荷容量Ｃ
_loadである。なお、同図で６は定電流源、７は位相補償
容量、２２、３２はそれぞれドライブトランジスタ２
１、３１とペアでソースフォロアを構成する電流源トラ
ンジスタである。

【００１７】図２に図１の演算増幅器のボード線図を示
す。破線１０は差動増幅段１の周波数特性であり、実線
２０はフィードバック用のソースフォロア２の周波数特
性であり、２点鎖線３０は出力用のソースフォロア３の
周波数特性であり、太い実線４０は差動増幅段１とフィ
ードバック用ソースフォロア２との組み合わせの周波数
特性であり、点線５０は差動増幅段１と出力用ソースフ
ォロア３との組み合わせの周波数特性である。

【００１８】図２において、出力用のソースフォロア３
のポール周波数ｆ_poは、ドライブトランジスタ３１の相
互コンダクタンスｇ_moと負荷容量Ｃ_loadとで決まり、ｆ
_po＝１／〔２×π×（Ｃ_load／ｇ_mo）〕で表される。ま
た、フィードバック用のソースフォロア２のポール周波
数ｆ_pfは、ドライブトランジスタ２１の相互コンダクタ
ンスｇ_mfと寄生容量Ｃ_paとで決まり、ｆ_pf＝１／〔２×
π×（Ｃ_pa／ｇ_mf）〕で表される。

【００１９】ここで、寄生容量Ｃ_paは、負荷容量Ｃ_load
に比べて極めて小さいため、ｇ_mfをｇ_moより小さくして
も、すなわちｋを１よりも大きくしても、フィードバッ
ク用ソースフォロア２のポール周波数ｆ_pfは出力用のソ
ースフォロア３のポール周波数ｆ_poよりも高くすること
ができる。

【００２０】演算増幅器のフィードバックループは差動
増幅段１の反転入力端子ＮＥＧとフィードバック出力端
子ＦＢＯとの間で構成されるために、位相補償は差動増
幅段１の０ｄＢ時の周波数がフィードバック用ソースフ
ォロア２で決まるポール周波数よりも低くなるように設
定すればよいので、ある程度余裕を見込んで第１ポール
周波数を低域側にシフトさせたとしても、それでも演算
増幅器全体の動作帯域は図２から明らかなように、出力
用ソースフォロア３のポール周波数よりも高く設定でき
ることになる。

【００２１】フィードバック用ソースフォロア２におけ
る出力は差動増幅段１の出力電圧で決まり、この出力電
圧が出力用ソースフォロア３に入力されて、かつフィー
ドバック用ソースフォロア２と出力用ソースフォロア３
の入出力特性が同一であることから、フィードバック用
ソースフォロア２と演算増幅器としての出力とは等しく
なって従来の演算増幅器で反転入力端子と出力端子との
間でフィードバックをかけた場合と同じ出力が得られる
ことになる。

【００２２】なお、実際の集積回路上では、フィードバ
ック用ソースフォロア２を構成するトランジスタペア
（ドライブトランジスタ２１と電流源トランジスタ２
２）と出力用ソースフォロア２のトランジスタペア３
１、３２は、それぞれユニットとなるトランジスタペア
を複数個並列に接続する構成となっており、それぞれユ
ニットトランジスタの数を変えることにより入出力特性
が同じで、出力インピーダンスのみが異なる二つのソー
スフォロアを構成している。

【００２３】なお、本発明は以上説明した実施例のもの
に限るものではなく、実施例の開示にもとづき様々な変
更や改良が当業者であれば可能であることは自明であろ
う。

【００２４】

【発明の効果】本発明によれば、差動増幅段に接続され
る出力側のソースフォロアをフィードバック用と出力用
の二つのソースフォロア構成としたことによって、従来
の演算増幅器と同等の入出力特性で、かつ同等の位相余
裕も保ちながら、従来のものよりも高帯域まで動作する
演算増幅器を得ることができ、ＣＭＯＳ構成で映像信号
の処理用として好適な演算増幅器とすることができる。

【図面の簡単な説明】

【図１】本発明の演算増幅器の実施例の回路図である。

【図２】本発明の演算増幅器の実施例のボード線図であ
る。

【図３】従来の技術による演算増幅器の回路図である。

【図４】従来の技術による別の演算増幅器の回路図であ
る。

【図５】図４の従来の演算増幅器のボード線図である。

【符号の簡単な説明】

１ 差動増幅段 ２ フィードバック用ソースフォロア ３ 出力用ソースフォロア ４ 寄生容量 ５ 負荷容量 ６ 定電流源 ７ 位相補償容量 １０ 差動増幅段の周波数特性 ２０ フィードバック用ソースフォロアの周波数特性 ３０ 出力用ソースフォロアの周波数特性 ４０ 差動増幅段とフィードバック用ソースフォロアの
周波数特性 ５０ 差動増幅段と出力用ソースフォロアの周波数特性

Claims (4)

【特許請求の範囲】
1. 【請求項１】 反転入力と非反転入力との差動入力を増
   幅する差動増幅回路と、前記差動増幅回路の出力が入力
   される第１と第２のソースフォロア回路とを有し、前記
   第１のソースフォロア回路の出力を第１の出力とし、前
   記第２のソースフォロア回路の出力を第２の出力とした
   演算増幅器。
2. 【請求項２】 前記第１と第２のソースフォロア回路は
   入出力電圧特性が互いに実質的に同一であって、出力イ
   ンピーダンスが互いに異なる請求項１記載の演算増幅
   器。
3. 【請求項３】 前記第１と第２のソースフォロア回路の
   内のいずれか一方の出力と前記差動増幅回路の反転入力
   端子との間でフィードバックループを構成する請求項２
   記載の演算増幅器。
4. 【請求項４】 前記差動増幅回路の反転入力端子との間
   でフィードバックループを構成するソースフォロア出力
   は、前記第１および第２のソースフォロア回路の内出力
   インピーダンスが小さくないソースフォロア回路の出力
   である請求項３記載の演算増幅器。