JPH11340823A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH11340823A JPH11340823A JP10149529A JP14952998A JPH11340823A JP H11340823 A JPH11340823 A JP H11340823A JP 10149529 A JP10149529 A JP 10149529A JP 14952998 A JP14952998 A JP 14952998A JP H11340823 A JPH11340823 A JP H11340823A
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- JP
- Japan
- Prior art keywords
- pll
- circuit
- scan
- counter
- mode
- Prior art date
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- Granted
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
Abstract
(57)【要約】
【課題】 ＰＬＬカウンタの内部状態値つまり位相調整
値を知る効果的な回路を有する情報処理装置を提供す
る。 【解決手段】 本発明は、ＰＬＬカウンタを装置の通常
のスキャンパス（ScanPath）に組み込むことによって、
診断プロセッサを用いてＰＬＬカウンタの内部状態値の
スキャン読み出しを可能とし、ＰＬＬ回路の状態を外部
からモニタできるようにした。さらに、診断プロセッサ
を用いて前記ＰＬＬカウンタへのスキャン書き込みを行
うことにより、ＬＳＩ内と、それらＬＳＩ間と、ＬＳＩ
を含むＣＡＲＤ内と、それらＣＡＲＤ間の何れに対して
も、クロック位相調整値の試験的修正を行うことを可能
にする。
値を知る効果的な回路を有する情報処理装置を提供す
る。 【解決手段】 本発明は、ＰＬＬカウンタを装置の通常
のスキャンパス（ScanPath）に組み込むことによって、
診断プロセッサを用いてＰＬＬカウンタの内部状態値の
スキャン読み出しを可能とし、ＰＬＬ回路の状態を外部
からモニタできるようにした。さらに、診断プロセッサ
を用いて前記ＰＬＬカウンタへのスキャン書き込みを行
うことにより、ＬＳＩ内と、それらＬＳＩ間と、ＬＳＩ
を含むＣＡＲＤ内と、それらＣＡＲＤ間の何れに対して
も、クロック位相調整値の試験的修正を行うことを可能
にする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（Phase Lo
cked Loop）回路を含む装置に関し、特にコンピュータ
等の同期回路に用いられるディジタルＰＬＬ（ＤＰＬ
Ｌ）回路によってクロック位相調整を行う情報処理装置
に関する。
cked Loop）回路を含む装置に関し、特にコンピュータ
等の同期回路に用いられるディジタルＰＬＬ（ＤＰＬ
Ｌ）回路によってクロック位相調整を行う情報処理装置
に関する。
【０００２】
【従来の技術】従来の情報処理装置は、図４に示すよう
に、通常のシステム立ち上げ時、クロック供給回路（図
示せず）から配られた基準クロック（ＲＥＦ）１１と内
部クロック（ＣＫＯ）１４の位相の進み／遅れを位相比
較回路５１で比較し、その比較信号であるカウントアッ
プ／ダウン信号１２をＰＬＬカウンタ５２に入力するこ
とにより、ＰＬＬカウンタ５２がカウントアップ／ダウ
ン動作し、その結果としてＰＬＬカウンタ出力信号１３
が出力され、これにより遅延可変回路５３が動作し、タ
イミングクロック（ＣＬＫ）１０を遅延させる。これら
の回路（ＰＬＬ回路）により、基準クロック（ＲＥＦ）
１１と内部クロック（ＣＫＯ）１４の位相調整を行う。
に、通常のシステム立ち上げ時、クロック供給回路（図
示せず）から配られた基準クロック（ＲＥＦ）１１と内
部クロック（ＣＫＯ）１４の位相の進み／遅れを位相比
較回路５１で比較し、その比較信号であるカウントアッ
プ／ダウン信号１２をＰＬＬカウンタ５２に入力するこ
とにより、ＰＬＬカウンタ５２がカウントアップ／ダウ
ン動作し、その結果としてＰＬＬカウンタ出力信号１３
が出力され、これにより遅延可変回路５３が動作し、タ
イミングクロック（ＣＬＫ）１０を遅延させる。これら
の回路（ＰＬＬ回路）により、基準クロック（ＲＥＦ）
１１と内部クロック（ＣＫＯ）１４の位相調整を行う。
【０００３】
【発明が解決しようとする課題】しかし、ＰＬＬカウン
タ５２は、装置の通常のスキャンパスに組み込まれては
いなかったので、ＰＬＬカウンタ５２の内部状態値つま
り位相調整値を知る効果的な手段は無かった。この為、
システムの評価時になんらかの動作不良が発生した場合
に、その原因をＰＬＬ回路によるものかどうかを究明す
ることが困難であった。
タ５２は、装置の通常のスキャンパスに組み込まれては
いなかったので、ＰＬＬカウンタ５２の内部状態値つま
り位相調整値を知る効果的な手段は無かった。この為、
システムの評価時になんらかの動作不良が発生した場合
に、その原因をＰＬＬ回路によるものかどうかを究明す
ることが困難であった。
【０００４】本発明の目的は、 ＰＬＬカウンタの内部
状態値つまり位相調整値を知る効果的な回路を有する情
報処理装置を提供することである。
状態値つまり位相調整値を知る効果的な回路を有する情
報処理装置を提供することである。
【０００５】
【課題を解決するための手段】本発明の第１の情報処理
装置は、基準クロックと内部クロックの位相の進みまた
は遅れを調整するＰＬＬカウンタを含むＰＬＬ回路を有
する情報処理装置において、ＰＬＬ回路に接続される診
断プロセッサからのスキャンパスと、テストモード時
に、スキャンモードになって内部状態値を入出力するＰ
ＬＬカウンタと、ＰＬＬカウンタのスキャン出力を選択
する選択回路と、テストモード時に、ＰＬＬ回路以外の
論理回路への内部クロックを抑止することにより、通常
の論理回路の演算処理を抑止する抑止回路と、ＰＬＬ回
路の内部状態値を診断プロセッサからモニタ及び修正す
る手段から構成される。
装置は、基準クロックと内部クロックの位相の進みまた
は遅れを調整するＰＬＬカウンタを含むＰＬＬ回路を有
する情報処理装置において、ＰＬＬ回路に接続される診
断プロセッサからのスキャンパスと、テストモード時
に、スキャンモードになって内部状態値を入出力するＰ
ＬＬカウンタと、ＰＬＬカウンタのスキャン出力を選択
する選択回路と、テストモード時に、ＰＬＬ回路以外の
論理回路への内部クロックを抑止することにより、通常
の論理回路の演算処理を抑止する抑止回路と、ＰＬＬ回
路の内部状態値を診断プロセッサからモニタ及び修正す
る手段から構成される。
【０００６】診断プロセッサからのスキャンパスは、テ
ストモード時に、ＰＬＬカウンタと選択回路と抑止回路
がテストモード信号を受け、診断プロセッサからスキャ
ンイン信号をＰＬＬカウンタにスキャン入力するパス
と、ＰＬＬカウンタのスキャン出力を選択回路に入力す
るパスと、選択回路からスキャンアウト信号を出力する
パスと、シフトモード時に、論理回路と選択回路と抑止
回路がシフトモード信号を受け、診断プロセッサからス
キャンイン信号を論理回路にスキャン入力するパスと、
論理回路のスキャン出力を選択回路に入力するパスと、
選択回路からスキャンアウト信号を出力するパスで構成
される。
ストモード時に、ＰＬＬカウンタと選択回路と抑止回路
がテストモード信号を受け、診断プロセッサからスキャ
ンイン信号をＰＬＬカウンタにスキャン入力するパス
と、ＰＬＬカウンタのスキャン出力を選択回路に入力す
るパスと、選択回路からスキャンアウト信号を出力する
パスと、シフトモード時に、論理回路と選択回路と抑止
回路がシフトモード信号を受け、診断プロセッサからス
キャンイン信号を論理回路にスキャン入力するパスと、
論理回路のスキャン出力を選択回路に入力するパスと、
選択回路からスキャンアウト信号を出力するパスで構成
される。
【０００７】本発明は、図１に示すように、ＰＬＬカウ
ンタ５２を装置（システム）の通常のスキャンパス（Sc
an Path）に組み込むことによって、診断プロセッサ３
００を用いてのＰＬＬカウンタ５２の内部状態値のスキ
ャン読み出し（及びスキャン書き込み）を可能とし、Ｐ
ＬＬ回路の状態を外部からモニタできるようにした。こ
れにより、システム立ち上げ時にクロックが起因する不
具合（例えばＰＬＬのロック不良とかＬＳＩ内の各ＰＬ
Ｌの差異によるスキュー増大）を早期につきとめること
ができる。
ンタ５２を装置（システム）の通常のスキャンパス（Sc
an Path）に組み込むことによって、診断プロセッサ３
００を用いてのＰＬＬカウンタ５２の内部状態値のスキ
ャン読み出し（及びスキャン書き込み）を可能とし、Ｐ
ＬＬ回路の状態を外部からモニタできるようにした。こ
れにより、システム立ち上げ時にクロックが起因する不
具合（例えばＰＬＬのロック不良とかＬＳＩ内の各ＰＬ
Ｌの差異によるスキュー増大）を早期につきとめること
ができる。
【０００８】さらに、診断プロセッサ３００を用いてＰ
ＬＬカウンタ５２へのスキャン書き込みを行うことによ
り、ＬＳＩ内と、それらＬＳＩ間と、ＬＳＩを含むＣＡ
ＲＤ内と、それらＣＡＲＤ間の何れに対しても、クロッ
ク位相調整値の試験的修正を行うことを可能にする。
ＬＬカウンタ５２へのスキャン書き込みを行うことによ
り、ＬＳＩ内と、それらＬＳＩ間と、ＬＳＩを含むＣＡ
ＲＤ内と、それらＣＡＲＤ間の何れに対しても、クロッ
ク位相調整値の試験的修正を行うことを可能にする。
【０００９】ここで、本発明のＰＬＬカウンタの読み出
し／書き込み方法については、スキャンパスによるもの
に限定していない。例えば、図３及び以下に示すよう
に、ＰＬＬカウンタ５２への読み出し／書き込み手段を
設けることにより、前記の目的は実現可能となる。
し／書き込み方法については、スキャンパスによるもの
に限定していない。例えば、図３及び以下に示すよう
に、ＰＬＬカウンタ５２への読み出し／書き込み手段を
設けることにより、前記の目的は実現可能となる。
【００１０】本発明の第２の情報処理装置は、基準クロ
ックと内部クロックの位相の進みまたは遅れを調整する
ＰＬＬカウンタを含むＰＬＬ回路を有する情報処理装置
において、ＰＬＬモード時に、ＰＬＬカウンタに入力情
報を書き込むＰＬＬ書き込み回路と、ＰＬＬカウンタか
ら内部状態値を読み出すＰＬＬ読み出し回路と、ＰＬＬ
回路の内部状態値を診断プロセッサからモニタ及び修正
する手段から構成される。
ックと内部クロックの位相の進みまたは遅れを調整する
ＰＬＬカウンタを含むＰＬＬ回路を有する情報処理装置
において、ＰＬＬモード時に、ＰＬＬカウンタに入力情
報を書き込むＰＬＬ書き込み回路と、ＰＬＬカウンタか
ら内部状態値を読み出すＰＬＬ読み出し回路と、ＰＬＬ
回路の内部状態値を診断プロセッサからモニタ及び修正
する手段から構成される。
【００１１】診断プロセッサとの接続パスは、ＰＬＬモ
ード時に、ＰＬＬカウンタに書き込み読み出し可能とな
るモードを指示するパスと、ＰＬＬ入力情報を、ＰＬＬ
書き込み回路を介してＰＬＬカウンタに出力するパス
と、ＰＬＬカウンタの内部状態値をＰＬＬ読み出し回路
を介して診断プロセッサに出力するパスで構成される。
ード時に、ＰＬＬカウンタに書き込み読み出し可能とな
るモードを指示するパスと、ＰＬＬ入力情報を、ＰＬＬ
書き込み回路を介してＰＬＬカウンタに出力するパス
と、ＰＬＬカウンタの内部状態値をＰＬＬ読み出し回路
を介して診断プロセッサに出力するパスで構成される。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して、詳細に説明する。
て、図面を参照して、詳細に説明する。
【００１３】図１は、本発明の情報処理装置の一実施例
の構成を示すブロック図である。図において、通常のシ
ステム立ち上げ時、クロック供給回路（図示せず）から
配られた基準クロック（ＲＥＦ）１１と内部クロック
（ＣＫＯ）１４の位相の進み／遅れは、位相比較回路５
１で比較（検出）される。その比較（検出）結果信号で
あるカウントアップ／ダウン信号１２は、ＰＬＬカウン
タ５２に入力される。ＰＬＬカウンタ５２は、カウント
アップ／ダウン信号１２により、出力信号１３を出力
し、遅延可変回路５３を動作させ、タイミングクロック
（ＣＬＫ）１０を遅延させる。基準クロック（ＲＥＦ）
１１と内部クロック（ＣＫＯ）１４の位相調整は、これ
ら位相比較回路５１とＰＬＬ回路５２と遅延可変回路５
３の動作により行なわれる。位相調整が完了すると、Ｐ
ＬＬカウンタ５２はホールドされ、クロック位相調整値
がＰＬＬカウンタ５２内に保持される。
の構成を示すブロック図である。図において、通常のシ
ステム立ち上げ時、クロック供給回路（図示せず）から
配られた基準クロック（ＲＥＦ）１１と内部クロック
（ＣＫＯ）１４の位相の進み／遅れは、位相比較回路５
１で比較（検出）される。その比較（検出）結果信号で
あるカウントアップ／ダウン信号１２は、ＰＬＬカウン
タ５２に入力される。ＰＬＬカウンタ５２は、カウント
アップ／ダウン信号１２により、出力信号１３を出力
し、遅延可変回路５３を動作させ、タイミングクロック
（ＣＬＫ）１０を遅延させる。基準クロック（ＲＥＦ）
１１と内部クロック（ＣＫＯ）１４の位相調整は、これ
ら位相比較回路５１とＰＬＬ回路５２と遅延可変回路５
３の動作により行なわれる。位相調整が完了すると、Ｐ
ＬＬカウンタ５２はホールドされ、クロック位相調整値
がＰＬＬカウンタ５２内に保持される。
【００１４】次に、定期的なシステムの診断時及び故障
時等に、装置の内部状態を外部からモニタ及び修正する
ための手段としての診断プロセッサ３００と、装置（シ
ステム）内にめぐらされたスキャンパスについて説明す
る。
時等に、装置の内部状態を外部からモニタ及び修正する
ための手段としての診断プロセッサ３００と、装置（シ
ステム）内にめぐらされたスキャンパスについて説明す
る。
【００１５】図１に示すように、診断対象のＣＡＲＤ１
００内部のＬＳＩ５０は、診断プロセッサ３００から、
シフトモード（スキャンモードとも言う）信号（ＳＦ
Ｔ）３０とスキャンイン信号（ＳＩＮ）３１とテストモ
ード信号（ＴＳＴ）３２を入力とし、スキャンアウト信
号（ＳＯＴ）３３を出力とする。ＰＬＬカウンタ５２の
スキャン動作を行う場合、テストモード信号（ＴＳＴ）
３２を有効な値（例えば論理”１”）に設定することに
より、ＰＬＬカウンタ５２はスキャンモード（シフトモ
ードとも言う）となる。
００内部のＬＳＩ５０は、診断プロセッサ３００から、
シフトモード（スキャンモードとも言う）信号（ＳＦ
Ｔ）３０とスキャンイン信号（ＳＩＮ）３１とテストモ
ード信号（ＴＳＴ）３２を入力とし、スキャンアウト信
号（ＳＯＴ）３３を出力とする。ＰＬＬカウンタ５２の
スキャン動作を行う場合、テストモード信号（ＴＳＴ）
３２を有効な値（例えば論理”１”）に設定することに
より、ＰＬＬカウンタ５２はスキャンモード（シフトモ
ードとも言う）となる。
【００１６】ＰＬＬカウンタ５２は基準クロック（ＲＥ
Ｆ）１１を受け、内部状態値であるＰＬＬカウンタ出力
１５を選択回路５５に出力する。選択回路５５は、テス
トモード信号（ＴＳＴ）３２により、ＰＬＬカウンタ出
力１５を選択し、ＬＳＩ６０へのスキャンアウト信号
（ＳＯＴ）３３を出力する。テストモード信号（ＴＳ
Ｔ）３２は、抑止回路５６にも配られていて、テストモ
ード信号（ＴＳＴ）３２を有効な値（例えば論理”
１”）に設定した場合、論理回路５４への内部クロック
（ＣＫＯ）１４の供給は抑止され、信号１７は停止状態
となり、論理回路５４の内部状態値は保持される。
Ｆ）１１を受け、内部状態値であるＰＬＬカウンタ出力
１５を選択回路５５に出力する。選択回路５５は、テス
トモード信号（ＴＳＴ）３２により、ＰＬＬカウンタ出
力１５を選択し、ＬＳＩ６０へのスキャンアウト信号
（ＳＯＴ）３３を出力する。テストモード信号（ＴＳ
Ｔ）３２は、抑止回路５６にも配られていて、テストモ
ード信号（ＴＳＴ）３２を有効な値（例えば論理”
１”）に設定した場合、論理回路５４への内部クロック
（ＣＫＯ）１４の供給は抑止され、信号１７は停止状態
となり、論理回路５４の内部状態値は保持される。
【００１７】診断プロセッサ３００は、テストモード信
号（ＴＳＴ）３２を有効な値（例えば論理”１”）に設
定し、予め規定された総Ｆ／Ｆ（Flip Flop）数分程度
の基準クロック（ＲＥＦ）１１の出力をクロック供給回
路（図示せず）に指示し、これによりスキャン出力され
たＰＬＬカウンタ５２の内部状態値を診断プロセッサ３
００内のバッファに取り込み、その後必要に応じて内容
を編集することにより、ＰＬＬカウンタ５２の内部状態
を外部からモニタ可能とする。
号（ＴＳＴ）３２を有効な値（例えば論理”１”）に設
定し、予め規定された総Ｆ／Ｆ（Flip Flop）数分程度
の基準クロック（ＲＥＦ）１１の出力をクロック供給回
路（図示せず）に指示し、これによりスキャン出力され
たＰＬＬカウンタ５２の内部状態値を診断プロセッサ３
００内のバッファに取り込み、その後必要に応じて内容
を編集することにより、ＰＬＬカウンタ５２の内部状態
を外部からモニタ可能とする。
【００１８】さらに、診断プロセッサ３００内のバッフ
ァに取り込んだスキャンデータを修正し、予め規定され
た総Ｆ／Ｆ数分程度の基準クロック（ＲＥＦ）１１の出
力をクロック供給回路（図示せず）に指示し、元のＬＳ
Ｉ（例えばＬＳＩ５０）にスキャンイン信号（ＳＩＮ）
３１によりスキャン入力することにより、ＰＬＬカウン
タ５２の内部状態値を変更（スキャン書き込み）するこ
とが可能となる。
ァに取り込んだスキャンデータを修正し、予め規定され
た総Ｆ／Ｆ数分程度の基準クロック（ＲＥＦ）１１の出
力をクロック供給回路（図示せず）に指示し、元のＬＳ
Ｉ（例えばＬＳＩ５０）にスキャンイン信号（ＳＩＮ）
３１によりスキャン入力することにより、ＰＬＬカウン
タ５２の内部状態値を変更（スキャン書き込み）するこ
とが可能となる。
【００１９】実際には、スキャンデータ（内部状態値）
の変更を行わない場合にも、診断プロセッサ３００内の
バッファに取り込んだスキャンデータをそのままの状態
で、元のＬＳＩ（例えばＬＳＩ５０）にスキャン入力
し、各ＬＳＩ内のＰＬＬカウンタの内部状態値をスキャ
ン動作前に復元（スキャン書き込み）することになる。
の変更を行わない場合にも、診断プロセッサ３００内の
バッファに取り込んだスキャンデータをそのままの状態
で、元のＬＳＩ（例えばＬＳＩ５０）にスキャン入力
し、各ＬＳＩ内のＰＬＬカウンタの内部状態値をスキャ
ン動作前に復元（スキャン書き込み）することになる。
【００２０】尚、図１において図示していないが、ＬＳ
Ｉ６０と診断プロセッサ３００及びクロック供給回路
（図示せず）との間にも、ＬＳＩ５０と同様のインタフ
ェースが存在する。スキャン信号３３は、ＬＳＩ６０内
のスキャンパスを経由し、スキャン信号３４として、診
断プロセッサ３００に戻される。
Ｉ６０と診断プロセッサ３００及びクロック供給回路
（図示せず）との間にも、ＬＳＩ５０と同様のインタフ
ェースが存在する。スキャン信号３３は、ＬＳＩ６０内
のスキャンパスを経由し、スキャン信号３４として、診
断プロセッサ３００に戻される。
【００２１】さらに、各ＬＳＩ内の論理回路の内部状態
をモニタする場合も同様であり、ＬＳＩ５０内の論理回
路５４のスキャンを行う場合、シフトモード信号（ＳＦ
Ｔ）３０を有効な値（例えば論理”１”）に設定するこ
とにより、論理回路５４内のレジスタ（Ｆ／Ｆ群の総
称）はスキャンモードとなり、タイミングクロック（Ｃ
ＬＫ）１０を入力することにより、内部レジスタの状態
値である論理回路出力１６は選択回路５５に出力され
る。選択回路５５は、シフトモード信号（ＳＦＴ）３０
により、論理回路出力１６を選択し、ＬＳＩ６０へのス
キャンアウト信号（ＳＯＴ）３３を出力する。その後は
同様にして、スキャンアウト信号（ＳＯＴ）３３はスキ
ャン信号３４として診断プロセッサ３００に戻され、
（ＬＳＩ内部の）論理回路５４の内部状態値は編集さ
れ、外部からモニタ可能となる。
をモニタする場合も同様であり、ＬＳＩ５０内の論理回
路５４のスキャンを行う場合、シフトモード信号（ＳＦ
Ｔ）３０を有効な値（例えば論理”１”）に設定するこ
とにより、論理回路５４内のレジスタ（Ｆ／Ｆ群の総
称）はスキャンモードとなり、タイミングクロック（Ｃ
ＬＫ）１０を入力することにより、内部レジスタの状態
値である論理回路出力１６は選択回路５５に出力され
る。選択回路５５は、シフトモード信号（ＳＦＴ）３０
により、論理回路出力１６を選択し、ＬＳＩ６０へのス
キャンアウト信号（ＳＯＴ）３３を出力する。その後は
同様にして、スキャンアウト信号（ＳＯＴ）３３はスキ
ャン信号３４として診断プロセッサ３００に戻され、
（ＬＳＩ内部の）論理回路５４の内部状態値は編集さ
れ、外部からモニタ可能となる。
【００２２】診断プロセッサ３００は、シフトモード信
号（ＳＦＴ）３０を有効な値（例えば論理”１”）に設
定し、予め規定された総Ｆ／Ｆ（Flip Flop）数分程度
のタイミングクロック（ＣＬＫ）１０の出力をクロック
供給回路（図示せず）に指示し、これによりスキャン出
力された論理回路５４の内部状態値を診断プロセッサ３
００内のバッファに取り込み、その後必要に応じて内容
を編集することにより、論理回路５４の内部状態を外部
からモニタ可能とする。さらに、診断プロセッサ３００
内のバッファに取り込んだスキャンデータを修正し、予
め規定された総Ｆ／Ｆ数分程度のタイミングクロック
（ＣＬＫ）１０の出力をクロック供給回路（図示せず）
に指示し、元のＬＳＩ（例えばＬＳＩ５０）にスキャン
イン信号（ＳＩＮ）３１によりスキャン入力することに
より、各ＬＳＩ内の論理回路の内部状態値を変更（スキ
ャン書き込み）することが可能となる。
号（ＳＦＴ）３０を有効な値（例えば論理”１”）に設
定し、予め規定された総Ｆ／Ｆ（Flip Flop）数分程度
のタイミングクロック（ＣＬＫ）１０の出力をクロック
供給回路（図示せず）に指示し、これによりスキャン出
力された論理回路５４の内部状態値を診断プロセッサ３
００内のバッファに取り込み、その後必要に応じて内容
を編集することにより、論理回路５４の内部状態を外部
からモニタ可能とする。さらに、診断プロセッサ３００
内のバッファに取り込んだスキャンデータを修正し、予
め規定された総Ｆ／Ｆ数分程度のタイミングクロック
（ＣＬＫ）１０の出力をクロック供給回路（図示せず）
に指示し、元のＬＳＩ（例えばＬＳＩ５０）にスキャン
イン信号（ＳＩＮ）３１によりスキャン入力することに
より、各ＬＳＩ内の論理回路の内部状態値を変更（スキ
ャン書き込み）することが可能となる。
【００２３】ＣＡＲＤ２００においても、同様のインタ
フェースが診断プロセッサ３００との間に存在し、スキ
ャン信号３５は、内部でスキャン接続されたＣＡＲＤ２
００内を抜けて、スキャン信号３６として診断プロセッ
サ３００に戻される。
フェースが診断プロセッサ３００との間に存在し、スキ
ャン信号３５は、内部でスキャン接続されたＣＡＲＤ２
００内を抜けて、スキャン信号３６として診断プロセッ
サ３００に戻される。
【００２４】
【実施例】図１は、本発明の情報処理装置の一実施例の
構成を示すブロック図である。ここで、本発明の情報処
理装置は、クロック供給回路（図示せず）から配られた
基準クロック（ＲＥＦ）１１と内部クロック（ＣＫＯ）
１４の位相の進み／遅れを検出する位相比較回路５１
と、位相比較回路５１からのカウントアップ／ダウン信
号１２によりカウントアップ／ダウン動作し、テストモ
ード信号（ＴＳＴ）３２が有効な値（例えば論理”
１”）になった場合、スキャンモードとなり、内部状態
値をスキャン出力するＰＬＬカウンタ５２と、ＰＬＬカ
ウンタ５２からのＰＬＬカウンタ出力信号１３により、
タイミングクロック（ＣＬＫ）１０を遅延させる遅延可
変回路５３と、シフトモード信号（ＳＦＴ）３０が有効
な値（例えば論理”１”）になった場合、スキャンモー
ドとなり、内部レジスタの状態値である論理回路出力１
６をスキャン出力する論理回路５４と、テストモード信
号（ＴＳＴ）３２が有効な値（例えば論理”１”）にな
った場合、入力である論理回路出力１６とＰＬＬカウン
タ出力１５の中からＰＬＬカウンタ出力１５を選択する
選択回路５５と、テストモード信号（ＴＳＴ）３２が有
効な値（例えば論理”１”）になった場合、論理回路出
力１６への内部クロック（ＣＫＯ）１４を抑止する抑止
回路５６と、これらの回路を含むＬＳＩ５０と、ＬＳＩ
５０とスキャンパス接続され、同様のスキャン回路を含
むＬＳＩ６０と、これらのＬＳＩを含むＣＡＲＤ１００
と、同様のスキャン回路を含むＣＡＲＤ２００と、これ
らのＣＡＲＤとスキャンパス接続され、スキャン動作に
より採取したスキャンデータを外部からモニタ可能にな
るように編集及び修正する診断プロセッサ３００とで構
成される。
構成を示すブロック図である。ここで、本発明の情報処
理装置は、クロック供給回路（図示せず）から配られた
基準クロック（ＲＥＦ）１１と内部クロック（ＣＫＯ）
１４の位相の進み／遅れを検出する位相比較回路５１
と、位相比較回路５１からのカウントアップ／ダウン信
号１２によりカウントアップ／ダウン動作し、テストモ
ード信号（ＴＳＴ）３２が有効な値（例えば論理”
１”）になった場合、スキャンモードとなり、内部状態
値をスキャン出力するＰＬＬカウンタ５２と、ＰＬＬカ
ウンタ５２からのＰＬＬカウンタ出力信号１３により、
タイミングクロック（ＣＬＫ）１０を遅延させる遅延可
変回路５３と、シフトモード信号（ＳＦＴ）３０が有効
な値（例えば論理”１”）になった場合、スキャンモー
ドとなり、内部レジスタの状態値である論理回路出力１
６をスキャン出力する論理回路５４と、テストモード信
号（ＴＳＴ）３２が有効な値（例えば論理”１”）にな
った場合、入力である論理回路出力１６とＰＬＬカウン
タ出力１５の中からＰＬＬカウンタ出力１５を選択する
選択回路５５と、テストモード信号（ＴＳＴ）３２が有
効な値（例えば論理”１”）になった場合、論理回路出
力１６への内部クロック（ＣＫＯ）１４を抑止する抑止
回路５６と、これらの回路を含むＬＳＩ５０と、ＬＳＩ
５０とスキャンパス接続され、同様のスキャン回路を含
むＬＳＩ６０と、これらのＬＳＩを含むＣＡＲＤ１００
と、同様のスキャン回路を含むＣＡＲＤ２００と、これ
らのＣＡＲＤとスキャンパス接続され、スキャン動作に
より採取したスキャンデータを外部からモニタ可能にな
るように編集及び修正する診断プロセッサ３００とで構
成される。
【００２５】図２は、本発明の情報処理装置の一実施例
の動作を、診断プロセッサ側から説明したフローチャー
トである。あるＬＳＩに対してスキャン動作う場合、先
ずスキャン動作を行うべきＣＡＲＤを選択し（ステップ
３０１）、次にＰＬＬカウンタのスキャン動作を行う場
合（ステップ３０２）、テストモード（ＴＳＴ）信号を
有効な値（例えば論理”１”）に設定する（ステップ３
０３）。論理回路のスキャン動作を行う場合、シフトモ
ード信号（ＳＦＴ）３０を有効な値（例えば論理”
１”）に設定する（ステップ３０４）。
の動作を、診断プロセッサ側から説明したフローチャー
トである。あるＬＳＩに対してスキャン動作う場合、先
ずスキャン動作を行うべきＣＡＲＤを選択し（ステップ
３０１）、次にＰＬＬカウンタのスキャン動作を行う場
合（ステップ３０２）、テストモード（ＴＳＴ）信号を
有効な値（例えば論理”１”）に設定する（ステップ３
０３）。論理回路のスキャン動作を行う場合、シフトモ
ード信号（ＳＦＴ）３０を有効な値（例えば論理”
１”）に設定する（ステップ３０４）。
【００２６】ＰＬＬカウンタのスキャン動作を行う場
合、クロック供給回路に対し、ＰＬＬカウンタのスキャ
ン読み出し動作を完了する為に必要なクロックの送出を
指示し、これによりスキャンデータを取り込み（ステッ
プ３０５）、（ＰＬＬカウンタのスキャンデータを編集
し、）外部からモニタ可能とする。ここで、スキャンデ
ータの変更を行う場合（ステップ３０７）、取り込んだ
ＰＬＬカウンタのスキャンデータを変更する（ステップ
３０９）。スキャンデータの変更を行なわない場合（ス
テップ３０７）、取り込んだＰＬＬカウンタのスキャン
データをそのまま保持する。そして、クロック供給回路
に対し、ＰＬＬカウンタのスキャン書き込み動作を完了
する為に必要なクロックの送出を指示し、取り込んだス
キャンデータを送出し、ＰＬＬカウンタにスキャンデー
タを再設定し（ステップ３１１）、テストモード（ＴＳ
Ｔ）信号を無効な値（例えば論理”０”）に設定し（ス
テップ３１３）、ＰＬＬカウンタのスキャン動作を終了
する。
合、クロック供給回路に対し、ＰＬＬカウンタのスキャ
ン読み出し動作を完了する為に必要なクロックの送出を
指示し、これによりスキャンデータを取り込み（ステッ
プ３０５）、（ＰＬＬカウンタのスキャンデータを編集
し、）外部からモニタ可能とする。ここで、スキャンデ
ータの変更を行う場合（ステップ３０７）、取り込んだ
ＰＬＬカウンタのスキャンデータを変更する（ステップ
３０９）。スキャンデータの変更を行なわない場合（ス
テップ３０７）、取り込んだＰＬＬカウンタのスキャン
データをそのまま保持する。そして、クロック供給回路
に対し、ＰＬＬカウンタのスキャン書き込み動作を完了
する為に必要なクロックの送出を指示し、取り込んだス
キャンデータを送出し、ＰＬＬカウンタにスキャンデー
タを再設定し（ステップ３１１）、テストモード（ＴＳ
Ｔ）信号を無効な値（例えば論理”０”）に設定し（ス
テップ３１３）、ＰＬＬカウンタのスキャン動作を終了
する。
【００２７】論理回路のスキャン動作を行う場合（ステ
ップ３０４）、クロック供給回路に対し、論理回路のス
キャン読み出し動作を完了する為に必要なクロックの送
出を指示し、これによりスキャンデータを取り込み（論
理回路のスキャンデータを編集し）（ステップ３０
６）、外部からモニタ可能とする。ここで、スキャンデ
ータの変更を行う場合（ステップ３０８）、取り込んだ
論理回路のスキャンデータを変更する（ステップ３１
０）。スキャンデータの変更を行なわない場合（ステッ
プ３０８）、取り込んだ論理回路のスキャンデータをそ
のまま保持する。そして、クロック供給回路に対し、論
理回路のスキャン書き込み動作を完了する為に必要なク
ロックの送出を指示し、スキャンデータを送出し、論理
回路内のレジスタ群にスキャンデータを再設定し（ステ
ップ３１２）、シフトモード信号（ＳＦＴ）３０を無効
な値（例えば論理”０”）に設定し（ステップ３１
４）、論理回路のスキャン動作を終了する。
ップ３０４）、クロック供給回路に対し、論理回路のス
キャン読み出し動作を完了する為に必要なクロックの送
出を指示し、これによりスキャンデータを取り込み（論
理回路のスキャンデータを編集し）（ステップ３０
６）、外部からモニタ可能とする。ここで、スキャンデ
ータの変更を行う場合（ステップ３０８）、取り込んだ
論理回路のスキャンデータを変更する（ステップ３１
０）。スキャンデータの変更を行なわない場合（ステッ
プ３０８）、取り込んだ論理回路のスキャンデータをそ
のまま保持する。そして、クロック供給回路に対し、論
理回路のスキャン書き込み動作を完了する為に必要なク
ロックの送出を指示し、スキャンデータを送出し、論理
回路内のレジスタ群にスキャンデータを再設定し（ステ
ップ３１２）、シフトモード信号（ＳＦＴ）３０を無効
な値（例えば論理”０”）に設定し（ステップ３１
４）、論理回路のスキャン動作を終了する。
【００２８】次に、本発明の他の実施例について、図面
を参照して、詳細に説明する。
を参照して、詳細に説明する。
【００２９】図３は、本発明の情報処理装置の他の実施
例の構成を示すブロック図である。図において、通常の
システム立ち上げ時、クロック供給回路（図示せず）か
ら配られた基準クロック（ＲＥＦ）１１と内部クロック
（ＣＫＯ）１４の位相の進み／遅れは位相比較回路５１
で比較（検出）され、その比較（検出）結果信号である
カウントアップ／ダウン信号１２はＰＬＬカウンタ５２
に入力され、カウントアップ／ダウン信号１２により、
ＰＬＬカウンタ５２はカウントアップ／ダウン動作し、
その結果としてＰＬＬカウンタ出力信号１３が出力され
ることにより、遅延可変回路５３が動作し、タイミング
クロック（ＣＬＫ）１０を遅延させる。これらの回路
（ＰＬＬ回路）により、基準クロック（ＲＥＦ）１１と
内部クロック（ＣＫＯ）１４の位相調整が行なわれる。
位相調整が完了するとＰＬＬカウンタ５２はホールドさ
れ、クロック位相調整値はＰＬＬカウンタ５２内に保持
される。ここまでは図１と同様である。次に、装置の内
部状態を外部からモニタ及び修正する為の手段としての
診断プロセッサ３００と、装置内に組み込まれたＰＬＬ
書き込み回路５７と、ＰＬＬ読み出し回路５８について
説明する。
例の構成を示すブロック図である。図において、通常の
システム立ち上げ時、クロック供給回路（図示せず）か
ら配られた基準クロック（ＲＥＦ）１１と内部クロック
（ＣＫＯ）１４の位相の進み／遅れは位相比較回路５１
で比較（検出）され、その比較（検出）結果信号である
カウントアップ／ダウン信号１２はＰＬＬカウンタ５２
に入力され、カウントアップ／ダウン信号１２により、
ＰＬＬカウンタ５２はカウントアップ／ダウン動作し、
その結果としてＰＬＬカウンタ出力信号１３が出力され
ることにより、遅延可変回路５３が動作し、タイミング
クロック（ＣＬＫ）１０を遅延させる。これらの回路
（ＰＬＬ回路）により、基準クロック（ＲＥＦ）１１と
内部クロック（ＣＫＯ）１４の位相調整が行なわれる。
位相調整が完了するとＰＬＬカウンタ５２はホールドさ
れ、クロック位相調整値はＰＬＬカウンタ５２内に保持
される。ここまでは図１と同様である。次に、装置の内
部状態を外部からモニタ及び修正する為の手段としての
診断プロセッサ３００と、装置内に組み込まれたＰＬＬ
書き込み回路５７と、ＰＬＬ読み出し回路５８について
説明する。
【００３０】図３に示すように、診断プロセッサ３００
からＣＡＲＤ１００内部のＬＳＩ５０へは、ＰＬＬモー
ド信号（ＰＬＬ）４２とＰＬＬ入力情報（ＰＬＬＩＮ）
４１とが入力され、ＬＳＩ５０からはＰＬＬ出力情報
（ＰＬＬＯＴ）４３が出力される。ＰＬＬカウンタ５２
の読み出し動作を行う場合、ＰＬＬモード信号（ＰＬ
Ｌ）４２を有効な値（例えば論理”１”）に設定するこ
とにより、ＰＬＬカウンタ５２はスルーモード（読み出
し／書き込み可能状態）となり、内部状態値であるＰＬ
Ｌカウンタ出力情報２２はＰＬＬ読み出し回路５８に出
力される。ＰＬＬ読み出し回路５８は、診断プロセッサ
３００へＰＬＬ出力情報（ＰＬＬＯＴ）４３を出力す
る。診断プロセッサ３００は、ＰＬＬモード信号（ＰＬ
Ｌ）４２を有効な値（例えば論理”１”）に設定し、Ｐ
ＬＬ読み出し回路５８により読み出されたＰＬＬカウン
タ５２の内部状態値を診断プロセッサ３００内のバッフ
ァに取り込み、その後必要に応じて内容を編集すること
により、ＰＬＬカウンタ５２の内部状態を外部からモニ
タ可能とする。さらに、診断プロセッサ３００内のバッ
ファに取り込んだデータを修正、あるいは新規にデータ
作成し、元のＬＳI（例えばＬＳＩ５０）にＰＬＬ入力
情報（ＰＬＬＩＮ）４１として、ＰＬＬ書き込み回路５
７に入力することにより、ＰＬＬカウンタ入力情報２１
としてＰＬＬカウンタ５２に書き込まれ、内部状態値を
変更することが可能となる。尚、図３において図示して
いないが、ＬＳＩ６０と診断プロセッサ３００及びクロ
ック供給回路（図示せず）との間にも、ＬＳＩ５０と同
様のインタフェースが存在する。
からＣＡＲＤ１００内部のＬＳＩ５０へは、ＰＬＬモー
ド信号（ＰＬＬ）４２とＰＬＬ入力情報（ＰＬＬＩＮ）
４１とが入力され、ＬＳＩ５０からはＰＬＬ出力情報
（ＰＬＬＯＴ）４３が出力される。ＰＬＬカウンタ５２
の読み出し動作を行う場合、ＰＬＬモード信号（ＰＬ
Ｌ）４２を有効な値（例えば論理”１”）に設定するこ
とにより、ＰＬＬカウンタ５２はスルーモード（読み出
し／書き込み可能状態）となり、内部状態値であるＰＬ
Ｌカウンタ出力情報２２はＰＬＬ読み出し回路５８に出
力される。ＰＬＬ読み出し回路５８は、診断プロセッサ
３００へＰＬＬ出力情報（ＰＬＬＯＴ）４３を出力す
る。診断プロセッサ３００は、ＰＬＬモード信号（ＰＬ
Ｌ）４２を有効な値（例えば論理”１”）に設定し、Ｐ
ＬＬ読み出し回路５８により読み出されたＰＬＬカウン
タ５２の内部状態値を診断プロセッサ３００内のバッフ
ァに取り込み、その後必要に応じて内容を編集すること
により、ＰＬＬカウンタ５２の内部状態を外部からモニ
タ可能とする。さらに、診断プロセッサ３００内のバッ
ファに取り込んだデータを修正、あるいは新規にデータ
作成し、元のＬＳI（例えばＬＳＩ５０）にＰＬＬ入力
情報（ＰＬＬＩＮ）４１として、ＰＬＬ書き込み回路５
７に入力することにより、ＰＬＬカウンタ入力情報２１
としてＰＬＬカウンタ５２に書き込まれ、内部状態値を
変更することが可能となる。尚、図３において図示して
いないが、ＬＳＩ６０と診断プロセッサ３００及びクロ
ック供給回路（図示せず）との間にも、ＬＳＩ５０と同
様のインタフェースが存在する。
【００３１】実施例の構成としては、クロック供給回路
（図示せず）から配られた基準クロック（ＲＥＦ）１１
と内部クロック（ＣＫＯ）１４の位相の進み／遅れを検
出する位相比較回路５１と、位相比較回路５１からのカ
ウントアップ／ダウン信号１２によりカウントアップ／
ダウン動作し、ＰＬＬモード信号（ＰＬＬ）４２が有効
な値（例えば論理”１”）になった場合、スルーモード
（読み出し／書き込み可能状態）となり、内部状態値を
ＰＬＬ読み出し回路５８に出力するＰＬＬカウンタ５２
と、ＰＬＬカウンタ５２からのＰＬＬカウンタ出力信号
１３により、タイミングクロック（ＣＬＫ）１０を遅延
させる遅延可変回路５３と、ＰＬＬカウンタの内部状態
値を取り込み、診断プロセッサ３００へのＰＬＬ出力情
報（ＰＬＬＯＴ）４３を出力するＰＬＬ読み出し回路５
８と、ＰＬＬ読み出し動作により採取したデータを外部
からモニタ可能になるように編集及び修正する診断プロ
セッサ３００と、診断プロセッサ３００からのＰＬＬ入
力情報（ＰＬＬＩＮ）４１を受け取り、ＰＬＬカウンタ
入力情報２１としてＰＬＬカウンタ５２に書き込むＰＬ
Ｌ書き込み回路５７とで構成される。
（図示せず）から配られた基準クロック（ＲＥＦ）１１
と内部クロック（ＣＫＯ）１４の位相の進み／遅れを検
出する位相比較回路５１と、位相比較回路５１からのカ
ウントアップ／ダウン信号１２によりカウントアップ／
ダウン動作し、ＰＬＬモード信号（ＰＬＬ）４２が有効
な値（例えば論理”１”）になった場合、スルーモード
（読み出し／書き込み可能状態）となり、内部状態値を
ＰＬＬ読み出し回路５８に出力するＰＬＬカウンタ５２
と、ＰＬＬカウンタ５２からのＰＬＬカウンタ出力信号
１３により、タイミングクロック（ＣＬＫ）１０を遅延
させる遅延可変回路５３と、ＰＬＬカウンタの内部状態
値を取り込み、診断プロセッサ３００へのＰＬＬ出力情
報（ＰＬＬＯＴ）４３を出力するＰＬＬ読み出し回路５
８と、ＰＬＬ読み出し動作により採取したデータを外部
からモニタ可能になるように編集及び修正する診断プロ
セッサ３００と、診断プロセッサ３００からのＰＬＬ入
力情報（ＰＬＬＩＮ）４１を受け取り、ＰＬＬカウンタ
入力情報２１としてＰＬＬカウンタ５２に書き込むＰＬ
Ｌ書き込み回路５７とで構成される。
【００３２】
【発明の効果】本発明によれば、図１及び図３のＰＬＬ
データ読み出し機能は、システム評価時になんらかの動
作不良が発生した場合に、その原因をＰＬＬ回路による
ものかどうかを究明するための仕掛けを実現し、信頼性
向上のためのデータ収集を可能にする効果がある。従来
は、クロックモニタ出力によるクロック観測では、その
測定には特別な測定器が必要であり、問題解明に時間が
かかつていた。
データ読み出し機能は、システム評価時になんらかの動
作不良が発生した場合に、その原因をＰＬＬ回路による
ものかどうかを究明するための仕掛けを実現し、信頼性
向上のためのデータ収集を可能にする効果がある。従来
は、クロックモニタ出力によるクロック観測では、その
測定には特別な測定器が必要であり、問題解明に時間が
かかつていた。
【００３３】また、本発明によれば、図１及び図３のＰ
ＬＬデータ書き込み機能は、ＰＬＬ回路内の遅延可変回
路を制御するＰＬＬカウンタへのデータ設定を実現し、
ＰＬＬ回路の故障時等の回避手段として、試験的なスキ
ュー調整を可能とする効果がある。
ＬＬデータ書き込み機能は、ＰＬＬ回路内の遅延可変回
路を制御するＰＬＬカウンタへのデータ設定を実現し、
ＰＬＬ回路の故障時等の回避手段として、試験的なスキ
ュー調整を可能とする効果がある。
【００３４】更に、本発明によれば、図１において、Ｐ
ＬＬカウンタのスキャンパスを装置（システム）の通常
のスキャンパスに組み込むことにより、ＰＬＬスキャン
データ読み出し／書き込み機能専用ハードウェアの増加
を抑え、診断プロセッサ等を共用できる効果がある。
ＬＬカウンタのスキャンパスを装置（システム）の通常
のスキャンパスに組み込むことにより、ＰＬＬスキャン
データ読み出し／書き込み機能専用ハードウェアの増加
を抑え、診断プロセッサ等を共用できる効果がある。
【００３５】更にまた、本発明によれば、図１におい
て、ＰＬＬスキャン動作時に（ＬＳＩ内部の）論理回路
へのクロック供給を停止する機能は、論理回路の状態値
の保持を可能とするので、ＰＬＬスキャン動作時に伴う
論理回路の状態値のバックアップ作業を不要にする効果
がある。
て、ＰＬＬスキャン動作時に（ＬＳＩ内部の）論理回路
へのクロック供給を停止する機能は、論理回路の状態値
の保持を可能とするので、ＰＬＬスキャン動作時に伴う
論理回路の状態値のバックアップ作業を不要にする効果
がある。
【図１】本発明の情報処理装置の一実施例の構成を示す
ブロック図である。
ブロック図である。
【図２】本発明の情報処理装置の一実施例の動作を、診
断プロセッサ側から説明したフローチャートである。
断プロセッサ側から説明したフローチャートである。
【図３】本発明の情報処理装置の他の実施例の構成を示
すブロック図である。
すブロック図である。
【図４】従来の情報処理装置の一実施例の構成を示すブ
ロック図である。
ロック図である。
１０ タイミングクロック（ＣＬＫ） １１ 基準クロック（ＲＥＦ） １２ カウントアップ／ダウン信号 １３ ＰＬＬカウンタ出力信号 １４ 内部クロック（ＣＫＯ） １５ ＰＬＬカウンタ出力 １６ 論理回路出力 １７ 信号 ２１ ＰＬＬカウンタ入力情報 ２２ ＰＬＬカウンタ出力情報 ３０ シフトモード信号（ＳＦＴ） ３１ スキャンイン信号（ＳＩＮ） ３２ テストモード信号（ＴＳＴ） ３３ スキャンアウト信号（ＳＯＴ） ３４、３５、３６ スキャン信号 ４１ ＰＬＬ入力情報（ＰＬＬＩＮ） ４２ ＰＬＬモード信号（ＰＬＬ） ４３ ＰＬＬ出力情報（ＰＬＬＯＴ） ４４、４５ スキャン信号 ５０、６０ ＬＳＩ ５１ 位相比較回路 ５２ ＰＬＬカウンタ ５３ 遅延可変回路 ５４ 論理回路 ５５ 選択回路 ５６ 抑止回路 ５７ ＰＬＬ書き込み回路 ５８ ＰＬＬ読み出し回路 １００、２００ カード（ＣＡＲＤ） ３００ 診断プロセッサ
Claims (7)
- 【請求項１】 基準クロックと内部クロックの位相の進
みまたは遅れを調整するＰＬＬカウンタを含むＰＬＬ回
路を有する情報処理装置において、 前記ＰＬＬ回路に接続される診断プロセッサからのスキ
ャンパスと、 テストモード時に、スキャンモードとなって内部状態値
を入出力するＰＬＬカウンタと、 テストモード時に、ＰＬＬカウンタのスキャン出力を選
択する選択回路を有し、 ＰＬＬ回路の内部状態値を外部からモニタ及び修正する
ことを特徴とする情報処理装置。 - 【請求項２】 基準クロックと内部クロックの位相の進
みまたは遅れを調整するＰＬＬカウンタを含むＰＬＬ回
路を有する情報処理装置において、 ＰＬＬモード時に、書き込み読み出し可能モードとなる
ＰＬＬカウンタと、 ＰＬＬモード時に、ＰＬＬカウンタに入力情報を書き込
むＰＬＬ書き込み回路と、 ＰＬＬモード時に、ＰＬＬカウンタの内部状態値を読み
出すＰＬＬ読み出し回路を有し、 ＰＬＬ回路の内部状態値を外部からモニタ及び修正する
ことを特徴とする情報処理装置。 - 【請求項３】 前記診断プロセッサからのスキャンパス
が、 テストモードの場合、前記ＰＬＬカウンタと前記選択回
路がテストモード信号を受け、診断プロセッサからスキ
ャンイン信号をＰＬＬカウンタにスキャン入力するパス
と、ＰＬＬカウンタのスキャン出力を選択回路に入力す
るパスと、選択回路からスキャンアウト信号を出力する
パスと、 シフトモードの場合、前記ＰＬＬカウンタ以外の論理回
路と前記選択回路がシフトモード信号を受け、診断プロ
セッサからスキャンイン信号を論理回路にスキャン入力
するパスと、論理回路のスキャン出力を選択回路に入力
するパスと、選択回路からスキャンアウト信号を出力す
るパスと、を有し、 前記ＰＬＬ回路へのスキャンパスと前記論理回路へのス
キャンパスを切り替えることを特徴とする請求項１記載
の情報処理装置。 - 【請求項４】 テストモード時に、前記内部クロックを
抑止する抑止回路を有し、前記内部クロックを抑止する
ことを特徴とする請求項１記載の情報処理装置。 - 【請求項５】 ＰＬＬモード時に、ＰＬＬカウンタに書
き込み読み出し可能となるモードを指示するパスと、 ＰＬＬ入力情報を、ＰＬＬ書き込み回路を介してＰＬＬ
カウンタに入力するパスと、 ＰＬＬカウンタの内部状態値をＰＬＬ読み出し回路を介
して診断プロセッサに出力するパスを有することを特徴
とする請求項２記載の情報処理装置。 - 【請求項６】 通常のシステム立ち上げ時、基準クロッ
クと内部クロックの位相の進み／遅れを比較する位相比
較回路と、前記位相比較回路の比較信号でカウントアッ
プ／ダウンするＰＬＬカウンタと、前記ＰＬＬカウンタ
の出力信号によりタイミングクロックを遅延させて基準
クロックと内部クロックの位相調整を行う遅延可変回路
を含むＰＬＬ回路を少なくとも１つ以上有する複数のＬ
ＳＩを具備し、スキャン動作により採取したスキャンデ
ータを編集及び修正して外部から監視する診断プロセッ
サを有し、シフトモードになった場合、論理回路がスキ
ャンモードになって内部状態値をスキャン入出力する情
報処理装置において、 テストモード時に、スキャンモードとなって内部状態値
を入出力するＰＬＬカウンタと、 テストモード時に、前記論理回路のスキャン出力と前記
ＰＬＬカウンタのスキャン出力の中からＰＬＬカウンタ
のスキャン出力を選択する選択回路と、 テストモード時に、前記論理回路への内部クロックを抑
止する抑止回路とを有することを特徴とする情報処理装
置。 - 【請求項７】 通常のシステム立ち上げ時、基準クロッ
クと内部クロックの位相の進み／遅れを比較する位相比
較回路と、前記位相比較回路の比較信号でカウントアッ
プ／ダウンするＰＬＬカウンタと、前記ＰＬＬカウンタ
の出力信号によりタイミングクロックを遅延させて基準
クロックと内部クロックの位相調整を行う遅延可変回路
を含むＰＬＬ回路を少なくとも１つ以上有する複数のＬ
ＳＩを具備し、読み取られたデータを編集及び修正して
外部から監視する診断プロセッサを有する情報処理装置
において、 ＰＬＬモード時に、書き込み読み出し可能モードとなる
ＰＬＬカウンタと、 ＰＬＬモード時に、ＰＬＬカウンタに入力情報を書き込
むＰＬＬ書き込み回路と、 ＰＬＬモード時に、ＰＬＬカウンタの内部状態値を読み
出すＰＬＬ読み出し回路を有することを特徴とする情報
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14952998A JP3177963B2 (ja) | 1998-05-29 | 1998-05-29 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14952998A JP3177963B2 (ja) | 1998-05-29 | 1998-05-29 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340823A true JPH11340823A (ja) | 1999-12-10 |
| JP3177963B2 JP3177963B2 (ja) | 2001-06-18 |
Family
ID=15477140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14952998A Expired - Fee Related JP3177963B2 (ja) | 1998-05-29 | 1998-05-29 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3177963B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6937082B2 (en) | 2002-11-18 | 2005-08-30 | Renesas Technology Corp. | Information processing apparatus with clock generating circuit and information processing apparatus with clock delaying circuit |
| JP2007267111A (ja) * | 2006-03-29 | 2007-10-11 | Nec Corp | クロック遅延補正回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522330B2 (en) | 1997-02-17 | 2003-02-18 | Justsystem Corporation | Character processing system and method |
-
1998
- 1998-05-29 JP JP14952998A patent/JP3177963B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6937082B2 (en) | 2002-11-18 | 2005-08-30 | Renesas Technology Corp. | Information processing apparatus with clock generating circuit and information processing apparatus with clock delaying circuit |
| JP2007267111A (ja) * | 2006-03-29 | 2007-10-11 | Nec Corp | クロック遅延補正回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3177963B2 (ja) | 2001-06-18 |
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