JPH0440113A - フリップフロップ回路及び半導体集積回路 - Google Patents
フリップフロップ回路及び半導体集積回路Info
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- JPH0440113A JPH0440113A JP2147751A JP14775190A JPH0440113A JP H0440113 A JPH0440113 A JP H0440113A JP 2147751 A JP2147751 A JP 2147751A JP 14775190 A JP14775190 A JP 14775190A JP H0440113 A JPH0440113 A JP H0440113A
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- flop
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＬＳＩ論理装置を設計するとき用いるスキャン設計方式
のフリップフロップに関し、 フリップフロップの非同期系人力に接続される回路の故
障検出を行うことにより、効率良くスキャン設計を進め
ることか可能となるスキャン設計用フリップフロップを
提供することを目的とし、組合せ回路と、数組合せ回路
に接続されて数組合せ回路をスキャンするスキャン回路
を構成する直列接続された複数のフリップフロップ回路
であって、スキャン回路を介して該フリップフロップ回
路に接続される非同期系入力回路の故障検出を行うこと
で構成する。
のフリップフロップに関し、 フリップフロップの非同期系人力に接続される回路の故
障検出を行うことにより、効率良くスキャン設計を進め
ることか可能となるスキャン設計用フリップフロップを
提供することを目的とし、組合せ回路と、数組合せ回路
に接続されて数組合せ回路をスキャンするスキャン回路
を構成する直列接続された複数のフリップフロップ回路
であって、スキャン回路を介して該フリップフロップ回
路に接続される非同期系入力回路の故障検出を行うこと
で構成する。
本発明はＬＳＩ論理装置を設計するとき用いるスキャン
設計方式のフリップフロップに関する。
設計方式のフリップフロップに関する。
ＬＳＩとして一つのチップ上に搭載できる回路規模は増
大し続けているから、設計時において、論理設計から始
まりテスト設計を行うまでに長時間を要して、所謂「容
易化設計」か要求されている。スキャン設計かその一手
法であるが、そのとき付加する「スキャン回路」につい
て障害が発生すると、その障害を検出する手段か存在し
なかった。したがって簡易確実に障害の検出できる手段
を開発することが要望された。
大し続けているから、設計時において、論理設計から始
まりテスト設計を行うまでに長時間を要して、所謂「容
易化設計」か要求されている。スキャン設計かその一手
法であるが、そのとき付加する「スキャン回路」につい
て障害が発生すると、その障害を検出する手段か存在し
なかった。したがって簡易確実に障害の検出できる手段
を開発することが要望された。
１０万ゲートにも及ぶゲートアレイで代表されるＬＳＩ
を短時間で設計するとき、テスト設計期間を短縮するこ
とか必要となる。不良検出率の良いテストパターンを人
手で設計するには膨大な工数を必要とするから、テスト
容易化設計の手法が提案されている。スキャン設計方式
かその一手法である。スキャン設計方式ては論理回路内
に含まれるフリップフロップをシリアルに接続し、外部
から最初のフリップフロップの入力にスキャン信号を与
える。スキャン信号はフリップフロップを順次シフトし
、終段フリップフロップに到達するからそれを検出すれ
ば、論理回路を組合せ回路に帰着させることか出来る。
を短時間で設計するとき、テスト設計期間を短縮するこ
とか必要となる。不良検出率の良いテストパターンを人
手で設計するには膨大な工数を必要とするから、テスト
容易化設計の手法が提案されている。スキャン設計方式
かその一手法である。スキャン設計方式ては論理回路内
に含まれるフリップフロップをシリアルに接続し、外部
から最初のフリップフロップの入力にスキャン信号を与
える。スキャン信号はフリップフロップを順次シフトし
、終段フリップフロップに到達するからそれを検出すれ
ば、論理回路を組合せ回路に帰着させることか出来る。
なおここで「組合せ回路」とはその回路の入力信号の組
合せにより出力が定まり、且つ入力信号か変化しない限
り出力が定まったままで変化しない回路をいう。第５図
はそのスキャン設計方式についての説明図である。
合せにより出力が定まり、且つ入力信号か変化しない限
り出力が定まったままで変化しない回路をいう。第５図
はそのスキャン設計方式についての説明図である。
第５図において、■は順序回路でフリップフロップ６〜
８ （ＦＦＩ、ＦＦ２．ＦＦ３）と論理演算回路とで構
成されるもの、２はスキャン回路で、スキャンイン端子
３と、スキャンアウト端子４とを具備する。順序回路１
のうち、５と示す部分を「組合せ回路」と取り扱うよう
にスキャン回路２の結線かなされる。その結果ＦＦＩ〜
ＦＦ３がシフトレジスタ相当の動作を行うから、ＦＦＩ
の出力点を組合せ回路５の信号入力ピンとして、またＦ
Ｆ３の入力点を組合せ回路５の信号出力ピンとして扱う
ことか出来る。このようにして順序回路１を全体的にテ
ストすることでなく、「組合せ回路」として接続された
ものごとにテストを繰り返し、後で故障の有無を判断す
れば良い。第６図は前記ＦＦｌ−ＦＦ３と示すフリップ
フロップの一つについて、更に詳細を示す図である。第
６図において、６はフリップフロップ、１０は前段のフ
リップフロップ、１１はスキャンイン信号端子、１２は
スキャン動作制御信号端子、Ｉ、はナンド回路、１４は
データ端子、１５はクロック端子、１６はクリア信号印
加端子、１７はフリップフロップのクリア端子、１８は
フリップフロップのプリセット端子、１９はフリップフ
ロップの出力信号Ｑの端子を示す。スキャン動作のとき
フリップフロップｌＯとフリップフロップ６はシリアル
接続され、フリップフロップ１０の出力はクロック１５
の制御によりフリップフロップ６に印加され、次いでそ
の出力端子１９に現れる。こ、のときプリセット端子１
８に印加される信号か“Ｌ”のとき、フリップフロップ
を活性化して（この場合プリセットの状態を保つこと）
いるとして下表のように動作する。
８ （ＦＦＩ、ＦＦ２．ＦＦ３）と論理演算回路とで構
成されるもの、２はスキャン回路で、スキャンイン端子
３と、スキャンアウト端子４とを具備する。順序回路１
のうち、５と示す部分を「組合せ回路」と取り扱うよう
にスキャン回路２の結線かなされる。その結果ＦＦＩ〜
ＦＦ３がシフトレジスタ相当の動作を行うから、ＦＦＩ
の出力点を組合せ回路５の信号入力ピンとして、またＦ
Ｆ３の入力点を組合せ回路５の信号出力ピンとして扱う
ことか出来る。このようにして順序回路１を全体的にテ
ストすることでなく、「組合せ回路」として接続された
ものごとにテストを繰り返し、後で故障の有無を判断す
れば良い。第６図は前記ＦＦｌ−ＦＦ３と示すフリップ
フロップの一つについて、更に詳細を示す図である。第
６図において、６はフリップフロップ、１０は前段のフ
リップフロップ、１１はスキャンイン信号端子、１２は
スキャン動作制御信号端子、Ｉ、はナンド回路、１４は
データ端子、１５はクロック端子、１６はクリア信号印
加端子、１７はフリップフロップのクリア端子、１８は
フリップフロップのプリセット端子、１９はフリップフ
ロップの出力信号Ｑの端子を示す。スキャン動作のとき
フリップフロップｌＯとフリップフロップ６はシリアル
接続され、フリップフロップ１０の出力はクロック１５
の制御によりフリップフロップ６に印加され、次いでそ
の出力端子１９に現れる。こ、のときプリセット端子１
８に印加される信号か“Ｌ”のとき、フリップフロップ
を活性化して（この場合プリセットの状態を保つこと）
いるとして下表のように動作する。
端子１８のプリセットＰＲを“Ｈ”に保持し、端子１５
のクロックか立上ったとき（表中の“↑”と示す）端子
１４のデータＤか入ると出力Ｑに同じデータＤを出力す
る。プリセットＰＲか“Ｌ”のとき出力Ｑは、端子１５
が何てあっても“Ｈ”となる。フリップフロップかシリ
ーズに接続され、これら関係を保って動作しているとき
、フリッフロツブ１０に印加されたデータはフリップフ
ロップ６に入力し、次いでその出力より更に後段へその
ままシフトされて行く。シフト動作の途中において何処
かのブリップフロップにプリセット或いはリセットの信
号が印加されると、シフトすべきデータが変更され、ス
キャン動作が不良となる。
のクロックか立上ったとき（表中の“↑”と示す）端子
１４のデータＤか入ると出力Ｑに同じデータＤを出力す
る。プリセットＰＲか“Ｌ”のとき出力Ｑは、端子１５
が何てあっても“Ｈ”となる。フリップフロップかシリ
ーズに接続され、これら関係を保って動作しているとき
、フリッフロツブ１０に印加されたデータはフリップフ
ロップ６に入力し、次いでその出力より更に後段へその
ままシフトされて行く。シフト動作の途中において何処
かのブリップフロップにプリセット或いはリセットの信
号が印加されると、シフトすべきデータが変更され、ス
キャン動作が不良となる。
そのためスキャン動作制御信号端子１２においてスキャ
ン動作中は“Ｌ”を与え、端子１８のプリセット電位を
“Ｈ”のまま変化させないようにナンド回路Ｉ、を接続
している。端子１６のクリア信号についてもスキャン動
作中は固定しておくための回路を接続しておくことが多
い。
ン動作中は“Ｌ”を与え、端子１８のプリセット電位を
“Ｈ”のまま変化させないようにナンド回路Ｉ、を接続
している。端子１６のクリア信号についてもスキャン動
作中は固定しておくための回路を接続しておくことが多
い。
スキャン動作を行うことにより、順序回路の動作を判断
するスキャン設計方式において、クリアまたはプリセッ
ト信号を供給する回路のように、スキャン回路などとは
非同期系の入力端子に接続される回路に、若し故障か発
生したとき、スキャン動作中であるため、クリアまたは
プリセット信号を固定状態としているか、故障のためそ
のようになったのかを判断することか出来ない。なおス
キャン動作をさせるクロック信号に対する動作故障の検
出は、クロック信号か同期信号であるため検出すること
か用意である。
するスキャン設計方式において、クリアまたはプリセッ
ト信号を供給する回路のように、スキャン回路などとは
非同期系の入力端子に接続される回路に、若し故障か発
生したとき、スキャン動作中であるため、クリアまたは
プリセット信号を固定状態としているか、故障のためそ
のようになったのかを判断することか出来ない。なおス
キャン動作をさせるクロック信号に対する動作故障の検
出は、クロック信号か同期信号であるため検出すること
か用意である。
本発明の目的は前述の欠点を改善し、フリップフロップ
の非同期系入力に接続される回路の故障検出を行うこと
により、効率良くスキャン設計を進めることか可能とな
るスキャン設計用フリップフロップを提供することにあ
る。
の非同期系入力に接続される回路の故障検出を行うこと
により、効率良くスキャン設計を進めることか可能とな
るスキャン設計用フリップフロップを提供することにあ
る。
組合せ回路と、該組合せ回路に接続された該組合せ回路
をスキャンするスキャン回路を構成する直列接続された
複数のフリップフロップ回路であって、本発明は下記の
構成とする。即ち、スキャン回路を介して該フリップフ
ロップ回路に接続される非同期系入力回路の故障検出を
行うことである。
をスキャンするスキャン回路を構成する直列接続された
複数のフリップフロップ回路であって、本発明は下記の
構成とする。即ち、スキャン回路を介して該フリップフ
ロップ回路に接続される非同期系入力回路の故障検出を
行うことである。
スキャン回路を構成しているフリップフロップに対し、
非同期系人力信号をデータと同じように扱うこととして
、クロックと同期させて取込んだり、取込まないように
制御することが出来る。非同期系信号をクロックと同期
させて取込むと、フリップフロップの出力に予定出力信
号か得られる筈であるから、予定信号以外か得られたと
き非同期系入力の故障であると検出することか出来る。
非同期系人力信号をデータと同じように扱うこととして
、クロックと同期させて取込んだり、取込まないように
制御することが出来る。非同期系信号をクロックと同期
させて取込むと、フリップフロップの出力に予定出力信
号か得られる筈であるから、予定信号以外か得られたと
き非同期系入力の故障であると検出することか出来る。
第１図は本発明の実施例としてフリップフロップの典型
的なり型フリップフロップを使用する場合を示す図であ
る。第１図において、６はスキャン回路中の一つのフリ
ップフロップ、２１はフリップフロップ６のマスタラッ
チ部、２２はフリップフロップ６のスレーブラッチ部、
２３−１．２３−２はフリップフロップ６に対するプリ
セット信号端子、２４−１．２４−２はフリップフロッ
プ６に対するクリア信号端子、２５−１．２５−２はテ
スト制御信号の印加端子、２６−１〜２６−４はオア演
算回路を示す。このフリップフロップ６は通常のとき図
示しないクロック端子にクロックを印加し、Ｄ型フリッ
プフロップとして動作させる。スキャン動作の試験を行
うときはテスト制御信号の印加端子２５−１．２５−２
に対し例えば“Ｈレベルの信号を印加することにより、
プリセット端子２３またはクリア端子２４に印加された
信号に関係なく、オア回路の動作によりシフトレジスタ
としての動作を行い得る。
的なり型フリップフロップを使用する場合を示す図であ
る。第１図において、６はスキャン回路中の一つのフリ
ップフロップ、２１はフリップフロップ６のマスタラッ
チ部、２２はフリップフロップ６のスレーブラッチ部、
２３−１．２３−２はフリップフロップ６に対するプリ
セット信号端子、２４−１．２４−２はフリップフロッ
プ６に対するクリア信号端子、２５−１．２５−２はテ
スト制御信号の印加端子、２６−１〜２６−４はオア演
算回路を示す。このフリップフロップ６は通常のとき図
示しないクロック端子にクロックを印加し、Ｄ型フリッ
プフロップとして動作させる。スキャン動作の試験を行
うときはテスト制御信号の印加端子２５−１．２５−２
に対し例えば“Ｈレベルの信号を印加することにより、
プリセット端子２３またはクリア端子２４に印加された
信号に関係なく、オア回路の動作によりシフトレジスタ
としての動作を行い得る。
次にテスト制御信号の端子に“Ｌ”レベルを印加したと
きマスタラッチ部２１のみに取込みを行う。その後再び
“Ｈ”レベルを与えて、フリップフロップの後段へシフ
トを行う。そして先に取込んだデータのシフトか行われ
たならば、フリップフロップの取込みと、シフト動作（
こ全て異常のないこと、即ち非同期系信号回路に故障の
ないことが判る。
きマスタラッチ部２１のみに取込みを行う。その後再び
“Ｈ”レベルを与えて、フリップフロップの後段へシフ
トを行う。そして先に取込んだデータのシフトか行われ
たならば、フリップフロップの取込みと、シフト動作（
こ全て異常のないこと、即ち非同期系信号回路に故障の
ないことが判る。
第２図は第１図について更に具体的な構成を示す図であ
る。第２図においてＤ型フリップフロップのマスタラッ
チ部とスレーブラッチ部はそれぞれトランスミッション
ゲートと論理演算回路とて構成されている。第２図にお
いて、２７−１．２７−２はマスタラッチ部でクロック
に対するトランスミッションゲート、２８−１．２８−
２はマスタラッチ部でシフトレジスタ用クロックに対す
るトランスミッションゲート、２９−１．２９−２はス
レーブラッチ部でクロックに対するトランスミッション
ゲート、３０−１．３０−２は同シフトレジスタ用クロ
ックに対するトランスミッションゲート、３１−２．３
１−２はマスタラッチ部の論理演算回路、３２−１．３
２−２はスレーブラッチ部の論理演算回路、２５−１〜
２５−４はテスト制御信号の印加端子を示す。
る。第２図においてＤ型フリップフロップのマスタラッ
チ部とスレーブラッチ部はそれぞれトランスミッション
ゲートと論理演算回路とて構成されている。第２図にお
いて、２７−１．２７−２はマスタラッチ部でクロック
に対するトランスミッションゲート、２８−１．２８−
２はマスタラッチ部でシフトレジスタ用クロックに対す
るトランスミッションゲート、２９−１．２９−２はス
レーブラッチ部でクロックに対するトランスミッション
ゲート、３０−１．３０−２は同シフトレジスタ用クロ
ックに対するトランスミッションゲート、３１−２．３
１−２はマスタラッチ部の論理演算回路、３２−１．３
２−２はスレーブラッチ部の論理演算回路、２５−１〜
２５−４はテスト制御信号の印加端子を示す。
トランスミッションゲートと論理演算回路とはそれぞれ
破線で囲まれたラッチ部２１．２２を構成する。そして
端子ＣＫから印加されるクロツクは通常状態でＤ型フリ
ップフロップの動作を行わせる。そのためテスト制御入
力信号Ｓ Ｍ２Ｓ−１，２５−２゜Ｔ Ｍ２Ｓ−３，２
５−４は共に“Ｌ″と設定し、クロック端子Ａ、Ｂも“
Ｌ”とする。データ人力りはクロックＣＫが“Ｌ”の間
にマスタラッチ部２１に取込まれ、クロックＣＫの立上
りでスレーブラッチ部２２に転送され、Ｑ、ＸＱよりデ
ータを出力する。
破線で囲まれたラッチ部２１．２２を構成する。そして
端子ＣＫから印加されるクロツクは通常状態でＤ型フリ
ップフロップの動作を行わせる。そのためテスト制御入
力信号Ｓ Ｍ２Ｓ−１，２５−２゜Ｔ Ｍ２Ｓ−３，２
５−４は共に“Ｌ″と設定し、クロック端子Ａ、Ｂも“
Ｌ”とする。データ人力りはクロックＣＫが“Ｌ”の間
にマスタラッチ部２１に取込まれ、クロックＣＫの立上
りでスレーブラッチ部２２に転送され、Ｑ、ＸＱよりデ
ータを出力する。
次にシフトレジスタとして動作するときは、端子Ａ、Ｂ
に第３図に示すように１８０度の位相差と、少なくとも
１パルスのタイミング差を有するようなシフトクロック
を印加する。またスキャン試験を行うときはシリアルイ
ン・シリアルアウトのモードと、パラレルイン・パラレ
ルアウトのモードと二つの動作モードかある。第３図に
おいて時刻Ｔ１〜Ｔ２はシリアルイン・シリアルアウト
のモードである。このときテスト制御端子ＳＭ、ＴＭと
共に“Ｈ”レベルとして、第２図端子Ｓｌ（スキャンイ
ン信号端子）からマスタラッチ部２１にデータをセット
する。ここでクリア・プリセット入力端子にどのような
信号か入力されても、シフトレジスタとしての動作か正
しく行われる。
に第３図に示すように１８０度の位相差と、少なくとも
１パルスのタイミング差を有するようなシフトクロック
を印加する。またスキャン試験を行うときはシリアルイ
ン・シリアルアウトのモードと、パラレルイン・パラレ
ルアウトのモードと二つの動作モードかある。第３図に
おいて時刻Ｔ１〜Ｔ２はシリアルイン・シリアルアウト
のモードである。このときテスト制御端子ＳＭ、ＴＭと
共に“Ｈ”レベルとして、第２図端子Ｓｌ（スキャンイ
ン信号端子）からマスタラッチ部２１にデータをセット
する。ここでクリア・プリセット入力端子にどのような
信号か入力されても、シフトレジスタとしての動作か正
しく行われる。
Ｔ２〜Ｔ３はパラレルイン・パラレルアウトのモードで
ある。テスト制御端子ＳＭは“Ｌ”に、ＴＭは“Ｈ”と
し、クロック端子ＣＫに１回だけパルスを印加する。こ
の時マスタラッチ部２１にのみクリア・リセット入力が
伝わる。
ある。テスト制御端子ＳＭは“Ｌ”に、ＴＭは“Ｈ”と
し、クロック端子ＣＫに１回だけパルスを印加する。こ
の時マスタラッチ部２１にのみクリア・リセット入力が
伝わる。
Ｔ３以後にシリアルイン・シリアルアウトの動作モード
に移る。各フリップフロップに取込まれたデータはクロ
ックＡ、 Ｂにより端子ＳＯから読出すと共に次のデ
ータをセットする。
に移る。各フリップフロップに取込まれたデータはクロ
ックＡ、 Ｂにより端子ＳＯから読出すと共に次のデ
ータをセットする。
この状態を繰り返すことにより、クリア・プリセットの
信号回路の故障を検出できる。即ち、成るフリップフロ
ップのクリア端子か“Ｌ”となっているとき、パラレル
イン・パラレルアウト時ではそのフリップフロップのマ
スタラッチ部を“Ｌ”にセットする。しかし、シリアル
イン・シリアルアウト時にはテスト制御信号端子ＳＭの
信号“Ｌ”のためフリップフロップの状態変化は起こら
ない。
信号回路の故障を検出できる。即ち、成るフリップフロ
ップのクリア端子か“Ｌ”となっているとき、パラレル
イン・パラレルアウト時ではそのフリップフロップのマ
スタラッチ部を“Ｌ”にセットする。しかし、シリアル
イン・シリアルアウト時にはテスト制御信号端子ＳＭの
信号“Ｌ”のためフリップフロップの状態変化は起こら
ない。
そしてスレーブラッチ部においては、シリアルイン・シ
リアルアウト時にクロックＣＫと同期して読出されるの
みであるから、クロックＣＫと同期してクリア・プリセ
ット信号を印加させ、正当に読出されれば、クリア信号
回路などに異常のないことが検出できる。
リアルアウト時にクロックＣＫと同期して読出されるの
みであるから、クロックＣＫと同期してクリア・プリセ
ット信号を印加させ、正当に読出されれば、クリア信号
回路などに異常のないことが検出できる。
次に第４図はフリップフロップを３段、縦続接続した場
合を示す結線図である。第４図において６〜８はそれぞ
れＤ型フリップフロップ、３３は組合せ回路で例えば第
５図の組合せ回路５と同様な回路とする。各フリップフ
ロップをシフトレジスタとして使用するときは、端子Ｓ
ｒから入力した信号か、フリップフロップ６のＱ端子か
ら次段フリップフロップ７の端子Ｓｌに達し、次にフリ
ップフロップ７のＱ端子から次段フリップフロップ８の
端子ＳＩに達する。フリップフロップ８の出力Ｑ端子か
らスキャンアウト信号を端子ＳＯから取り出す。組合せ
回路３３は各フリップフロップのＱ端子の信号について
次段フリップフロップのＳＩ端子へ伝送させるように、
組合せ回路３３の端子Ｉｎに所定信号を印加している。
合を示す結線図である。第４図において６〜８はそれぞ
れＤ型フリップフロップ、３３は組合せ回路で例えば第
５図の組合せ回路５と同様な回路とする。各フリップフ
ロップをシフトレジスタとして使用するときは、端子Ｓ
ｒから入力した信号か、フリップフロップ６のＱ端子か
ら次段フリップフロップ７の端子Ｓｌに達し、次にフリ
ップフロップ７のＱ端子から次段フリップフロップ８の
端子ＳＩに達する。フリップフロップ８の出力Ｑ端子か
らスキャンアウト信号を端子ＳＯから取り出す。組合せ
回路３３は各フリップフロップのＱ端子の信号について
次段フリップフロップのＳＩ端子へ伝送させるように、
組合せ回路３３の端子Ｉｎに所定信号を印加している。
次にテスト制御信号端子ＳＭ、ＴＭから信号を印加し、
前述のようにクロックＣＫ、 シフトクロックＡ、
Ｂを使用すれば、クリア・プリセット回路の故障を検
出することか出来る。
前述のようにクロックＣＫ、 シフトクロックＡ、
Ｂを使用すれば、クリア・プリセット回路の故障を検
出することか出来る。
このようにして本発明によれば、スキャン設計において
使用するフリップフロップ回路において、非同期系入力
端子における信号印加の故障有無を的確に検出すること
か出来る。
使用するフリップフロップ回路において、非同期系入力
端子における信号印加の故障有無を的確に検出すること
か出来る。
第１図は本発明の実施例の構成を示す図、第２図は第１
図の具体的構成を示す図、第３図は第２図の動作波形図
、 第４図は本発明の他の実施例の構成を示す図、第５図は
従来のスキャン設計方式を説明するための図、 第６図は第５図中のフリップフロップの回路を示す図で
ある。 ６・・・フリップフロップ ２１・・・マスタラッチ部 ２２・・・スレーブラッチ部 ２４−１．２４−２・・−クリア信号端子２５−１．２
５−２・・・テスト制御信号印加端子１〜２６−４ ・オア演算回路
図の具体的構成を示す図、第３図は第２図の動作波形図
、 第４図は本発明の他の実施例の構成を示す図、第５図は
従来のスキャン設計方式を説明するための図、 第６図は第５図中のフリップフロップの回路を示す図で
ある。 ６・・・フリップフロップ ２１・・・マスタラッチ部 ２２・・・スレーブラッチ部 ２４−１．２４−２・・−クリア信号端子２５−１．２
５−２・・・テスト制御信号印加端子１〜２６−４ ・オア演算回路
Claims (1)
- 【特許請求の範囲】 I 、組合せ回路と、該組合せ回路に接続されて該組合
せ回路をスキャンするスキャン回路を構成する直列接続
された複数のフリップフロップ回路であって、 スキャン回路を介して該フリップフロップ回路に接続さ
れる非同期系入力回路の故障検出を行うこと を特徴とするフリップフロップ回路。 II、請求項第１項記載のフリップフロップ回路であって
、該フリップフロップ回路はクリアまたはプリセット機
能を有するマスタ部及びスレーブ部とを備え、テストモ
ード信号に応答してマスタラッチ部とスレーブ部とが独
立にクリアまたはプリセットされることを特徴とするフ
リップフロップ回路。 III、組合せ回路と、該組合せ回路に接続され、該組合
せ回路の状態をスキャンするスキャン回路を有する半導
体集積回路であって、該スキャン回路は複数直列に接続
されたフリップフロップで構成され、該フリップフロッ
プ回路は、該スキャン回路を介して該フリップフロップ
回路に接続される非同期系入力回路の故障検出が行われ
ることを特徴とする半導体集積回路。
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|---|---|---|---|
| JP2147751A JP2567972B2 (ja) | 1990-06-06 | 1990-06-06 | フリップフロップ回路及び半導体集積回路 |
| EP91401486A EP0461041B1 (en) | 1990-06-06 | 1991-06-06 | Flip-flop circuit |
| DE69128439T DE69128439T2 (de) | 1990-06-06 | 1991-06-06 | Flip-Flop-Schaltung |
| KR1019910009421A KR950013403B1 (ko) | 1990-06-06 | 1991-06-07 | 비동기계 입력신호 테스트용 플립-플롭회로 |
| US08/195,606 US5440569A (en) | 1990-06-06 | 1994-02-14 | Flip-flop circuits for testing LSI gate arrays |
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|---|---|
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| JP2567972B2 JP2567972B2 (ja) | 1996-12-25 |
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1990
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-
1991
- 1991-06-06 DE DE69128439T patent/DE69128439T2/de not_active Expired - Fee Related
- 1991-06-06 EP EP91401486A patent/EP0461041B1/en not_active Expired - Lifetime
- 1991-06-07 KR KR1019910009421A patent/KR950013403B1/ko not_active Expired - Fee Related
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1994
- 1994-02-14 US US08/195,606 patent/US5440569A/en not_active Expired - Fee Related
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| JP2567972B2 (ja) | 1996-12-25 |
| EP0461041A2 (en) | 1991-12-11 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |