JPH11345882A - 半導体回路の配線レイアウト方法 - Google Patents

Abstract

(57)【要約】 【課題】 電源ノイズを抑制する。 【解決手段】 電源配線１０ａを基板４０と出力配線３
０との間に配置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体回路に関
し、特に、半導体回路の配線レイアウト方法に関する。

【０００２】

【従来の技術】図５は、従来の半導体回路の一例として
バッファ回路を示す図であり、（ａ）は回路図、（ｂ）
は出力配線を示すための基板の上面図、（ｃ）は（ｂ）
に示したＡ−Ａ断面図である。また、図６は、図５に示
したバッファ回路における電源配線及び出力配線におけ
る波形を示す図である。

【０００３】図５に示すバッファ回路において、Ｌ１＝
Ｌ２＝１ｎＨ、Ｒ＝１００Ωとして定電流Ｉ0の値を
３．６ｍＡとなるようにし、また、電源配線１０ａと出
力配線３０間の寄生容量をＣ１＝０．５ｐＦ、電源配線
１０ｂと接続された基板４０と出力配線３０間の寄生容
量をＣ２＝１ｐＦとし、１００ＭＨｚの矩形波を入力し
た場合、図６に示すように、電源配線１０ａ，１０ｂに
は約４７０ｍＶp-pのノイズが発生することになる。

【０００４】

【発明が解決しようとする課題】上述したように出力配
線と基板との間に大きな寄生容量を有するバッファ回路
においては、電源ノイズが大きくなってしまうという問
題点がある。

【０００５】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、電源ノイズ
を抑制することができるバッファ回路の配線レイアウト
方法を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に本発明は、基板上に電源配線及び出力配線を有する半
導体回路の配線レイアウト方法であって、前記電源配線
を前記基板と前記出力配線との間に配置することを特徴
とする。

【０００７】また、基板上に第１及び第２の電源配線並
びに出力配線を有し、前記出力配線が前記第２の電源配
線と前記基板との間に配置された半導体回路の配線レイ
アウト方法であって、前記第１の電源配線を、前記基板
と前記出力配線との間及び前記第２の電源配線と前記出
力配線との間に配置することを特徴とする。

【０００８】また、基板上に第１及び第２の電源配線並
びに出力配線を有し、前記第２の電源配線が前記出力配
線と前記基板との間に配置された半導体回路の配線レイ
アウト方法であって、前記第１の電源配線を前記第２の
電源配線と前記出力配線との間に配置することを特徴と
する。

【０００９】また、前記半導体回路は、バッファ回路で
あることを特徴とする。

【００１０】（作用）上記のように構成された本発明に
おいては、電源配線が基板と出力配線との間に配置され
ているので、基板と出力配線との間の寄生容量が低減
し、それにより、電源ノイズが抑制される。

【００１１】また、出力配線が第２の電源配線と基板と
の間に配置された半導体回路においては、第１の電源配
線が、基板と出力配線との間及び第２の電源配線と出力
配線との間に配置されているので、基板と出力配線との
間の寄生容量が低減するとともに、出力配線と第２の電
源配線との間の寄生容量が低減し、それにより、電源ノ
イズが抑制される。

【００１２】また、第２の電源配線が出力配線と基板と
の間に配置された半導体回路においては、第１の電源配
線が第２の電源配線と出力配線との間に配置されている
ので、基板と出力配線との間の寄生容量が低減するとと
もに、出力配線と第２の電源配線との間の寄生容量が低
減し、それにより、電源ノイズが抑制される。

【００１３】特に、長配線などの大きな負荷を駆動する
ための定電流源を用いたバッファ回路においては、上記
作用により電源ノイズの抑制が有効的である。

【００１４】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。

【００１５】図１は、本発明の半導体回路の実施の一形
態としてバッファ回路の一例を示す図であり、（ａ）は
回路図、（ｂ）は出力配線を示すための基板の上面図、
（ｃ）は（ｂ）に示したＡ−Ａ断面図である。

【００１６】本形態は図１（ａ）に示すように、バイポ
ーラトランジスタＱ２と抵抗Ｒとで定電流源が構成され
ており、また、第１の電源配線１０ａ及び第２の電源配
線１０ｂは、ボンディングワイヤー等を介して外部の供
給電源（不図示）と接続されている。さらに、電源配線
１０ｂは、定電流源及び基板４０と接続されている。

【００１７】図１（ｂ），（ｃ）に示すように本形態に
おいては、電源配線１０ａが基板４０と出力配線３０と
の間に設けられ、それにより、基板４０と出力配線３０
間の寄生容量Ｃ２が小さくなっている。

【００１８】以下に、寄生容量Ｃ２と電源ノイズとの関
係について説明する。

【００１９】電源配線１０ａ，１０ｂにおける電位レベ
ルをそれぞれＶ１，Ｖ２とすると、 Ｖ１＝Ｌ１×ｄＩ／ｄｔ Ｖ２＝Ｌ２×ｄＩ／ｄｔ となる。

【００２０】ここで、寄生容量Ｃ２を流れる電流をＩ
2、出力電圧をＶoutとすると、 ｄＩ／ｄｔ＝ｄＩ0／ｄｔ＋ｄＩ2／ｄｔ＝ｄＩ2／ｄｔ
＝Ｃ２×ｄ²Ｖout／ｄｔ² であるので、寄生容量Ｃ２を小さくした場合、電源ノイ
ズを小さくすることができる。なお、Ｌ１，Ｌ２におい
ては、電源配線やボンディングワイヤーやパッケージの
インダクタンス等をまとめて表したものである。

【００２１】図２は、図１に示したバッファ回路におけ
る電源配線及び出力配線における波形を示す図である。

【００２２】図１に示すバッファ回路において、Ｌ１＝
Ｌ２＝１ｎＨ、Ｒ＝１００Ωとして定電流Ｉ0の値を
３．６ｍＡとなるようにし、また、電源配線１０ａと出
力配線３０間の寄生容量をＣ１＝２ｐＦ、電源配線１０
ｂと接続された基板４０と出力配線３０間の寄生容量を
Ｃ２＝０．２５ｐＦとし、１００ＭＨｚの矩形波を入力
した場合、図２に示すように、電源配線１０ａ，１０ｂ
における電源ノイズは約１４０ｍＶp-pに抑制されてい
る。

【００２３】ここで、寄生容量Ｃ１，Ｃ２の値において
は、出力配線３０と基板４０とが直接面していた長さの
３／４に電源配線１０ａを挿入した場合を想定し、ま
た、出力配線３０と電源配線１０ａ間の距離は出力配線
３０と基板４０間の距離よりも短いので、単位長さあた
り２倍の容量になるとして、寄生容量Ｃ２は元の１／４
の０．２５ｐＦ、寄生容量Ｃ１は元の値に１．５ｐＦを
加えて２ｐＦとした。

【００２４】上述したように本形態においては、電源配
線１０ａを出力配線３０と基板４０との間に設けたこと
により、電源ノイズが抑制されている。

【００２５】（他の実施の形態）図３は、本発明の半導
体回路の配線レイアウト方法の他の実施の形態を示す図
である。

【００２６】図３に示すものは、基板４０に対して出力
配線３０の上方に電源配線１０ｂが設けられているもの
であって、出力配線３０と電源配線１０ｂとの間及び出
力配線３０と基板４０との間に電源配線１０ａが挿入さ
れ、それにより、出力配線３０と電源配線１０ｂ間及び
出力配線３０と基板４０間の寄生容量が低減されてい
る。

【００２７】図４は、本発明の半導体回路の配線レイア
ウト方法の他の実施の形態を示す図である。

【００２８】図４に示すものは、出力配線３０と基板４
０との間に電源配線１０ｂが設けられているものであっ
て、出力配線３０と電源配線１０ｂとの間に電源配線１
０ａが挿入され、それにより、出力配線３０と電源配線
１０ｂ間の寄生容量が低減されている。

【００２９】

【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載するような効果を奏する。

【００３０】請求項１に記載のものにおいては、電源配
線を基板と出力配線との間に配置したため、基板と出力
配線との間の寄生容量が低減し、それにより、電源ノイ
ズを抑制することができる。

【００３１】請求項２に記載のものにおいては、出力配
線が第２の電源配線と基板との間に配置された半導体回
路において、第１の電源配線を、基板と出力配線との間
及び第２の電源配線と出力配線との間に配置したため、
基板と出力配線との間の寄生容量が低減するとともに、
出力配線と第２の電源配線との間の寄生容量が低減し、
それにより、電源ノイズを抑制することができる。

【００３２】請求項３に記載のものにおいては、第２の
電源配線が出力配線と基板との間に配置された半導体回
路において、第１の電源配線を第２の電源配線と出力配
線との間に配置したため、基板と出力配線との間の寄生
容量が低減するとともに、出力配線と第２の電源配線と
の間の寄生容量が低減し、それにより、電源ノイズを抑
制することができる。

【００３３】特に、請求項４に記載のもののように、長
配線などの大きな負荷を駆動するための定電流源を用い
たバッファ回路においては、上記効果が顕著に現れる。

【図面の簡単な説明】

【図１】本発明の半導体回路の実施の一形態としてバッ
ファ回路の一例を示す図であり、（ａ）は回路図、
（ｂ）は出力配線を示すための基板の上面図、（ｃ）は
（ｂ）に示したＡ−Ａ断面図である。

【図２】図１に示したバッファ回路における電源配線及
び出力配線における波形を示す図である。

【図３】本発明の半導体回路の配線レイアウト方法の他
の実施の形態を示す図である。

【図４】本発明の半導体回路の配線レイアウト方法の他
の実施の形態を示す図である。

【図５】従来の半導体回路の一例としてバッファ回路の
一例を示す図であり、（ａ）は回路図、（ｂ）は出力配
線を示すための基板の上面図、（ｃ）は（ｂ）に示した
Ａ−Ａ断面図である。

【図６】図５に示したバッファ回路における電源配線及
び出力配線における波形を示す図である。

【符号の説明】 １０ａ，１０ｂ 電源配線 ２０ 入力 ３０ 出力配線 ４０ 基板

Claims (4)

【特許請求の範囲】
1. 【請求項１】 基板上に電源配線及び出力配線を有する
   半導体回路の配線レイアウト方法であって、 前記電源配線を前記基板と前記出力配線との間に配置す
   ることを特徴とする半導体回路の配線レイアウト方法。
2. 【請求項２】 基板上に第１及び第２の電源配線並びに
   出力配線を有し、前記出力配線が前記第２の電源配線と
   前記基板との間に配置された半導体回路の配線レイアウ
   ト方法であって、 前記第１の電源配線を、前記基板と前記出力配線との間
   及び前記第２の電源配線と前記出力配線との間に配置す
   ることを特徴とする半導体回路の配線レイアウト方法。
3. 【請求項３】 基板上に第１及び第２の電源配線並びに
   出力配線を有し、前記第２の電源配線が前記出力配線と
   前記基板との間に配置された半導体回路の配線レイアウ
   ト方法であって、 前記第１の電源配線を前記第２の電源配線と前記出力配
   線との間に配置することを特徴とする半導体回路の配線
   レイアウト方法。
4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
   半導体回路の配線レイアウト方法において、 前記半導体回路は、バッファ回路であることを特徴とす
   る半導体回路の配線レイアウト方法。