JPS6218748A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6218748A JPS6218748A JP60157558A JP15755885A JPS6218748A JP S6218748 A JPS6218748 A JP S6218748A JP 60157558 A JP60157558 A JP 60157558A JP 15755885 A JP15755885 A JP 15755885A JP S6218748 A JPS6218748 A JP S6218748A
- Authority
- JP
- Japan
- Prior art keywords
- circuits
- impedance
- circuit
- output
- gnd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電源あるいは接地（以下ｒＧＮＤＪという）
ラインの共通なインピーダンスを減らすことにより出力
波形に現れるノイズを削減した半導体集積回路装置に関
するものである。
ラインの共通なインピーダンスを減らすことにより出力
波形に現れるノイズを削減した半導体集積回路装置に関
するものである。
第４図は半導体基板Ａ上に作られた５回路構成の一般的
なレイアウト図である。同図において、１は電源パッド
、２はＧＮＤパッド、３ａ〜３ｄは電源パッド１および
ＧＮＤパッド２に接続されたトランジスタ回路である。
なレイアウト図である。同図において、１は電源パッド
、２はＧＮＤパッド、３ａ〜３ｄは電源パッド１および
ＧＮＤパッド２に接続されたトランジスタ回路である。
−゛
第５図は第４図に対応させた回路図であり、４は電源、
５はＧＮＤである。また６３〜６ｄは第４図のトランジ
スタ回路３ａ〜３ｄに対応するトランジスタ回路で、少
なくとも２個のＭＯＳＦＥＴで構成された出力回路を各
々がもつ。７ａ、７ｂはトランジスタ回路６３〜６ｄの
出力回路のＧＮＤラインのインピーダンスであり、各イ
ンピーダンスは共通なＧＮＤラインのインピーダンス８
とＧＮＤピンのインピーダンス９を通してＧＮＤ５と接
続されている。１０は各トランジスタ回路６ａ〜６ｄの
出力点に寄生するキャパシタで、ＧＮＤ５と寄生接続さ
れている。１１はトランジスタ回路６ａの出力回路の出
力端子である。
５はＧＮＤである。また６３〜６ｄは第４図のトランジ
スタ回路３ａ〜３ｄに対応するトランジスタ回路で、少
なくとも２個のＭＯＳＦＥＴで構成された出力回路を各
々がもつ。７ａ、７ｂはトランジスタ回路６３〜６ｄの
出力回路のＧＮＤラインのインピーダンスであり、各イ
ンピーダンスは共通なＧＮＤラインのインピーダンス８
とＧＮＤピンのインピーダンス９を通してＧＮＤ５と接
続されている。１０は各トランジスタ回路６ａ〜６ｄの
出力点に寄生するキャパシタで、ＧＮＤ５と寄生接続さ
れている。１１はトランジスタ回路６ａの出力回路の出
力端子である。
次にこの装置の動作について第５図を用いて説明する。
トランジスタ回路６ａの出力回路を「Ｌ」出力に維持し
、他のトランジスタ回路６ｂ〜６ｅの入力端子（図示せ
ず）を束ねてｒＬＪ出力からｒＨＪ出力、あるいは、ｒ
’ＨＪ出力からｒＬＪ出力へとスイッチングさせる。そ
の際、キャパシタ１０の充放電が同時に行われ、インピ
ーダンス７ｂ、８．９に共振が起こり、ノイズとなる。
、他のトランジスタ回路６ｂ〜６ｅの入力端子（図示せ
ず）を束ねてｒＬＪ出力からｒＨＪ出力、あるいは、ｒ
’ＨＪ出力からｒＬＪ出力へとスイッチングさせる。そ
の際、キャパシタ１０の充放電が同時に行われ、インピ
ーダンス７ｂ、８．９に共振が起こり、ノイズとなる。
このノイズがトランジスタ回路６ａの出力回路の出力端
子１１に現れる。
子１１に現れる。
第６図（８１とｆｂ）はスイッチングを行っているトラ
ンジスタ６ｂ〜６ｅの出力波形１２とｒＬＪ出力に維持
されているトランジスタ回路６ａの出力波形１３の一例
を示す波形図である。
ンジスタ６ｂ〜６ｅの出力波形１２とｒＬＪ出力に維持
されているトランジスタ回路６ａの出力波形１３の一例
を示す波形図である。
従来の半導体集積回路装置は以上のように構成されてい
るので、同時動作を行う回路数に比例して共通ＧＮＤラ
インのインピーダンスに流れ込む電流量が増え、ノイズ
の波高値を高くする。このため、ノイズの波高値を誤動
作の起こらないレベルに押さえるには同時動作を行う回
路数を制限しなければならないなどの問題点があった。
るので、同時動作を行う回路数に比例して共通ＧＮＤラ
インのインピーダンスに流れ込む電流量が増え、ノイズ
の波高値を高くする。このため、ノイズの波高値を誤動
作の起こらないレベルに押さえるには同時動作を行う回
路数を制限しなければならないなどの問題点があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、出力回路のスイッチング時の出
力回路の電源ラインまたはＧＮＤラインに発生するノイ
ズを低減できる半導体集積回路装置を得ることにある。
の目的とするところは、出力回路のスイッチング時の出
力回路の電源ラインまたはＧＮＤラインに発生するノイ
ズを低減できる半導体集積回路装置を得ることにある。
このような目的を達成するために本発明は、出力回路を
有し複数個のブロックに分割されたトランジスタ回路を
半導体基板上に備え、電源パッド又は接地バッドを各ブ
ロックに備えるようにしたものである。
有し複数個のブロックに分割されたトランジスタ回路を
半導体基板上に備え、電源パッド又は接地バッドを各ブ
ロックに備えるようにしたものである。
本発明においては、電源パッドあるいはＧＮＤバッドを
複数個用いることにより、電源から流れる電流あるいは
ＧＮＤへ流れる電流のパスを分割し、トランジスタ回路
６ａの出力回路の電源ラインまたはＧＮＤラインに発生
するノイズを低減する。
複数個用いることにより、電源から流れる電流あるいは
ＧＮＤへ流れる電流のパスを分割し、トランジスタ回路
６ａの出力回路の電源ラインまたはＧＮＤラインに発生
するノイズを低減する。
本発明に係わる半導体集積回路装置の一実施例を第１図
に示す。第１図は５回路で構成された半導体基板Ａ上の
レイアウト図である。トランジスタ回路３ａ〜３ｅは電
源パッド１に、トランジスタ回路３ａ〜３ＣはＧＮＤバ
フド２ｂに、トランジスタ回路３ｄ、３ｅはＧＮＤパッ
ド２ａに接続される。
に示す。第１図は５回路で構成された半導体基板Ａ上の
レイアウト図である。トランジスタ回路３ａ〜３ｅは電
源パッド１に、トランジスタ回路３ａ〜３ＣはＧＮＤバ
フド２ｂに、トランジスタ回路３ｄ、３ｅはＧＮＤパッ
ド２ａに接続される。
第２図は第１図に示すＣＭＯ３回路の等価回路図である
。第２図において、８ａはトランジスタ回路５ａ、５ｂ
、５ｃの共通なＧＮＤのインピーダンス、８ｂはトラン
ジスタ回路６ｄ、６ｅの共通なＧＮＤのインピーダンス
である。第２図において第５図と同一部分又は相当部分
には同一符号が付しである。
。第２図において、８ａはトランジスタ回路５ａ、５ｂ
、５ｃの共通なＧＮＤのインピーダンス、８ｂはトラン
ジスタ回路６ｄ、６ｅの共通なＧＮＤのインピーダンス
である。第２図において第５図と同一部分又は相当部分
には同一符号が付しである。
トランジスタ回路６ａ、６ｂ、６ｃはその出力回路のＧ
ＮＤラインのインピーダンス？ａ、７ｂ、共通ＧＮＤの
インピーダンス８ａおよびＧＮＤピンのインピーダンス
９を通してＧＮＤ５に接続される。トランジスタ回路６
ｄ、６ｅはその出力回路のＧＮＤラインのインピーダン
ス７ｂ、共通ＧＮＤのインピーダンス８ｂおよびＧＮＤ
ピンのインピーダンス９を通してＧＮＤ５に接続される
。
ＮＤラインのインピーダンス？ａ、７ｂ、共通ＧＮＤの
インピーダンス８ａおよびＧＮＤピンのインピーダンス
９を通してＧＮＤ５に接続される。トランジスタ回路６
ｄ、６ｅはその出力回路のＧＮＤラインのインピーダン
ス７ｂ、共通ＧＮＤのインピーダンス８ｂおよびＧＮＤ
ピンのインピーダンス９を通してＧＮＤ５に接続される
。
次にこのような構成の半導体集積回路装置の動作につい
て第２図を用いて説明する。トランジスタ回路６ａの出
力回路の出力端子１１をｒＬＪに維持しておき、他のト
ランジスタ回路６ｂ〜６ｅの入力端子（図示せず）を束
ねてｒＬＪ出力からｒＨＪ出力、あるいは、ｒＨＪ出力
からｒＬＪ出力ヘスイソチングさせるとき、トランジス
タ回路６ｂ、６ｃのキャパシタ１０の充放電とＧＮＤラ
インのインピーダンス７ｂ、共通ＧＮＤのインピーダン
ス８ａとＧＮＤピンのインピーダンス９による共振が起
こり、トランジスタ回路６ａの出力回路のＧＮＤライン
のインピーダンス７ａを通してトランジスタ回路６ａの
出力回路の出力端子１１に共振の波形が伝わる。トラン
ジスタ回路６ｄ、５ｅとトランジスタ回路６ａの共通イ
ンピーダンスはＧＮＤピンのインピーダンス９のみであ
るため、トランジスタ回路６ｄ、６ｅのスイッチングに
より発生するノイズが出力端子１１に伝えられる割合が
小さくなり、トランジスタ回路６ａの出力波形のノイズ
は低減される。
て第２図を用いて説明する。トランジスタ回路６ａの出
力回路の出力端子１１をｒＬＪに維持しておき、他のト
ランジスタ回路６ｂ〜６ｅの入力端子（図示せず）を束
ねてｒＬＪ出力からｒＨＪ出力、あるいは、ｒＨＪ出力
からｒＬＪ出力ヘスイソチングさせるとき、トランジス
タ回路６ｂ、６ｃのキャパシタ１０の充放電とＧＮＤラ
インのインピーダンス７ｂ、共通ＧＮＤのインピーダン
ス８ａとＧＮＤピンのインピーダンス９による共振が起
こり、トランジスタ回路６ａの出力回路のＧＮＤライン
のインピーダンス７ａを通してトランジスタ回路６ａの
出力回路の出力端子１１に共振の波形が伝わる。トラン
ジスタ回路６ｄ、５ｅとトランジスタ回路６ａの共通イ
ンピーダンスはＧＮＤピンのインピーダンス９のみであ
るため、トランジスタ回路６ｄ、６ｅのスイッチングに
より発生するノイズが出力端子１１に伝えられる割合が
小さくなり、トランジスタ回路６ａの出力波形のノイズ
は低減される。
なお、このノイズ低減の効果は、この実施例に示すよう
なＧＮＤラインの分割のみでなく、電源ラインの分割に
よっても生じることができる。
なＧＮＤラインの分割のみでなく、電源ラインの分割に
よっても生じることができる。
第３図は、同時動作回路数と電源ノイズまたはＧＮＤノ
イズとの関係を、使用する電源パッド数またはＧＮＤパ
ッド数をパラメータにとり、示したものである。同時動
作回路数を増やせばノイズは比例的に増加するが、使用
する電源パッド数またはＧＮＤパッド数を増やせばトラ
ンジスタ回路間の共通インピーダンスが少なくなるため
ノイズは低下する。第３図において、１４はパッド１個
使用の場合、１５はパッド２個使用の場合、１６はパッ
ド３個使用の場合のノイズを示す。
イズとの関係を、使用する電源パッド数またはＧＮＤパ
ッド数をパラメータにとり、示したものである。同時動
作回路数を増やせばノイズは比例的に増加するが、使用
する電源パッド数またはＧＮＤパッド数を増やせばトラ
ンジスタ回路間の共通インピーダンスが少なくなるため
ノイズは低下する。第３図において、１４はパッド１個
使用の場合、１５はパッド２個使用の場合、１６はパッ
ド３個使用の場合のノイズを示す。
なお上記実施例ではトランジスタ回路６８〜６ｅの出力
回路としてＣＭＯ３）ランジスタによる構成について述
べたが、Ｎ−ＭＯＳ、Ｐ−ＭＯＳ、バイポーラトランジ
スタの場合でも同様の効果がある。
回路としてＣＭＯ３）ランジスタによる構成について述
べたが、Ｎ−ＭＯＳ、Ｐ−ＭＯＳ、バイポーラトランジ
スタの場合でも同様の効果がある。
以上説明したように本発明は、出力回路を有し複数個の
ブロックに分割されたトランジスタ回路を半導体基板上
に備え、電源パッド又は接地パッドを各ブロックに備え
たことにより、出力回路のスイッチング時に生じる電流
は幾つかのパスを通して電源ラインから又はＧＮＤへ流
れるため、電源ラインまたはＧＮＤのインピーダンスに
発生する起電力が分割され、ある出力回路の波形にノイ
ズを与える他の出力回路の影響を減らす効果がある。
ブロックに分割されたトランジスタ回路を半導体基板上
に備え、電源パッド又は接地パッドを各ブロックに備え
たことにより、出力回路のスイッチング時に生じる電流
は幾つかのパスを通して電源ラインから又はＧＮＤへ流
れるため、電源ラインまたはＧＮＤのインピーダンスに
発生する起電力が分割され、ある出力回路の波形にノイ
ズを与える他の出力回路の影響を減らす効果がある。
第１図は本発明に係わる半導体集積回路装置の一実施例
を示すレイアウト図、第２図はその回路を示す回路図、
第３図はその効果を説明するための特性図、第４図は従
来の半導体集積回路装置を示すレイアウト図、第５図は
その回路を示す回路図、第６図はその回路における出力
波形を示す波形図である。 ｌ・・・・電源パッド、２ａ、２ｂ・・・・ＧＮＤパッ
ド、３ａ〜３６．６ａ〜６ｅ・−−・トランジスタ回路
、４・・・・電源、５・・・・ＧＮＤ、７ａ、７ｂ・・
・・ＧＮＤラインのインピーダンス、９ａ、３ｂ・・・
・共通ＧＮＤのインピーダンス、９・・・・ＧＮＤピン
のインピーダンス、１０・・・・キャパシタ、１１・・
・・出力端子。
を示すレイアウト図、第２図はその回路を示す回路図、
第３図はその効果を説明するための特性図、第４図は従
来の半導体集積回路装置を示すレイアウト図、第５図は
その回路を示す回路図、第６図はその回路における出力
波形を示す波形図である。 ｌ・・・・電源パッド、２ａ、２ｂ・・・・ＧＮＤパッ
ド、３ａ〜３６．６ａ〜６ｅ・−−・トランジスタ回路
、４・・・・電源、５・・・・ＧＮＤ、７ａ、７ｂ・・
・・ＧＮＤラインのインピーダンス、９ａ、３ｂ・・・
・共通ＧＮＤのインピーダンス、９・・・・ＧＮＤピン
のインピーダンス、１０・・・・キャパシタ、１１・・
・・出力端子。
Claims (1)
- 出力回路を有し複数個のブロックに分割されたトラン
ジスタ回路を半導体基板上に備え、電源パッド又は接地
パッドを前記各ブロックに備えたことを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157558A JPS6218748A (ja) | 1985-07-17 | 1985-07-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157558A JPS6218748A (ja) | 1985-07-17 | 1985-07-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6218748A true JPS6218748A (ja) | 1987-01-27 |
Family
ID=15652305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60157558A Pending JPS6218748A (ja) | 1985-07-17 | 1985-07-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6218748A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0664513A1 (en) * | 1994-01-24 | 1995-07-26 | Advanced Micro Devices, Inc. | Integrated SCSI and ethernet controller on PCI local bus |
| US5611053A (en) * | 1994-01-21 | 1997-03-11 | Advanced Micro Devices, Inc. | Apparatus and method for integrating bus master ownership of local bus load by plural data transceivers |
-
1985
- 1985-07-17 JP JP60157558A patent/JPS6218748A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5611053A (en) * | 1994-01-21 | 1997-03-11 | Advanced Micro Devices, Inc. | Apparatus and method for integrating bus master ownership of local bus load by plural data transceivers |
| US5682483A (en) * | 1994-01-21 | 1997-10-28 | Advanced Micro Devices, Inc. | Apparatus and method for integrating bus master ownership of local bus load by plural data transceivers |
| EP0664513A1 (en) * | 1994-01-24 | 1995-07-26 | Advanced Micro Devices, Inc. | Integrated SCSI and ethernet controller on PCI local bus |
| US6295572B1 (en) | 1994-01-24 | 2001-09-25 | Advanced Micro Devices, Inc. | Integrated SCSI and ethernet controller on a PCI local bus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10574223B1 (en) | Paralleled power semiconductors with chokes in gate path | |
| US4961054A (en) | Gradient current speed-up circuit for high-speed NMR imaging system | |
| JP2004135487A (ja) | 安定なブートストラップ電源を有する集積回路ドライバ | |
| JPS6218748A (ja) | 半導体集積回路装置 | |
| US10700681B1 (en) | Paralleled power module with additional emitter/source path | |
| JP3648954B2 (ja) | 半導体装置 | |
| CN100448162C (zh) | 具有前馈补偿的有源电磁干扰滤波器 | |
| JPH06120424A (ja) | 半導体集積回路装置 | |
| JPS6041819A (ja) | 増幅器および電子セレクタスイツチを具える回路 | |
| US6157239A (en) | Integrated full bridge circuit with four transistors | |
| JPS59143356A (ja) | 電力用半導体モジュ−ル | |
| JPH07177727A (ja) | 電圧駆動型スイッチング素子のゲート駆動回路および電圧駆動型スイッチング素子のゲート駆動方法 | |
| JPH0298167A (ja) | 半導体装置 | |
| JP2715593B2 (ja) | 半導体集積回路 | |
| JPS63117657A (ja) | 半導体素子の駆動回路 | |
| JPS5975324A (ja) | スイツチング電源 | |
| JPH1188130A (ja) | 波形整形回路 | |
| JPS6230701B2 (ja) | ||
| JPH06260912A (ja) | パワー・トランジスタ | |
| JPS61284953A (ja) | 半導体集積回路装置 | |
| JPH0628833Y2 (ja) | 信号入力装置 | |
| JPH04326575A (ja) | 集積回路装置 | |
| JPH04914A (ja) | 半導体集積回路装置 | |
| JPH0519960Y2 (ja) | ||
| JPS60261372A (ja) | インバ−タ回路 |