JPH11345936A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11345936A JPH11345936A JP15007198A JP15007198A JPH11345936A JP H11345936 A JPH11345936 A JP H11345936A JP 15007198 A JP15007198 A JP 15007198A JP 15007198 A JP15007198 A JP 15007198A JP H11345936 A JPH11345936 A JP H11345936A
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- semiconductor
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 68
- 230000001629 suppression Effects 0.000 claims description 7
- 102100039435 C-X-C motif chemokine 17 Human genes 0.000 abstract description 10
- 101000889048 Homo sapiens C-X-C motif chemokine 17 Proteins 0.000 abstract description 10
- 230000000694 effects Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
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- 238000000034 method Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体内部で高速にスイッチングする高速回
路ブロックの影響で発生するノイズ成分を他の回路ブロ
ックラインに対して影響しないようにかつノイズ成分を
抑圧可能な半導体集積回路を提供する。 【解決手段】 半導体１上の半導体チップ２は高速回路
ブロック２１と回路ブロック２２とに分割されて形成さ
れている。高速回路ブロック２１は第１の電源ＶＣＣ１
を供給するための電源端子（ＶＣＣ１）３にボンディン
グワイヤ６によって接続され、回路ブロック２２は第２
の電源ＶＣＣ２を供給するための電源端子（ＶＣＣ２）
４ａ〜４ｃにボンディングワイヤ７ａ〜７ｃによって接
続されている。
路ブロックの影響で発生するノイズ成分を他の回路ブロ
ックラインに対して影響しないようにかつノイズ成分を
抑圧可能な半導体集積回路を提供する。 【解決手段】 半導体１上の半導体チップ２は高速回路
ブロック２１と回路ブロック２２とに分割されて形成さ
れている。高速回路ブロック２１は第１の電源ＶＣＣ１
を供給するための電源端子（ＶＣＣ１）３にボンディン
グワイヤ６によって接続され、回路ブロック２２は第２
の電源ＶＣＣ２を供給するための電源端子（ＶＣＣ２）
４ａ〜４ｃにボンディングワイヤ７ａ〜７ｃによって接
続されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に半導体集積回路の高速スイッチング等によって
発生するノイズを半導体内部または半導体周囲で抑圧す
る技術に関する。
し、特に半導体集積回路の高速スイッチング等によって
発生するノイズを半導体内部または半導体周囲で抑圧す
る技術に関する。
【０００２】
【従来の技術】従来、半導体集積回路においては、電源
や接地配線を共有する同一チップ上の複数回路において
スイッチングを行っている回路がノイズを発生して接地
電位や電源電位にノイズを重畳させ、同一チップ上の他
の回路にまで影響を及ぼすことがある。
や接地配線を共有する同一チップ上の複数回路において
スイッチングを行っている回路がノイズを発生して接地
電位や電源電位にノイズを重畳させ、同一チップ上の他
の回路にまで影響を及ぼすことがある。
【０００３】この問題点を解消するために、特開昭６１
−２８４９５３号公報に開示された半導体集積回路で
は、図６に示すように、電源端子３１から半導体３０内
の回路ブロック４１〜４３各々に個別に配線３０１〜３
０３を施すとともに、接地端子３２から回路ブロック４
１〜４３各々に個別に配線３０４〜３０６を施してい
る。
−２８４９５３号公報に開示された半導体集積回路で
は、図６に示すように、電源端子３１から半導体３０内
の回路ブロック４１〜４３各々に個別に配線３０１〜３
０３を施すとともに、接地端子３２から回路ブロック４
１〜４３各々に個別に配線３０４〜３０６を施してい
る。
【０００４】これによって、半導体３０内である回路が
スイッチングする時に発生するノイズの影響を他の回路
が受けることがなくなり、正常な論理信号を安定に出力
することが可能となる。
スイッチングする時に発生するノイズの影響を他の回路
が受けることがなくなり、正常な論理信号を安定に出力
することが可能となる。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
集積回路では、各回路ブロックに対する電源端子からの
配線を個別に分けているが、その電源端子に半導体チッ
プの同一の電源端子が用いられている。
集積回路では、各回路ブロックに対する電源端子からの
配線を個別に分けているが、その電源端子に半導体チッ
プの同一の電源端子が用いられている。
【０００６】そのため、半導体チップ内において高速に
動作している回路ブロックがある場合、狭い半導体チッ
プ内ではその同一の電源供給ポイント経由で他の回路ブ
ロックへノイズが流込んでしまい、電源ラインを経由し
て他の回路ブロックへノイズが流出して半導体全体のノ
イズレベルが悪化してしまうという問題がある。
動作している回路ブロックがある場合、狭い半導体チッ
プ内ではその同一の電源供給ポイント経由で他の回路ブ
ロックへノイズが流込んでしまい、電源ラインを経由し
て他の回路ブロックへノイズが流出して半導体全体のノ
イズレベルが悪化してしまうという問題がある。
【０００７】そこで、本発明の目的は上記の問題点を解
消し、半導体内部で高速にスイッチングする高速回路ブ
ロックの影響で発生するノイズ成分を他の回路ブロック
ラインに対して影響しないようにかつノイズ成分を抑圧
することができる半導体集積回路を提供することにあ
る。
消し、半導体内部で高速にスイッチングする高速回路ブ
ロックの影響で発生するノイズ成分を他の回路ブロック
ラインに対して影響しないようにかつノイズ成分を抑圧
することができる半導体集積回路を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明による半導体集積
回路は、半導体内部において高速に動作する回路からな
る高速回路ブロックと、前記高速回路ブロック以外の回
路からなる回路ブロックと、前記回路ブロックに電源を
供給するための第１の電源端子と、前記第１の電源端子
とは別に設置されかつ前記高速回路ブロックに電源を供
給するための第２の電源端子とを備えている。
回路は、半導体内部において高速に動作する回路からな
る高速回路ブロックと、前記高速回路ブロック以外の回
路からなる回路ブロックと、前記回路ブロックに電源を
供給するための第１の電源端子と、前記第１の電源端子
とは別に設置されかつ前記高速回路ブロックに電源を供
給するための第２の電源端子とを備えている。
【０００９】すなわち、本発明の半導体集積回路は、半
導体内部の高速回路ブロックの電源信号と、他の回路ブ
ロックで使用する共通電源とを分割し、共通電源の外部
端子とは別に電源供給用の外部端子を備えている。
導体内部の高速回路ブロックの電源信号と、他の回路ブ
ロックで使用する共通電源とを分割し、共通電源の外部
端子とは別に電源供給用の外部端子を備えている。
【００１０】共通電源の外部端子とは別に設けられた電
源供給用の外部端子を備えることで、高速信号が入力さ
れ高速回路ブロック部で発生するノイズ成分が、半導体
内の他の回路ブロック部や別のＩ／Ｏ端子に流れなくな
り、半導体自身から発生するノイズを低減することがで
きる。
源供給用の外部端子を備えることで、高速信号が入力さ
れ高速回路ブロック部で発生するノイズ成分が、半導体
内の他の回路ブロック部や別のＩ／Ｏ端子に流れなくな
り、半導体自身から発生するノイズを低減することがで
きる。
【００１１】また、高速回路ブロックへの電源供給用の
外部端子を他の回路ブロックの共通電源の外部端子と分
割することで、高速回路ブロックに単体でノイズ抑制部
品を付加することが可能となり、さらなるノイズ低減を
実施することが可能となる。
外部端子を他の回路ブロックの共通電源の外部端子と分
割することで、高速回路ブロックに単体でノイズ抑制部
品を付加することが可能となり、さらなるノイズ低減を
実施することが可能となる。
【００１２】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の一実施例による
半導体集積回路の平面図である。図において、半導体１
には高速回路ブロック２１と回路ブロック２２とが形成
された半導体チップ２が搭載されている。
面を参照して説明する。図１は本発明の一実施例による
半導体集積回路の平面図である。図において、半導体１
には高速回路ブロック２１と回路ブロック２２とが形成
された半導体チップ２が搭載されている。
【００１３】高速回路ブロック２１は第１の電源ＶＣＣ
１を供給するための電源端子（ＶＣＣ１）３にボンディ
ングワイヤ６によって接続され、回路ブロック２２は第
２の電源ＶＣＣ２を供給するための電源端子（ＶＣＣ
２）４ａ〜４ｃにボンディングワイヤ７ａ〜７ｃによっ
て接続されている。尚、５は半導体１に設けられた複数
のインナリードを示している。
１を供給するための電源端子（ＶＣＣ１）３にボンディ
ングワイヤ６によって接続され、回路ブロック２２は第
２の電源ＶＣＣ２を供給するための電源端子（ＶＣＣ
２）４ａ〜４ｃにボンディングワイヤ７ａ〜７ｃによっ
て接続されている。尚、５は半導体１に設けられた複数
のインナリードを示している。
【００１４】図２は本発明の一実施例による半導体集積
回路の構成を示すブロック図である。図において、半導
体１は高速回路ブロック２１と回路ブロック２２〜２４
とから構成されている。
回路の構成を示すブロック図である。図において、半導
体１は高速回路ブロック２１と回路ブロック２２〜２４
とから構成されている。
【００１５】高速回路ブロック２１は電源端子（ＶＣＣ
１）３に電源ライン１０１を介して接続され、回路ブロ
ック２２〜２５は電源端子（ＶＣＣ２）４に電源ライン
１０２を介して夫々接続され、高速回路ブロック２１及
び回路ブロック２２〜２５は接地端子（ＧＮＤ）８に接
地ライン１０３を介して接続されている。
１）３に電源ライン１０１を介して接続され、回路ブロ
ック２２〜２５は電源端子（ＶＣＣ２）４に電源ライン
１０２を介して夫々接続され、高速回路ブロック２１及
び回路ブロック２２〜２５は接地端子（ＧＮＤ）８に接
地ライン１０３を介して接続されている。
【００１６】高速回路ブロック２１の電源ライン１０１
を他の回路ブロック２２〜２４で使用する共通電源（図
示せず）の電源端子（ＶＣＣ２）４とは別の電源供給用
の電源端子（ＶＣＣ１）３に接続することによって、高
速回路ブロック２１で発生するノイズ成分を、半導体１
内の他の回路ブロック２２〜２４やＩ／Ｏ（入出力）端
子１１１〜１１３に流さないようにし、他の回路ブロッ
ク２２〜２４のＩ／Ｏ端子１１１〜１１３からのノイズ
流出を防ぎ、半導体１自身から発生するノイズを低減す
る。
を他の回路ブロック２２〜２４で使用する共通電源（図
示せず）の電源端子（ＶＣＣ２）４とは別の電源供給用
の電源端子（ＶＣＣ１）３に接続することによって、高
速回路ブロック２１で発生するノイズ成分を、半導体１
内の他の回路ブロック２２〜２４やＩ／Ｏ（入出力）端
子１１１〜１１３に流さないようにし、他の回路ブロッ
ク２２〜２４のＩ／Ｏ端子１１１〜１１３からのノイズ
流出を防ぎ、半導体１自身から発生するノイズを低減す
る。
【００１７】まず初めに、半導体１を作成する前の回路
設計段階において、半導体ブロックで高速に回路動作す
るクロック部等を予め抽出しておく。半導体設計段階に
おいてはこの抽出したブロックを図１に示す半導体チッ
プ２内で高速回路ブロック２１として、他の回路ブロッ
ク２２に電源を供給する電源部（図示せず）とは別の電
源部（図示せず）を使用できるようにレイアウト設計し
ておく。
設計段階において、半導体ブロックで高速に回路動作す
るクロック部等を予め抽出しておく。半導体設計段階に
おいてはこの抽出したブロックを図１に示す半導体チッ
プ２内で高速回路ブロック２１として、他の回路ブロッ
ク２２に電源を供給する電源部（図示せず）とは別の電
源部（図示せず）を使用できるようにレイアウト設計し
ておく。
【００１８】ここでは説明を簡単にするために、高速回
路ブロック２１をわかりやすいように半導体チップ２の
端にレイアウトしてあるが、実際のレイアウトではこの
ようにならないものの、高速回路ブロック２１と他の回
路ブロック２２とに対して夫々電源部（電源端子３，
４）を分割して配置すれば、本発明と同等の効果を得る
ことができる。
路ブロック２１をわかりやすいように半導体チップ２の
端にレイアウトしてあるが、実際のレイアウトではこの
ようにならないものの、高速回路ブロック２１と他の回
路ブロック２２とに対して夫々電源部（電源端子３，
４）を分割して配置すれば、本発明と同等の効果を得る
ことができる。
【００１９】実際の半導体１の製造段階においては、こ
の高速回路ブロック２１の電源部への接続は電源を供給
するインナリードピンである電源端子（ＶＣＣ１）３に
対してのみボンディングワイヤ６で接続するようにして
いる。他の回路ブロック２２への電源供給は今まで通り
の手法で、共通電源として電源端子（ＶＣＣ２）４，４
ａ〜４ｃに接続している。上記のように設計した半導体
１は図２に示すように外部電源供給端子を分割した回路
ブロック構成となる。
の高速回路ブロック２１の電源部への接続は電源を供給
するインナリードピンである電源端子（ＶＣＣ１）３に
対してのみボンディングワイヤ６で接続するようにして
いる。他の回路ブロック２２への電源供給は今まで通り
の手法で、共通電源として電源端子（ＶＣＣ２）４，４
ａ〜４ｃに接続している。上記のように設計した半導体
１は図２に示すように外部電源供給端子を分割した回路
ブロック構成となる。
【００２０】図３は本発明の一実施例による半導体をプ
リント基板上に配線配置した状態を示す平面図である。
図３においては、上述したように形成された半導体１を
実際のプリント基板１０上にレイアウトしたものを示し
ている。
リント基板上に配線配置した状態を示す平面図である。
図３においては、上述したように形成された半導体１を
実際のプリント基板１０上にレイアウトしたものを示し
ている。
【００２１】各接地端子（ＧＮＤ）８ａ〜８ｃは直接グ
ランド層（図示せず）に接続され、高速回路ブロック２
１の電源端子（ＶＣＣ１）３以外の電源端子（ＶＣＣ
２）４ａ〜４ｄも夫々電源層（図示せず）に接続されて
いる。高速回路ブロック２１の電源端子（ＶＣＣ１）３
はある程度のパターン線長を引き出して、つまり電源端
子（ＶＣＣ２）４ａ〜４ｄよりも長いパターン線長をも
って共通電源部に接続することで、パターン９による寄
生インダクタンスも使用して分割されている。
ランド層（図示せず）に接続され、高速回路ブロック２
１の電源端子（ＶＣＣ１）３以外の電源端子（ＶＣＣ
２）４ａ〜４ｄも夫々電源層（図示せず）に接続されて
いる。高速回路ブロック２１の電源端子（ＶＣＣ１）３
はある程度のパターン線長を引き出して、つまり電源端
子（ＶＣＣ２）４ａ〜４ｄよりも長いパターン線長をも
って共通電源部に接続することで、パターン９による寄
生インダクタンスも使用して分割されている。
【００２２】図４は本発明の一実施例による半導体集積
回路内部の動作を説明するための図である。この図４を
参照して半導体集積回路内部の動作について説明する。
クロック等の高速信号入力が入力端子１３から高速回路
ブロック２１に入力されると、高速回路ブロック２１内
でのスイッチング動作等によってノイズ源２１ａでノイ
ズ１０４が発生する。
回路内部の動作を説明するための図である。この図４を
参照して半導体集積回路内部の動作について説明する。
クロック等の高速信号入力が入力端子１３から高速回路
ブロック２１に入力されると、高速回路ブロック２１内
でのスイッチング動作等によってノイズ源２１ａでノイ
ズ１０４が発生する。
【００２３】このノイズ１０４は第１の電源（ＶＣＣ
１）の電源ラインと出力端子１５とに夫々流出するが、
この電源ラインに流れるノイズ成分は半導体チップ２で
同一電源（共通電源１１）を使用していると、ノイズ１
０４が同様に他の回路ブロック２２に流出し、出力端子
１６へも影響がでてしまう。
１）の電源ラインと出力端子１５とに夫々流出するが、
この電源ラインに流れるノイズ成分は半導体チップ２で
同一電源（共通電源１１）を使用していると、ノイズ１
０４が同様に他の回路ブロック２２に流出し、出力端子
１６へも影響がでてしまう。
【００２４】これを改善するために、共通電源１１とは
高速回路ブロック２１の電源ラインを別にして、インナ
リード５による寄生インダクタンス、つまり図３に示す
パターン９の引き出しによる寄生インダクタンスを利用
して寄生インダクタンス１２を形成し、このノイズ１０
４が他の回路ブロック２２や出力端子１６に対して流れ
ないようにし、半導体１自身のノイズレベルを低減す
る。
高速回路ブロック２１の電源ラインを別にして、インナ
リード５による寄生インダクタンス、つまり図３に示す
パターン９の引き出しによる寄生インダクタンスを利用
して寄生インダクタンス１２を形成し、このノイズ１０
４が他の回路ブロック２２や出力端子１６に対して流れ
ないようにし、半導体１自身のノイズレベルを低減す
る。
【００２５】図５は本発明の他の実施例による半導体集
積回路の構成を示すブロック図である。図において、本
発明の他の実施例では共通電源１１から電源端子（ＶＣ
Ｃ１）３までの間にノイズ抑制部品１７及びバイパスコ
ンデンサ１８を付加した以外は図２に示す本発明の一実
施例と同様の構成となっており、同一構成要素には同一
符号を付してある。また、同一構成要素の動作は本発明
の一実施例と同様である。
積回路の構成を示すブロック図である。図において、本
発明の他の実施例では共通電源１１から電源端子（ＶＣ
Ｃ１）３までの間にノイズ抑制部品１７及びバイパスコ
ンデンサ１８を付加した以外は図２に示す本発明の一実
施例と同様の構成となっており、同一構成要素には同一
符号を付してある。また、同一構成要素の動作は本発明
の一実施例と同様である。
【００２６】本発明の他の実施例による半導体１は本発
明の一実施例の構成と同様の構成となっているが、高速
回路ブロック２１を別電源としたことによって、本発明
の一実施例でのインダクタンスが不十分な場合、高速回
路ブロック２１の電源ラインにのみノイズ抑制部品１７
及びバイパスコンデンサ１８を付加することで、この部
分で発生するノイズをさらに低減することができる。
明の一実施例の構成と同様の構成となっているが、高速
回路ブロック２１を別電源としたことによって、本発明
の一実施例でのインダクタンスが不十分な場合、高速回
路ブロック２１の電源ラインにのみノイズ抑制部品１７
及びバイパスコンデンサ１８を付加することで、この部
分で発生するノイズをさらに低減することができる。
【００２７】このように、半導体１内の高速回路ブロッ
ク２の電源ライン１０１を他の回路ブロック２２〜２４
で使用する共通電源１１の電源端子（ＶＣＣ２）４，４
ａ〜４ｄとは別の電源供給用の電源端子（ＶＣＣ１）３
に接続することによって、高速回路ブロック２１で発生
するノイズ１０４を、半導体１内の他のブロック２２〜
２４やＩ／Ｏ端子１１１〜１１３に流さないようにし、
他のＩ／Ｏ端子１１１〜１１３からのノイズ流出を防ぐ
ことができ、半導体１自身から発生するノイズを低減す
ることができる。
ク２の電源ライン１０１を他の回路ブロック２２〜２４
で使用する共通電源１１の電源端子（ＶＣＣ２）４，４
ａ〜４ｄとは別の電源供給用の電源端子（ＶＣＣ１）３
に接続することによって、高速回路ブロック２１で発生
するノイズ１０４を、半導体１内の他のブロック２２〜
２４やＩ／Ｏ端子１１１〜１１３に流さないようにし、
他のＩ／Ｏ端子１１１〜１１３からのノイズ流出を防ぐ
ことができ、半導体１自身から発生するノイズを低減す
ることができる。
【００２８】すなわち、半導体１内部の高速にスイッチ
ングする高速回路ブロック２１の影響で発生するノイズ
１０４を他の回路ブロック２２〜２４のラインに影響し
ないようにすることができ、ノイズ１０４を抑圧するこ
とができる。
ングする高速回路ブロック２１の影響で発生するノイズ
１０４を他の回路ブロック２２〜２４のラインに影響し
ないようにすることができ、ノイズ１０４を抑圧するこ
とができる。
【００２９】また、高速回路ブロック２１の電源供給用
の電源端子（ＶＣＣ１）３を他の回路ブロック２２〜２
４で使用する共通電源１１の電源端子（ＶＣＣ２）４，
４ａ〜４ｄと分割することで、この高速回路ブロック２
１の部分にインダクタンス等のノイズ抑制部品１７を付
加することができる。これによって、高速回路ブロック
２１のスイッチングによって発生するノイズ１０４をさ
らに低減することができる。
の電源端子（ＶＣＣ１）３を他の回路ブロック２２〜２
４で使用する共通電源１１の電源端子（ＶＣＣ２）４，
４ａ〜４ｄと分割することで、この高速回路ブロック２
１の部分にインダクタンス等のノイズ抑制部品１７を付
加することができる。これによって、高速回路ブロック
２１のスイッチングによって発生するノイズ１０４をさ
らに低減することができる。
【００３０】つまり、半導体１単体でのノイズ発生、高
速回路ブロック２１からのノイズ１０４の発生に対し
て、個別にしかも容易にノイズ抑制部品１７を付加する
ことで、ノイズレベルをさらに低減することができる。
速回路ブロック２１からのノイズ１０４の発生に対し
て、個別にしかも容易にノイズ抑制部品１７を付加する
ことで、ノイズレベルをさらに低減することができる。
【００３１】
【発明の効果】以上説明したように本発明によれば、半
導体内部において高速に動作する回路からなる高速回路
ブロックに電源を供給するための第２の電源端子と、高
速回路ブロック以外の回路からなる回路ブロックに電源
を供給するための第１の電源端子とを夫々別に設置する
ことによって、半導体単体でのノイズ発生及び高速回路
ブロックからのノイズ発生に対して個別にしかも容易に
ノイズ抑制部品を付加してノイズレベルを低減すること
ができるという効果がある。
導体内部において高速に動作する回路からなる高速回路
ブロックに電源を供給するための第２の電源端子と、高
速回路ブロック以外の回路からなる回路ブロックに電源
を供給するための第１の電源端子とを夫々別に設置する
ことによって、半導体単体でのノイズ発生及び高速回路
ブロックからのノイズ発生に対して個別にしかも容易に
ノイズ抑制部品を付加してノイズレベルを低減すること
ができるという効果がある。
【図１】本発明の一実施例による半導体集積回路の平面
図である。
図である。
【図２】本発明の一実施例による半導体集積回路の構成
を示すブロック図である。
を示すブロック図である。
【図３】本発明の一実施例による半導体をプリント基板
上に配線配置した状態を示す平面図である。
上に配線配置した状態を示す平面図である。
【図４】本発明の一実施例による半導体集積回路内部の
動作を説明するための図である。
動作を説明するための図である。
【図５】本発明の他の実施例による半導体集積回路の構
成を示すブロック図である。
成を示すブロック図である。
【図６】従来例による半導体集積回路の構成を示すブロ
ック図である。
ック図である。
１ 半導体 ２ 半導体チップ ３ 電源端子（ＶＣＣ１） ４，４ａ〜４ｄ 電源端子（ＶＣＣ２） ５ インナリード ６，７ａ〜７ｃ ボンディングワイヤ ８，８ａ〜８ｅ 接地端子 ９ パターン １０ プリント基板 １１ 共通電源 １２ 寄生インダクタンス １７ ノイズ抑制部品 １８ バイパスコンデンサ ２１ 高速回路ブロック ２２〜２４ 回路ブロック
Claims (4)
- 【請求項１】 半導体内部において高速に動作する回路
からなる高速回路ブロックと、前記高速回路ブロック以
外の回路からなる回路ブロックと、前記回路ブロックに
電源を供給するための第１の電源端子と、前記第１の電
源端子とは別に設置されかつ前記高速回路ブロックに電
源を供給するための第２の電源端子とを有することを特
徴とする半導体集積回路。 - 【請求項２】 前記半導体を配線基板上に搭載する際に
前記第２の電源端子に接続されるパターン配線長を前記
第１の電源端子に接続されるパターン配線長よりも長く
したことを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記第１及び第２の電源端子を共通の電
源に接続するようにしたことを特徴とする請求項２記載
の半導体集積回路。 - 【請求項４】 前記第２の電源端子と前記共通の電源と
の間に配設されかつ前記高速回路ブロックにおいて発生
するノイズの伝搬を抑制する抑制部品を含むことを特徴
とする請求項３記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15007198A JPH11345936A (ja) | 1998-05-29 | 1998-05-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15007198A JPH11345936A (ja) | 1998-05-29 | 1998-05-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11345936A true JPH11345936A (ja) | 1999-12-14 |
Family
ID=15488895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15007198A Pending JPH11345936A (ja) | 1998-05-29 | 1998-05-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11345936A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006042276A (ja) * | 2004-07-30 | 2006-02-09 | Yazaki Corp | 車両用電源重畳多重通信システム |
| JP2019179840A (ja) * | 2018-03-30 | 2019-10-17 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
1998
- 1998-05-29 JP JP15007198A patent/JPH11345936A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006042276A (ja) * | 2004-07-30 | 2006-02-09 | Yazaki Corp | 車両用電源重畳多重通信システム |
| US7852206B2 (en) | 2004-07-30 | 2010-12-14 | Yazaki Corporation | Vehicular power line communication system |
| JP2019179840A (ja) * | 2018-03-30 | 2019-10-17 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031014 |