JPH11345947A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH11345947A JPH11345947A JP10152538A JP15253898A JPH11345947A JP H11345947 A JPH11345947 A JP H11345947A JP 10152538 A JP10152538 A JP 10152538A JP 15253898 A JP15253898 A JP 15253898A JP H11345947 A JPH11345947 A JP H11345947A
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- misfet
- insulating film
- semiconductor substrate
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- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 製造工程を複雑にすることなく、リフレッシ
ュ特性を向上させて、高信頼度のＤＲＡＭを実現するこ
とのできる技術を提供する。 【解決手段】 メモリセル選択用ＭＩＳＦＥＴＱｓのデ
ータ線１８側のｐ型ウエル４のみにしきい値電圧を調整
するためのｐ型半導体領域２４を形成し、情報蓄積用容
量素子側のｐ型ウエル４の不純物濃度をデータ線１８側
のｐ型ウエル４の不純物濃度よりも低く設定することに
よって、1.１Ｖのメモリセル選択用ＭＩＳＦＥＴＱｓの
しきい値電圧が得られると同時に、情報蓄積用容量素子
側のゲート電極７の端部における接合電界強度を低減す
ることができる。
ュ特性を向上させて、高信頼度のＤＲＡＭを実現するこ
とのできる技術を提供する。 【解決手段】 メモリセル選択用ＭＩＳＦＥＴＱｓのデ
ータ線１８側のｐ型ウエル４のみにしきい値電圧を調整
するためのｐ型半導体領域２４を形成し、情報蓄積用容
量素子側のｐ型ウエル４の不純物濃度をデータ線１８側
のｐ型ウエル４の不純物濃度よりも低く設定することに
よって、1.１Ｖのメモリセル選択用ＭＩＳＦＥＴＱｓの
しきい値電圧が得られると同時に、情報蓄積用容量素子
側のゲート電極７の端部における接合電界強度を低減す
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）に適用して有効な技術に関す
るものである。
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）に適用して有効な技術に関す
るものである。
【０００２】
【従来の技術】ＭＩＳＦＥＴ（Metal Insulator Semico
nductor Field Effect Transistor ）のしきい値電圧の
制御方法としては、例えば半導体基板のチャネル領域に
不純物イオンを注入し、チャネル領域の不純物濃度を調
整することによってしきい値電圧を制御する方法があ
り、例えば、日経マグロウヒル社発行「ＭＯＳＬＳＩ製
造技術」昭和６０年６月２０日発行、Ｐ９１〜９２など
に記載されている。
nductor Field Effect Transistor ）のしきい値電圧の
制御方法としては、例えば半導体基板のチャネル領域に
不純物イオンを注入し、チャネル領域の不純物濃度を調
整することによってしきい値電圧を制御する方法があ
り、例えば、日経マグロウヒル社発行「ＭＯＳＬＳＩ製
造技術」昭和６０年６月２０日発行、Ｐ９１〜９２など
に記載されている。
【０００３】また、ＭＩＳＦＥＴのソース、ドレインを
構成する一対の半導体領域の内側に、半導体基板と同じ
導電型の不純物イオンを注入し、ポケット領域を設ける
ことによってしきい値電圧を制御する方法もあり、例え
ば、特願平４−１８３４４８号公報などに記載されてい
る。
構成する一対の半導体領域の内側に、半導体基板と同じ
導電型の不純物イオンを注入し、ポケット領域を設ける
ことによってしきい値電圧を制御する方法もあり、例え
ば、特願平４−１８３４４８号公報などに記載されてい
る。
【０００４】ところで、ＤＲＡＭの高集積化に伴って、
メモリセルアレイを構成するメモリセル選択用ＭＩＳＦ
ＥＴの微細化が進み、現在、0.３μｍ以下のゲート長を
有するメモリセル選択用ＭＩＳＦＥＴが形成されてい
る。しかし、このメモリセル選択用ＭＩＳＦＥＴにおい
て、1.０Ｖのしきい値電圧を得るためには、少なくとも
データ線が形成される側（データ線側）の半導体基板の
不純物濃度を５×１０17ｃｍ-3程度と高濃度にする必要
がある。
メモリセルアレイを構成するメモリセル選択用ＭＩＳＦ
ＥＴの微細化が進み、現在、0.３μｍ以下のゲート長を
有するメモリセル選択用ＭＩＳＦＥＴが形成されてい
る。しかし、このメモリセル選択用ＭＩＳＦＥＴにおい
て、1.０Ｖのしきい値電圧を得るためには、少なくとも
データ線が形成される側（データ線側）の半導体基板の
不純物濃度を５×１０17ｃｍ-3程度と高濃度にする必要
がある。
【０００５】しかしながら、通常、メモリセル選択用Ｍ
ＩＳＦＥＴの情報蓄積用容量素子が形成される側（情報
蓄積用容量素子側）の半導体基板の不純物濃度とデータ
線側の半導体基板の不純物濃度とは同じである。このた
め、メモリセル選択用ＭＩＳＦＥＴのオフ時のゲート電
極の情報蓄積用容量素子側の端部での接合電界強度が、
データ線側と同様に、0.６ＭＶ／ｃｍ以上と大きくな
り、ゲート電極の情報蓄積用容量素子側の端部での接合
電界強度の増加によってリフレッシュ不良の発生率が増
大する。
ＩＳＦＥＴの情報蓄積用容量素子が形成される側（情報
蓄積用容量素子側）の半導体基板の不純物濃度とデータ
線側の半導体基板の不純物濃度とは同じである。このた
め、メモリセル選択用ＭＩＳＦＥＴのオフ時のゲート電
極の情報蓄積用容量素子側の端部での接合電界強度が、
データ線側と同様に、0.６ＭＶ／ｃｍ以上と大きくな
り、ゲート電極の情報蓄積用容量素子側の端部での接合
電界強度の増加によってリフレッシュ不良の発生率が増
大する。
【０００６】さらに、半導体基板の不純物濃度を高くす
るためには半導体基板へ注入される不純物イオンの注入
量を増やす必要があるが、イオン注入によって半導体基
板が損傷（結晶欠陥）し、結晶欠陥起因の接合リーク電
流の増加が起こり、リフレッシュ時間が短くなるという
問題が生ずる。
るためには半導体基板へ注入される不純物イオンの注入
量を増やす必要があるが、イオン注入によって半導体基
板が損傷（結晶欠陥）し、結晶欠陥起因の接合リーク電
流の増加が起こり、リフレッシュ時間が短くなるという
問題が生ずる。
【０００７】そこで、メモリセル選択用ＭＩＳＦＥＴの
しきい値電圧を制御すると同時に、ゲート電極の端部で
の接合電界強度の増加を抑えるために、（１）ゲート絶
縁膜を厚くする、（２）ゲート電極の側壁に設けられる
サイドウォールスペーサのスペーサ長を長くする、
（３）しきい値電圧を制御するために導入される不純物
が半導体基板の表面で最大となるように不純物濃度分布
を設定する、（４）ソース、ドレインを構成する半導体
領域の不純物濃度を低減する、（５）情報蓄積用容量素
子側の半導体基板に形成された半導体領域の下部に電界
緩和層を設けるなどの接合電界低減方法が採用されてい
る。
しきい値電圧を制御すると同時に、ゲート電極の端部で
の接合電界強度の増加を抑えるために、（１）ゲート絶
縁膜を厚くする、（２）ゲート電極の側壁に設けられる
サイドウォールスペーサのスペーサ長を長くする、
（３）しきい値電圧を制御するために導入される不純物
が半導体基板の表面で最大となるように不純物濃度分布
を設定する、（４）ソース、ドレインを構成する半導体
領域の不純物濃度を低減する、（５）情報蓄積用容量素
子側の半導体基板に形成された半導体領域の下部に電界
緩和層を設けるなどの接合電界低減方法が採用されてい
る。
【０００８】なお、前記接合電界低減方法については、
例えば特願平９−２５９１０５号公報などに記載されて
いる。
例えば特願平９−２５９１０５号公報などに記載されて
いる。
【０００９】
【発明が解決しようとする課題】しかしながら、本発明
者が、前記接合電界低減方式を検討したところ、以下の
問題が生じることが明かとなった。
者が、前記接合電界低減方式を検討したところ、以下の
問題が生じることが明かとなった。
【００１０】（１）ゲート絶縁膜を厚くする方法では、
半導体基板の不純物濃度を低減することができて、接合
電界強度を抑えることができるが、短チャネル効果が生
じやすくなる。さらに、ＤＲＡＭの周辺回路に形成され
るＭＩＳＦＥＴのゲート絶縁膜を高速化のために薄くす
る必要がある場合は、２種類の厚さのゲート絶縁膜を形
成しなくてはならず、製造工程が複雑になる。
半導体基板の不純物濃度を低減することができて、接合
電界強度を抑えることができるが、短チャネル効果が生
じやすくなる。さらに、ＤＲＡＭの周辺回路に形成され
るＭＩＳＦＥＴのゲート絶縁膜を高速化のために薄くす
る必要がある場合は、２種類の厚さのゲート絶縁膜を形
成しなくてはならず、製造工程が複雑になる。
【００１１】（２）ゲート電極の側壁に設けられるサイ
ドウォールスペーサのスペーサ長を長くする方法では、
メモリセル選択用ＭＩＳＦＥＴのサイドウォールスペー
サの間隔が狭くなり、メモリセル選択用ＭＩＳＦＥＴ上
に層間絶縁膜を堆積した後、蓄積電極を半導体基板に接
続するためのコンタクトホールを上記層間絶縁膜に形成
する際、コンタクトホールが開かなくなる可能性があ
る。従って、サイドウォールスペーサのスペーサ長を極
端に長くすることは難しく、接合電界強度の低減には限
界がある。
ドウォールスペーサのスペーサ長を長くする方法では、
メモリセル選択用ＭＩＳＦＥＴのサイドウォールスペー
サの間隔が狭くなり、メモリセル選択用ＭＩＳＦＥＴ上
に層間絶縁膜を堆積した後、蓄積電極を半導体基板に接
続するためのコンタクトホールを上記層間絶縁膜に形成
する際、コンタクトホールが開かなくなる可能性があ
る。従って、サイドウォールスペーサのスペーサ長を極
端に長くすることは難しく、接合電界強度の低減には限
界がある。
【００１２】（３）しきい値電圧を制御するために導入
される不純物が半導体基板の表面で最大となるように不
純物濃度分布を設定する方法では、不純物イオンを浅く
注入する必要があるが、注入された不純物イオンに後方
散乱または熱処理後に外方拡散が生じて半導体基板の表
面での不純物濃度が低下しやすい。このため、半導体基
板の表面における不純物濃度の制御が困難となり、しき
い値電圧のばらつきが大きくなる。
される不純物が半導体基板の表面で最大となるように不
純物濃度分布を設定する方法では、不純物イオンを浅く
注入する必要があるが、注入された不純物イオンに後方
散乱または熱処理後に外方拡散が生じて半導体基板の表
面での不純物濃度が低下しやすい。このため、半導体基
板の表面における不純物濃度の制御が困難となり、しき
い値電圧のばらつきが大きくなる。
【００１３】（４）ソース、ドレインを構成する半導体
領域の不純物濃度を低減する方法では、ＭＩＳＦＥＴの
動作速度が遅くなるという問題が生ずる。さらに、高速
化のためにＤＲＡＭの周辺回路に形成されるＭＩＳＦＥ
Ｔのソース、ドレインを構成する半導体領域を高濃度化
する必要がある場合は、メモリセル選択用ＭＩＳＦＥＴ
のソース、ドレインを構成する半導体領域と周辺回路の
ＭＩＳＦＥＴのソース、ドレインを構成する半導体領域
とを別々に形成する必要があり、製造工程が複雑にな
る。
領域の不純物濃度を低減する方法では、ＭＩＳＦＥＴの
動作速度が遅くなるという問題が生ずる。さらに、高速
化のためにＤＲＡＭの周辺回路に形成されるＭＩＳＦＥ
Ｔのソース、ドレインを構成する半導体領域を高濃度化
する必要がある場合は、メモリセル選択用ＭＩＳＦＥＴ
のソース、ドレインを構成する半導体領域と周辺回路の
ＭＩＳＦＥＴのソース、ドレインを構成する半導体領域
とを別々に形成する必要があり、製造工程が複雑にな
る。
【００１４】（５）情報蓄積用容量素子側の半導体基板
に形成された半導体領域の下部に電界緩和層を設ける方
法では、電界緩和層を形成するためのイオン打ち込みが
必要となり、製造工程が複雑になる。また、メモリセル
選択用ＭＩＳＦＥＴの情報蓄積用容量素子側だけでなく
データ線側にも電界緩和層を形成する場合は、電界緩和
層が深く形成されるため、パンチスルー現象が生じやす
く、しきい値電圧が低下しやすくなる。
に形成された半導体領域の下部に電界緩和層を設ける方
法では、電界緩和層を形成するためのイオン打ち込みが
必要となり、製造工程が複雑になる。また、メモリセル
選択用ＭＩＳＦＥＴの情報蓄積用容量素子側だけでなく
データ線側にも電界緩和層を形成する場合は、電界緩和
層が深く形成されるため、パンチスルー現象が生じやす
く、しきい値電圧が低下しやすくなる。
【００１５】従って、前記接合電界低減方式では、大幅
な接合電界強度の低減を実現することが難しく、例え
ば、0.３μｍ以下のゲート長を有するメモリセル選択用
ＭＩＳＦＥＴにおいて1.０Ｖのしきい値電圧を得るため
には、オフ時のゲート電極の情報蓄積用容量素子側の端
部での接合電界強度は、0.４ＭＶ／ｃｍ程度までしか低
減できない。
な接合電界強度の低減を実現することが難しく、例え
ば、0.３μｍ以下のゲート長を有するメモリセル選択用
ＭＩＳＦＥＴにおいて1.０Ｖのしきい値電圧を得るため
には、オフ時のゲート電極の情報蓄積用容量素子側の端
部での接合電界強度は、0.４ＭＶ／ｃｍ程度までしか低
減できない。
【００１６】本発明の目的は、製造工程を複雑にするこ
となく、リフレッシュ特性を向上させて、高信頼度のＤ
ＲＡＭを実現することができる技術を提供することにあ
る。
となく、リフレッシュ特性を向上させて、高信頼度のＤ
ＲＡＭを実現することができる技術を提供することにあ
る。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、（１）本発明の半導体集
積回路装置は、メモリセル選択用ＭＩＳＦＥＴと情報蓄
積用容量素子とからなり、メモリセル選択用ＭＩＳＦＥ
Ｔの一方の半導体領域の上方に情報を転送するデータ線
が設けられ、メモリセル選択用ＭＩＳＦＥＴの他方の半
導体領域の上方に情報蓄積用容量素子が設けられたメモ
リセルを備えたＤＲＡＭを有しており、メモリセル選択
用ＭＩＳＦＥＴの情報蓄積用容量素子側の半導体基板の
不純物濃度が、メモリセル選択用ＭＩＳＦＥＴのデータ
線側の半導体基板の不純物濃度よりも低く設定されてい
るものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、（１）本発明の半導体集
積回路装置は、メモリセル選択用ＭＩＳＦＥＴと情報蓄
積用容量素子とからなり、メモリセル選択用ＭＩＳＦＥ
Ｔの一方の半導体領域の上方に情報を転送するデータ線
が設けられ、メモリセル選択用ＭＩＳＦＥＴの他方の半
導体領域の上方に情報蓄積用容量素子が設けられたメモ
リセルを備えたＤＲＡＭを有しており、メモリセル選択
用ＭＩＳＦＥＴの情報蓄積用容量素子側の半導体基板の
不純物濃度が、メモリセル選択用ＭＩＳＦＥＴのデータ
線側の半導体基板の不純物濃度よりも低く設定されてい
るものである。
【００１９】（２）本発明の半導体集積回路装置は、メ
モリセル選択用ＭＩＳＦＥＴと情報蓄積用容量素子とか
らなり、メモリセル選択用ＭＩＳＦＥＴの一方の半導体
領域の上方に情報を転送するデータ線が設けられ、メモ
リセル選択用ＭＩＳＦＥＴの他方の半導体領域の上方に
情報蓄積用容量素子が設けられたメモリセルを備えたＤ
ＲＡＭを有しており、メモリセル選択用ＭＩＳＦＥＴの
情報蓄積用容量素子側の半導体基板の不純物濃度が、メ
モリセル選択用ＭＩＳＦＥＴのデータ線側の半導体基板
の不純物濃度よりも低く設定されており、さらに、メモ
リセル選択用ＭＩＳＦＥＴのゲート電極の情報蓄積用容
量素子側の側壁に設けられた絶縁膜の厚さが、メモリセ
ル選択用ＭＩＳＦＥＴのゲート電極のデータ線側の側壁
に設けられた絶縁膜の厚さよりも厚いものである。
モリセル選択用ＭＩＳＦＥＴと情報蓄積用容量素子とか
らなり、メモリセル選択用ＭＩＳＦＥＴの一方の半導体
領域の上方に情報を転送するデータ線が設けられ、メモ
リセル選択用ＭＩＳＦＥＴの他方の半導体領域の上方に
情報蓄積用容量素子が設けられたメモリセルを備えたＤ
ＲＡＭを有しており、メモリセル選択用ＭＩＳＦＥＴの
情報蓄積用容量素子側の半導体基板の不純物濃度が、メ
モリセル選択用ＭＩＳＦＥＴのデータ線側の半導体基板
の不純物濃度よりも低く設定されており、さらに、メモ
リセル選択用ＭＩＳＦＥＴのゲート電極の情報蓄積用容
量素子側の側壁に設けられた絶縁膜の厚さが、メモリセ
ル選択用ＭＩＳＦＥＴのゲート電極のデータ線側の側壁
に設けられた絶縁膜の厚さよりも厚いものである。
【００２０】（３）本発明の半導体集積回路装置の製造
方法は、前記（１）のＤＲＡＭの製造方法において、ま
ず、メモリセル選択用ＭＩＳＦＥＴが形成される半導体
基板と、メモリセル選択用ＭＩＳＦＥＴのチャネルと同
じ導電型のチャネルを有する周辺回路の何れかのＭＩＳ
ＦＥＴが形成される半導体基板とに第１の不純物イオン
を注入した後、メモリセル選択用ＭＩＳＦＥＴを構成す
るゲート絶縁膜およびゲート電極を順次形成し、次い
で、メモリセル選択用ＭＩＳＦＥＴのデータ線側の半導
体基板のみに前記メモリセル選択用ＭＩＳＦＥＴが形成
される半導体基板と同じ導電型の第２の不純物イオンを
注入するものである。
方法は、前記（１）のＤＲＡＭの製造方法において、ま
ず、メモリセル選択用ＭＩＳＦＥＴが形成される半導体
基板と、メモリセル選択用ＭＩＳＦＥＴのチャネルと同
じ導電型のチャネルを有する周辺回路の何れかのＭＩＳ
ＦＥＴが形成される半導体基板とに第１の不純物イオン
を注入した後、メモリセル選択用ＭＩＳＦＥＴを構成す
るゲート絶縁膜およびゲート電極を順次形成し、次い
で、メモリセル選択用ＭＩＳＦＥＴのデータ線側の半導
体基板のみに前記メモリセル選択用ＭＩＳＦＥＴが形成
される半導体基板と同じ導電型の第２の不純物イオンを
注入するものである。
【００２１】（４）本発明の半導体集積回路装置の製造
方法は、前記（２）のＤＲＡＭの製造方法において、ま
ず、メモリセル選択用ＭＩＳＦＥＴが形成される半導体
基板と、メモリセル選択用ＭＩＳＦＥＴのチャネルと同
じ導電型のチャネルを有する周辺回路の何れかのＭＩＳ
ＦＥＴが形成される半導体基板とに第１の不純物イオン
を注入した後、メモリセル選択用ＭＩＳＦＥＴを構成す
るゲート絶縁膜およびゲート電極を順次形成し、次い
で、メモリセル選択用ＭＩＳＦＥＴ上に第１の絶縁膜お
よび層間絶縁膜を順次堆積する。次に、層間絶縁膜およ
び第１の絶縁膜を順次加工して、情報蓄積用容量素子を
接続するためのコンタクトホールをメモリセル選択用Ｍ
ＩＳＦＥＴの他方の半導体領域に接して形成した後、層
間絶縁膜上に第２の絶縁膜を堆積し、次いで、第２の絶
縁膜をエッチバックして、上記コンタクトホールの内壁
に第２の絶縁膜によって構成されるサイドウォールスペ
ーサを形成するものである。
方法は、前記（２）のＤＲＡＭの製造方法において、ま
ず、メモリセル選択用ＭＩＳＦＥＴが形成される半導体
基板と、メモリセル選択用ＭＩＳＦＥＴのチャネルと同
じ導電型のチャネルを有する周辺回路の何れかのＭＩＳ
ＦＥＴが形成される半導体基板とに第１の不純物イオン
を注入した後、メモリセル選択用ＭＩＳＦＥＴを構成す
るゲート絶縁膜およびゲート電極を順次形成し、次い
で、メモリセル選択用ＭＩＳＦＥＴ上に第１の絶縁膜お
よび層間絶縁膜を順次堆積する。次に、層間絶縁膜およ
び第１の絶縁膜を順次加工して、情報蓄積用容量素子を
接続するためのコンタクトホールをメモリセル選択用Ｍ
ＩＳＦＥＴの他方の半導体領域に接して形成した後、層
間絶縁膜上に第２の絶縁膜を堆積し、次いで、第２の絶
縁膜をエッチバックして、上記コンタクトホールの内壁
に第２の絶縁膜によって構成されるサイドウォールスペ
ーサを形成するものである。
【００２２】上記した手段によれば、製造工程を複雑に
することなく、メモリセル選択用ＭＩＳＦＥＴのデータ
線側の半導体基板の不純物濃度を所望のしきい値電圧を
得るために必要な高濃度に設定できると同時に、メモリ
セル選択用ＭＩＳＦＥＴの情報蓄積用容量素子側の半導
体基板の不純物濃度が低くできて、ゲート電極の情報蓄
積用容量素子側の端部での接合電界強度を低減すること
ができ、さらに、結晶欠陥の発生を低減することができ
る。
することなく、メモリセル選択用ＭＩＳＦＥＴのデータ
線側の半導体基板の不純物濃度を所望のしきい値電圧を
得るために必要な高濃度に設定できると同時に、メモリ
セル選択用ＭＩＳＦＥＴの情報蓄積用容量素子側の半導
体基板の不純物濃度が低くできて、ゲート電極の情報蓄
積用容量素子側の端部での接合電界強度を低減すること
ができ、さらに、結晶欠陥の発生を低減することができ
る。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２４】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００２５】（実施の形態１）図１は、本実施の形態１
であるＤＲＡＭを示す半導体基板の要部断面図である。
であるＤＲＡＭを示す半導体基板の要部断面図である。
【００２６】Ｑｓはメモリセルアレイに形成されたメモ
リセル選択用ＭＩＳＦＥＴであり、ＱｎおよびＱｐは周
辺回路に形成されたｎチャネル型ＭＩＳＦＥＴおよびｐ
チャネル型ＭＩＳＦＥＴである。
リセル選択用ＭＩＳＦＥＴであり、ＱｎおよびＱｐは周
辺回路に形成されたｎチャネル型ＭＩＳＦＥＴおよびｐ
チャネル型ＭＩＳＦＥＴである。
【００２７】図１に示すように、シリコン単結晶からな
る半導体基板１の主面上の素子分離領域には、溝型素子
分離用絶縁膜２が形成され、さらに、メモリセルを形成
する領域（メモリセルアレイ）の半導体基板１の深くに
ｎ型埋め込みウエル３、メモリセルアレイと周辺回路の
一部（ｎチャネル型ＭＩＳＦＥＴＱｎを形成する領域）
にｐ型ウエル４、周辺回路の他の一部（ｐチャネル型Ｍ
ＩＳＦＥＴＱｐを形成する領域）にｎ型ウエル５が形成
されている。
る半導体基板１の主面上の素子分離領域には、溝型素子
分離用絶縁膜２が形成され、さらに、メモリセルを形成
する領域（メモリセルアレイ）の半導体基板１の深くに
ｎ型埋め込みウエル３、メモリセルアレイと周辺回路の
一部（ｎチャネル型ＭＩＳＦＥＴＱｎを形成する領域）
にｐ型ウエル４、周辺回路の他の一部（ｐチャネル型Ｍ
ＩＳＦＥＴＱｐを形成する領域）にｎ型ウエル５が形成
されている。
【００２８】上記メモリセル選択用ＭＩＳＦＥＴＱｓは
酸化シリコン膜によって構成されるゲート絶縁膜６、ゲ
ート電極７およびソース、ドレインを構成する一対のｎ
- 型半導体領域８によって構成されており、ゲート電極
７は、メモリセルを選択するワード線と一体に構成され
ている。
酸化シリコン膜によって構成されるゲート絶縁膜６、ゲ
ート電極７およびソース、ドレインを構成する一対のｎ
- 型半導体領域８によって構成されており、ゲート電極
７は、メモリセルを選択するワード線と一体に構成され
ている。
【００２９】上記ｎチャネル型ＭＩＳＦＥＴＱｎはゲー
ト絶縁膜６、ゲート電極７ならびにソース、ドレインを
構成する一対のｎ- 型半導体領域８および一対のｎ+ 型
半導体領域９によって構成されており、上記ｐチャネル
型ＭＩＳＦＥＴＱｐはゲート絶縁膜６、ゲート電極７な
らびにソース、ドレインを構成する一対のｐ- 型半導体
領域１０および一対のｐ+ 型半導体領域１１によって構
成されている。
ト絶縁膜６、ゲート電極７ならびにソース、ドレインを
構成する一対のｎ- 型半導体領域８および一対のｎ+ 型
半導体領域９によって構成されており、上記ｐチャネル
型ＭＩＳＦＥＴＱｐはゲート絶縁膜６、ゲート電極７な
らびにソース、ドレインを構成する一対のｐ- 型半導体
領域１０および一対のｐ+ 型半導体領域１１によって構
成されている。
【００３０】上記ゲート電極７は、ｎ型の不純物が導入
された多結晶シリコン膜７ａによって構成されており、
多結晶シリコン膜７ａの上部には抵抗値を低減するため
のタングステンシリサイド膜７ｂが形成されている。ゲ
ート電極７のゲート長方向の側壁には、窒化シリコン膜
によって構成されるサイドウォールスペーサ１２が形成
されている。
された多結晶シリコン膜７ａによって構成されており、
多結晶シリコン膜７ａの上部には抵抗値を低減するため
のタングステンシリサイド膜７ｂが形成されている。ゲ
ート電極７のゲート長方向の側壁には、窒化シリコン膜
によって構成されるサイドウォールスペーサ１２が形成
されている。
【００３１】ゲート電極７およびサイドウォールスペー
サ１２の上層には、酸化シリコン膜によって構成される
層間絶縁膜１３が形成されている。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのｎ- 型半導体領域８上の層間絶縁膜１
３およびゲート絶縁膜６と同一層の絶縁膜にはコンタク
トホール１４，１５が形成されており、このコンタクト
ホール１４，１５には、ｎ型の不純物が導入された多結
晶シリコン膜によって構成されるプラグ１６ａ，１６ｂ
がそれぞれ埋め込まれている。
サ１２の上層には、酸化シリコン膜によって構成される
層間絶縁膜１３が形成されている。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのｎ- 型半導体領域８上の層間絶縁膜１
３およびゲート絶縁膜６と同一層の絶縁膜にはコンタク
トホール１４，１５が形成されており、このコンタクト
ホール１４，１５には、ｎ型の不純物が導入された多結
晶シリコン膜によって構成されるプラグ１６ａ，１６ｂ
がそれぞれ埋め込まれている。
【００３２】層間絶縁膜１３の上層には、酸化シリコン
膜１７が形成されている。さらに、この酸化シリコン膜
１７の上層にはｎ型の不純物が導入された多結晶シリコ
ン膜によって構成されたデータ線１８が形成されてい
る。
膜１７が形成されている。さらに、この酸化シリコン膜
１７の上層にはｎ型の不純物が導入された多結晶シリコ
ン膜によって構成されたデータ線１８が形成されてい
る。
【００３３】データ線１８は、上記層間絶縁膜１３に形
成されたコンタクトホール１９ａを通してプラグ１６ａ
に接続されており、さらに、プラグ１６ａを介してメモ
リセル選択用ＭＩＳＦＥＴＱｓの一方のｎ- 型半導体領
域８に接続されている。
成されたコンタクトホール１９ａを通してプラグ１６ａ
に接続されており、さらに、プラグ１６ａを介してメモ
リセル選択用ＭＩＳＦＥＴＱｓの一方のｎ- 型半導体領
域８に接続されている。
【００３４】さらに、データ線１８と同一層の多結晶シ
リコン膜によって、周辺回路の第１層配線２０が構成さ
れており、第１層配線２０は、酸化シリコン膜１７、層
間絶縁膜１３およびゲート絶縁膜６と同一層の絶縁膜に
形成されたコンタクトホール１９ｂ，１９ｃを通じて、
ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域９お
よびｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域
１１にそれぞれ接続されている。
リコン膜によって、周辺回路の第１層配線２０が構成さ
れており、第１層配線２０は、酸化シリコン膜１７、層
間絶縁膜１３およびゲート絶縁膜６と同一層の絶縁膜に
形成されたコンタクトホール１９ｂ，１９ｃを通じて、
ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域９お
よびｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域
１１にそれぞれ接続されている。
【００３５】データ線１８の上層には層間絶縁膜２１が
形成されている。さらに、この層間絶縁膜２１の上層に
は情報蓄積用容量素子の蓄積電極２２が形成されてお
り、蓄積電極２２はｎ型の不純物が導入された多結晶シ
リコン膜によって構成されている。
形成されている。さらに、この層間絶縁膜２１の上層に
は情報蓄積用容量素子の蓄積電極２２が形成されてお
り、蓄積電極２２はｎ型の不純物が導入された多結晶シ
リコン膜によって構成されている。
【００３６】上記蓄積電極２２は、上記層間絶縁膜２１
および酸化シリコン膜１７に形成されたスルーホール２
３を通じてプラグ１６ｂに接続されており、さらに、プ
ラグ１６ｂを介してメモリセル選択用ＭＩＳＦＥＴＱｓ
の他方のｎ- 型半導体領域８に接続されている。
および酸化シリコン膜１７に形成されたスルーホール２
３を通じてプラグ１６ｂに接続されており、さらに、プ
ラグ１６ｂを介してメモリセル選択用ＭＩＳＦＥＴＱｓ
の他方のｎ- 型半導体領域８に接続されている。
【００３７】さらに、メモリセル選択用ＭＩＳＦＥＴＱ
ｓのデータ線１８側のｐ型ウエル４には、しきい値電圧
を調整するためのｐ型半導体領域２４が形成されてお
り、データ線１８側のｐ型ウエル４の不純物濃度が情報
蓄積用容量素子側のｐ型ウエル４の不純物濃度よりも高
くなっている。
ｓのデータ線１８側のｐ型ウエル４には、しきい値電圧
を調整するためのｐ型半導体領域２４が形成されてお
り、データ線１８側のｐ型ウエル４の不純物濃度が情報
蓄積用容量素子側のｐ型ウエル４の不純物濃度よりも高
くなっている。
【００３８】情報蓄積用容量素子側のｐ型ウエル４の不
純物濃度は、周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎ
のｐ型ウエル４の不純物濃度と同じである。また、デー
タ線１８側のｐ型ウエル４に設けられたｐ型半導体領域
２４の不純物濃度は、図には示していないが、ｎチャネ
ル型ＭＩＳＦＥＴＱｎに設けられるポケット領域の不純
物濃度と同じである。
純物濃度は、周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎ
のｐ型ウエル４の不純物濃度と同じである。また、デー
タ線１８側のｐ型ウエル４に設けられたｐ型半導体領域
２４の不純物濃度は、図には示していないが、ｎチャネ
ル型ＭＩＳＦＥＴＱｎに設けられるポケット領域の不純
物濃度と同じである。
【００３９】次に、上記のように構成された本実施の形
態１のＤＲＡＭの製造方法を図２〜図８を用いて工程順
に説明する。
態１のＤＲＡＭの製造方法を図２〜図８を用いて工程順
に説明する。
【００４０】まず、図２に示すように、ｐ型で比抵抗が
１０Ωｃｍ程度の半導体基板１に酸化シリコン膜によっ
て構成される溝型素子分離用絶縁膜２を形成する。次い
で、メモリセルアレイの半導体基板１にｎ型不純物、例
えばリン（Ｐ）をイオン打ち込みしてｎ型埋め込みウエ
ル３を形成し、メモリセルアレイと周辺回路のｎチャネ
ル型ＭＩＳＦＥＴＱｎを形成する領域にｐ型不純物、例
えばボロン（Ｂ）をイオン打ち込みしてｐ型ウエル４を
形成し、周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐを形
成する領域にｎ型不純物、例えばＰをイオン打ち込みし
てｎ型ウエル５を形成する。
１０Ωｃｍ程度の半導体基板１に酸化シリコン膜によっ
て構成される溝型素子分離用絶縁膜２を形成する。次い
で、メモリセルアレイの半導体基板１にｎ型不純物、例
えばリン（Ｐ）をイオン打ち込みしてｎ型埋め込みウエ
ル３を形成し、メモリセルアレイと周辺回路のｎチャネ
ル型ＭＩＳＦＥＴＱｎを形成する領域にｐ型不純物、例
えばボロン（Ｂ）をイオン打ち込みしてｐ型ウエル４を
形成し、周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐを形
成する領域にｎ型不純物、例えばＰをイオン打ち込みし
てｎ型ウエル５を形成する。
【００４１】ここで、ｎ型埋め込みウエル３は、例えば
Ｐイオンを１ＭｅＶの加速エネルギーで１×１０13ｃｍ
-2程度注入することによって形成され、ｐ型ウエル４
は、例えばＢイオンを３００ｋｅＶの加速エネルギーで
１×１０13ｃｍ-2程度、１５０ｋｅＶの加速エネルギー
で２×１０12ｃｍ-2程度、続いて４０ｋｅＶの加速エネ
ルギーで５×１０11ｃｍ-2程度注入することによって形
成され、ｎ型ウエル５は、例えばＰイオンを５００ｋｅ
Ｖの加速エネルギーで２×１０13ｃｍ-2程度および２５
０ｋｅＶの加速エネルギーで５×１０12ｃｍ-2程度注入
することによって形成される。
Ｐイオンを１ＭｅＶの加速エネルギーで１×１０13ｃｍ
-2程度注入することによって形成され、ｐ型ウエル４
は、例えばＢイオンを３００ｋｅＶの加速エネルギーで
１×１０13ｃｍ-2程度、１５０ｋｅＶの加速エネルギー
で２×１０12ｃｍ-2程度、続いて４０ｋｅＶの加速エネ
ルギーで５×１０11ｃｍ-2程度注入することによって形
成され、ｎ型ウエル５は、例えばＰイオンを５００ｋｅ
Ｖの加速エネルギーで２×１０13ｃｍ-2程度および２５
０ｋｅＶの加速エネルギーで５×１０12ｃｍ-2程度注入
することによって形成される。
【００４２】上記不純物イオンを半導体基板１に注入し
た後、不純物イオンの活性化、半導体基板１に生じた結
晶欠陥の回復または最適な不純物濃度分布を得るなどの
ために、半導体基板１に１０００℃で約３０分の熱処理
が施こされる。
た後、不純物イオンの活性化、半導体基板１に生じた結
晶欠陥の回復または最適な不純物濃度分布を得るなどの
ために、半導体基板１に１０００℃で約３０分の熱処理
が施こされる。
【００４３】次に、図３に示すように、ＭＩＳＦＥＴの
しきい値電圧を調整するための不純物、例えばＢイオン
２５をｐ型ウエル４およびｎ型ウエル５にイオン打ち込
みする。まず、メモリセル選択用ＭＩＳＦＥＴＱｓとｎ
チャネル型ＭＩＳＦＥＴＱｎにＢイオン２５ａを２０ｋ
ｅＶの加速エネルギーで３×１０12ｃｍ-2程度注入し、
続いて、ｐチャネル型ＭＩＳＦＥＴＱｐにＢイオン２５
ｂを注入する。
しきい値電圧を調整するための不純物、例えばＢイオン
２５をｐ型ウエル４およびｎ型ウエル５にイオン打ち込
みする。まず、メモリセル選択用ＭＩＳＦＥＴＱｓとｎ
チャネル型ＭＩＳＦＥＴＱｎにＢイオン２５ａを２０ｋ
ｅＶの加速エネルギーで３×１０12ｃｍ-2程度注入し、
続いて、ｐチャネル型ＭＩＳＦＥＴＱｐにＢイオン２５
ｂを注入する。
【００４４】ここで、メモリセル選択用ＭＩＳＦＥＴＱ
ｓへのＢイオン２５ａの注入条件は、ｎチャネル型ＭＩ
ＳＦＥＴＱｎのしきい値電圧調整用のイオン注入条件と
同じとしたが、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい
値電圧調整用のイオン注入条件と同じでもよい。
ｓへのＢイオン２５ａの注入条件は、ｎチャネル型ＭＩ
ＳＦＥＴＱｎのしきい値電圧調整用のイオン注入条件と
同じとしたが、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい
値電圧調整用のイオン注入条件と同じでもよい。
【００４５】次に、図４に示すように、ｐ型ウエル４お
よびｎ型ウエル５の各表面に、水素燃焼方式を用いて約
７ｎｍの厚さの清浄なゲート絶縁膜６を形成した後、半
導体基板１上に約１００ｎｍの厚さの多結晶シリコン膜
７ａおよび約１５０ｎｍの厚さのタングステンシリサイ
ド膜７ｂを順次堆積し、次いで、フォトレジストパター
ンをマスクとしてこれらの膜を加工することによって、
上記タングステンシリサイド膜７ｂおよび上記多結晶シ
リコン膜７ａからなるゲート電極７を形成する。
よびｎ型ウエル５の各表面に、水素燃焼方式を用いて約
７ｎｍの厚さの清浄なゲート絶縁膜６を形成した後、半
導体基板１上に約１００ｎｍの厚さの多結晶シリコン膜
７ａおよび約１５０ｎｍの厚さのタングステンシリサイ
ド膜７ｂを順次堆積し、次いで、フォトレジストパター
ンをマスクとしてこれらの膜を加工することによって、
上記タングステンシリサイド膜７ｂおよび上記多結晶シ
リコン膜７ａからなるゲート電極７を形成する。
【００４６】この後、フォトレジストパターン２６をマ
スクとして、データ線が形成される側のメモリセル選択
用ＭＩＳＦＥＴＱｓのｐ型ウエル４にＢイオンを、例え
ば１０ｋｅＶの加速エネルギーで７×１０13ｃｍ-2程度
注入し、ｐ型半導体領域２４を形成する。
スクとして、データ線が形成される側のメモリセル選択
用ＭＩＳＦＥＴＱｓのｐ型ウエル４にＢイオンを、例え
ば１０ｋｅＶの加速エネルギーで７×１０13ｃｍ-2程度
注入し、ｐ型半導体領域２４を形成する。
【００４７】このＢイオンの注入は、ｎチャネル型ＭＩ
ＳＦＥＴＱｎのポケット領域を形成するイオン注入も兼
ねている。従って、本実施の形態１では、上記Ｂイオン
のイオン注入条件は、ｎチャネル型ＭＩＳＦＥＴＱｎの
ポケット領域を形成する際のイオン注入条件と同じとし
たが、メモリセル選択用ＭＩＳＦＥＴＱｓのしきい値電
圧は、上記Ｂイオンの注入とＢイオン２５の注入条件に
よって決まるため、上記Ｂイオンのイオン注入条件は上
記条件に限定されるものではない。
ＳＦＥＴＱｎのポケット領域を形成するイオン注入も兼
ねている。従って、本実施の形態１では、上記Ｂイオン
のイオン注入条件は、ｎチャネル型ＭＩＳＦＥＴＱｎの
ポケット領域を形成する際のイオン注入条件と同じとし
たが、メモリセル選択用ＭＩＳＦＥＴＱｓのしきい値電
圧は、上記Ｂイオンの注入とＢイオン２５の注入条件に
よって決まるため、上記Ｂイオンのイオン注入条件は上
記条件に限定されるものではない。
【００４８】次に、図５に示すように、ｐ型ウエル４に
ｎ型不純物、例えばＰイオンを３０ｋｅＶの加速エネル
ギーで２×１０13ｃｍ-2程度注入することによって、メ
モリセル選択用ＭＩＳＦＥＴＱｓのゲート電極７および
ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極７の両側の
ｐ型ウエル４に、ソース、ドレインの一部を構成するｎ
- 型半導体領域８を形成する。さらに、ｎ型ウエル５に
ｐ型不純物、例えばＢイオンを注入することによってｐ
チャネル型ＭＩＳＦＥＴＱｐのゲート電極７の両側のｎ
型ウエル５に、ソース、ドレインの一部を構成するｐ-
型半導体領域１０を形成する。その後、半導体基板１に
９５０℃で約２０秒の熱処理を施す。
ｎ型不純物、例えばＰイオンを３０ｋｅＶの加速エネル
ギーで２×１０13ｃｍ-2程度注入することによって、メ
モリセル選択用ＭＩＳＦＥＴＱｓのゲート電極７および
ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極７の両側の
ｐ型ウエル４に、ソース、ドレインの一部を構成するｎ
- 型半導体領域８を形成する。さらに、ｎ型ウエル５に
ｐ型不純物、例えばＢイオンを注入することによってｐ
チャネル型ＭＩＳＦＥＴＱｐのゲート電極７の両側のｎ
型ウエル５に、ソース、ドレインの一部を構成するｐ-
型半導体領域１０を形成する。その後、半導体基板１に
９５０℃で約２０秒の熱処理を施す。
【００４９】次いで、半導体基板１上にＣＶＤ（Chemic
al Vapor Deposition ）法によって約８０ｎｍの厚さの
窒化シリコン膜（図示せず）を堆積した後、この窒化シ
リコン膜を異方性エッチングすることによって、ゲート
電極７の側壁にサイドウォールスペーサ１２を形成す
る。
al Vapor Deposition ）法によって約８０ｎｍの厚さの
窒化シリコン膜（図示せず）を堆積した後、この窒化シ
リコン膜を異方性エッチングすることによって、ゲート
電極７の側壁にサイドウォールスペーサ１２を形成す
る。
【００５０】次に、図６に示すように、周辺回路のｐ型
ウエル４にｎ型不純物、例えば砒素（Ａｓ）イオンを注
入することによってｎチャネル型ＭＩＳＦＥＴＱｎのソ
ース、ドレインの他の一部を構成するｎ+ 型半導体領域
９を形成し、周辺回路のｎ型ウエル５にｐ型不純物、例
えばＢイオンを注入することによってｐチャネル型ＭＩ
ＳＦＥＴＱｐのソース、ドレインの他の一部を構成する
ｐ+ 型半導体領域１１を形成する。その後、半導体基板
１に８００℃で約６０秒の熱処理を施す。
ウエル４にｎ型不純物、例えば砒素（Ａｓ）イオンを注
入することによってｎチャネル型ＭＩＳＦＥＴＱｎのソ
ース、ドレインの他の一部を構成するｎ+ 型半導体領域
９を形成し、周辺回路のｎ型ウエル５にｐ型不純物、例
えばＢイオンを注入することによってｐチャネル型ＭＩ
ＳＦＥＴＱｐのソース、ドレインの他の一部を構成する
ｐ+ 型半導体領域１１を形成する。その後、半導体基板
１に８００℃で約６０秒の熱処理を施す。
【００５１】これにより、周辺回路にｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形
成される。
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形
成される。
【００５２】次に、半導体基板１上に酸化シリコン膜
（図示せず）を堆積した後、この酸化シリコン膜の表面
を化学的機械研磨（ChemicalMechanical Polishing；Ｃ
ＭＰ）法で研磨してその表面を平坦化することにより、
酸化シリコン膜によって構成される層間絶縁膜１３を形
成する。上記酸化シリコン膜は、例えばオゾン（Ｏ3 ）
とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに
用いたプラズマＣＶＤ法によって堆積される。
（図示せず）を堆積した後、この酸化シリコン膜の表面
を化学的機械研磨（ChemicalMechanical Polishing；Ｃ
ＭＰ）法で研磨してその表面を平坦化することにより、
酸化シリコン膜によって構成される層間絶縁膜１３を形
成する。上記酸化シリコン膜は、例えばオゾン（Ｏ3 ）
とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに
用いたプラズマＣＶＤ法によって堆積される。
【００５３】次いで、フォトレジストパターンをマスク
としたドライエッチングでメモリセル選択用ＭＩＳＦＥ
ＴＱｓのｎ- 型半導体領域８上の層間絶縁膜１３および
ゲート絶縁膜６と同一層の絶縁膜を順次除去することに
よって、一方のｎ- 型半導体領域８に達するコンタクト
ホール１４を形成し、他方のｎ- 型半導体領域８に達す
るコンタクトホール１５を形成する。
としたドライエッチングでメモリセル選択用ＭＩＳＦＥ
ＴＱｓのｎ- 型半導体領域８上の層間絶縁膜１３および
ゲート絶縁膜６と同一層の絶縁膜を順次除去することに
よって、一方のｎ- 型半導体領域８に達するコンタクト
ホール１４を形成し、他方のｎ- 型半導体領域８に達す
るコンタクトホール１５を形成する。
【００５４】このエッチングは、サイドウォールスペー
サ１２を構成する窒化シリコン膜が異方的にエッチング
される条件で行い、メモリセル選択用ＭＩＳＦＥＴＱｓ
のゲート電極７の側壁に上記窒化シリコン膜が残るよう
にする。これにより、フォトリソグラフィの解像限界以
下の微細な径を有するコンタクトホール１４，１５がメ
モリセル選択用ＭＩＳＦＥＴＱｓのゲート電極７に対し
て自己整合で形成される。
サ１２を構成する窒化シリコン膜が異方的にエッチング
される条件で行い、メモリセル選択用ＭＩＳＦＥＴＱｓ
のゲート電極７の側壁に上記窒化シリコン膜が残るよう
にする。これにより、フォトリソグラフィの解像限界以
下の微細な径を有するコンタクトホール１４，１５がメ
モリセル選択用ＭＩＳＦＥＴＱｓのゲート電極７に対し
て自己整合で形成される。
【００５５】次いで、コンタクトホール１４，１５の内
部にプラグ１６ａ，１６ｂをそれぞれ形成する。プラグ
１６ａ，１６ｂは、層間絶縁膜１３上にｎ型不純物、例
えばＰを１×１０20ｃｍ-3程度導入した多結晶シリコン
膜をＣＶＤ法で堆積した後、この多結晶シリコン膜の表
面をＣＭＰ法で研磨し、コンタクトホール１４，１５の
内部に多結晶シリコン膜を残すことによって形成する。
部にプラグ１６ａ，１６ｂをそれぞれ形成する。プラグ
１６ａ，１６ｂは、層間絶縁膜１３上にｎ型不純物、例
えばＰを１×１０20ｃｍ-3程度導入した多結晶シリコン
膜をＣＶＤ法で堆積した後、この多結晶シリコン膜の表
面をＣＭＰ法で研磨し、コンタクトホール１４，１５の
内部に多結晶シリコン膜を残すことによって形成する。
【００５６】ここで、コンタクトホール１４，１５を形
成した後、情報蓄積用容量素子側のｐ型ウエル４に、例
えばＰイオンを５０ｋｅＶの加速エネルギーで５×１０
12ｃｍ-2程度注入し、電界緩和層を形成してもよい。
成した後、情報蓄積用容量素子側のｐ型ウエル４に、例
えばＰイオンを５０ｋｅＶの加速エネルギーで５×１０
12ｃｍ-2程度注入し、電界緩和層を形成してもよい。
【００５７】次に、図７に示すように、層間絶縁膜１３
上に酸化シリコン膜１７を堆積する。酸化シリコン膜１
７は、例えばＯ3 とＴＥＯＳとをソースガスに用いたプ
ラズマＣＶＤ法によって堆積する。
上に酸化シリコン膜１７を堆積する。酸化シリコン膜１
７は、例えばＯ3 とＴＥＯＳとをソースガスに用いたプ
ラズマＣＶＤ法によって堆積する。
【００５８】次に、フォトレジストパターンをマスクと
したドライエッチングで前記コンタクトホール１４上の
酸化シリコン膜１７を除去してコンタクトホール１９ａ
を形成し、プラグ１６ａの表面を露出させる。同時に、
フォトレジストパターンをマスクとしたドライエッチン
グで周辺回路の酸化シリコン膜１７、層間絶縁膜１３お
よびゲート絶縁膜６と同一層の絶縁膜を順次除去するこ
とによって、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半
導体領域９に達するコンタクトホール１９ｂを形成し、
ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１１
に達するコンタクトホール１９ｃを形成する。
したドライエッチングで前記コンタクトホール１４上の
酸化シリコン膜１７を除去してコンタクトホール１９ａ
を形成し、プラグ１６ａの表面を露出させる。同時に、
フォトレジストパターンをマスクとしたドライエッチン
グで周辺回路の酸化シリコン膜１７、層間絶縁膜１３お
よびゲート絶縁膜６と同一層の絶縁膜を順次除去するこ
とによって、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半
導体領域９に達するコンタクトホール１９ｂを形成し、
ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１１
に達するコンタクトホール１９ｃを形成する。
【００５９】次に、コンタクトホール１９ａを通してプ
ラグ１６ａに接するメモリセルアレイのデータ線１８
と、コンタクトホール１９ｂを通してｎチャネル型ＭＩ
ＳＦＥＴＱｎのｎ+ 型半導体領域９に接する第１層配線
２０と、コンタクトホール１９ｃを通してｐチャネル型
ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１１に接する第１
層配線２０とを形成する。データ線１８および第１層配
線２０は、酸化シリコン膜１７の上部に導電膜（図示せ
ず）を堆積した後、フォトレジストパターンをマスクと
して上記導電膜を加工することにより形成される。
ラグ１６ａに接するメモリセルアレイのデータ線１８
と、コンタクトホール１９ｂを通してｎチャネル型ＭＩ
ＳＦＥＴＱｎのｎ+ 型半導体領域９に接する第１層配線
２０と、コンタクトホール１９ｃを通してｐチャネル型
ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１１に接する第１
層配線２０とを形成する。データ線１８および第１層配
線２０は、酸化シリコン膜１７の上部に導電膜（図示せ
ず）を堆積した後、フォトレジストパターンをマスクと
して上記導電膜を加工することにより形成される。
【００６０】次に、図８に示すように、上記データ線１
８および第１層配線２０上に酸化シリコン膜（図示せ
ず）を堆積した後、この酸化シリコン膜の表面をＣＭＰ
法で研磨してその表面を平坦化し、層間絶縁膜２１を形
成する。
８および第１層配線２０上に酸化シリコン膜（図示せ
ず）を堆積した後、この酸化シリコン膜の表面をＣＭＰ
法で研磨してその表面を平坦化し、層間絶縁膜２１を形
成する。
【００６１】次に、フォトレジストパターンをマスクと
したドライエッチングでプラグ１６ｂ上の層間絶縁膜２
１および酸化シリコン膜１７を順次除去して、プラグ１
６ｂに達するスルーホール２３を形成した後、層間絶縁
膜２１の上部にｎ型不純物、例えばＰを１×１０20ｃｍ
-3程度導入した多結晶シリコン膜（図示せず）を堆積す
る。次いで、フォトレジストパターンをマスクとしたド
ライエッチングでこの多結晶シリコン膜を加工し、情報
蓄積用容量素子の蓄積電極２２を形成して、前記図１に
示したＤＲＡＭが形成される。
したドライエッチングでプラグ１６ｂ上の層間絶縁膜２
１および酸化シリコン膜１７を順次除去して、プラグ１
６ｂに達するスルーホール２３を形成した後、層間絶縁
膜２１の上部にｎ型不純物、例えばＰを１×１０20ｃｍ
-3程度導入した多結晶シリコン膜（図示せず）を堆積す
る。次いで、フォトレジストパターンをマスクとしたド
ライエッチングでこの多結晶シリコン膜を加工し、情報
蓄積用容量素子の蓄積電極２２を形成して、前記図１に
示したＤＲＡＭが形成される。
【００６２】この後は、通常の製造方法により情報蓄積
用容量素子の形成および配線層の形成を行なうことによ
ってＤＲＡＭが完成する。
用容量素子の形成および配線層の形成を行なうことによ
ってＤＲＡＭが完成する。
【００６３】このように、本実施の形態１によれば、メ
モリセル選択用ＭＩＳＦＥＴＱｓのデータ線１８側のｐ
型ウエル４にｐ型半導体領域２４を形成することによっ
て、1.１Ｖのメモリセル選択用ＭＩＳＦＥＴＱｓのしき
い値電圧が得られると同時に、情報蓄積用容量素子側の
ｐ型ウエル４にはｐ型半導体領域２４を形成せずに、情
報蓄積用容量素子側のｐ型ウエル４の不純物濃度を低く
設定しているので、ゲート電極７の情報蓄積用容量素子
側の端部における接合電界強度は0.３２〜0.３５ＭＶ／
ｃｍと低くなり、１つの半導体チップ内における最短ビ
ットのリフレッシュ時間は0.２秒程度となる。
モリセル選択用ＭＩＳＦＥＴＱｓのデータ線１８側のｐ
型ウエル４にｐ型半導体領域２４を形成することによっ
て、1.１Ｖのメモリセル選択用ＭＩＳＦＥＴＱｓのしき
い値電圧が得られると同時に、情報蓄積用容量素子側の
ｐ型ウエル４にはｐ型半導体領域２４を形成せずに、情
報蓄積用容量素子側のｐ型ウエル４の不純物濃度を低く
設定しているので、ゲート電極７の情報蓄積用容量素子
側の端部における接合電界強度は0.３２〜0.３５ＭＶ／
ｃｍと低くなり、１つの半導体チップ内における最短ビ
ットのリフレッシュ時間は0.２秒程度となる。
【００６４】なお、本実施の形態１では、ゲート電極７
を加工した後にｐ型半導体領域２４をデータ線１８側の
ｐ型ウエル４に形成することによって、データ線１８側
のｐ型ウエル４の不純物濃度を情報蓄積用容量素子側の
ｐ型ウエル４の不純物濃度よりも高くしたが、コンタク
トホール１９ａを形成した後、その表面が露出したプラ
グ１６ａにＢイオンを５０ｋｅＶの加速エネルギーで２
×１０14ｃｍ-2程度打ち込み、次いで、半導体基板１に
８００℃で１０分の熱処理を施してもデータ線１８側の
ｐ型ウエル４の不純物濃度を高くすることができる。こ
の場合には、上記Ｂイオン２５ａの注入量を少なくする
ことが可能となるので、さらに接合電界強度を低減する
ことができる。
を加工した後にｐ型半導体領域２４をデータ線１８側の
ｐ型ウエル４に形成することによって、データ線１８側
のｐ型ウエル４の不純物濃度を情報蓄積用容量素子側の
ｐ型ウエル４の不純物濃度よりも高くしたが、コンタク
トホール１９ａを形成した後、その表面が露出したプラ
グ１６ａにＢイオンを５０ｋｅＶの加速エネルギーで２
×１０14ｃｍ-2程度打ち込み、次いで、半導体基板１に
８００℃で１０分の熱処理を施してもデータ線１８側の
ｐ型ウエル４の不純物濃度を高くすることができる。こ
の場合には、上記Ｂイオン２５ａの注入量を少なくする
ことが可能となるので、さらに接合電界強度を低減する
ことができる。
【００６５】（実施の形態２）図９は、本実施の形態２
であるＤＲＡＭを示す半導体基板の要部断面図である。
であるＤＲＡＭを示す半導体基板の要部断面図である。
【００６６】前記実施の形態１と同様に、メモリセル選
択用ＭＩＳＦＥＴＱｓのデータ線１８側のｐ型ウエル４
には、しきい値電圧を調整するためのｐ型半導体領域２
４が形成されており、データ線１８側のｐ型ウエル４の
不純物濃度が情報蓄積用容量素子側のｐ型ウエル４の不
純物濃度よりも高くなっている。
択用ＭＩＳＦＥＴＱｓのデータ線１８側のｐ型ウエル４
には、しきい値電圧を調整するためのｐ型半導体領域２
４が形成されており、データ線１８側のｐ型ウエル４の
不純物濃度が情報蓄積用容量素子側のｐ型ウエル４の不
純物濃度よりも高くなっている。
【００６７】次に、本実施の形態２のＤＲＡＭの製造方
法を図１０〜図１１を用いて簡単に説明する。
法を図１０〜図１１を用いて簡単に説明する。
【００６８】まず、前記実施の形態１と同様な製造方法
で、前記図３に示したように、半導体基板１に酸化シリ
コン膜によって構成される溝型素子分離用絶縁膜２を形
成した後、メモリセルアレイの半導体基板１にｎ型埋め
込みウエル３を形成し、メモリセルアレイおよび周辺回
路のｎチャネル型ＭＩＳＦＥＴＱｎを形成する領域にｐ
型ウエル４を形成し、周辺回路のｐチャネル型ＭＩＳＦ
ＥＴＱｐを形成する領域にｎ型ウエル５を形成する。次
いで、ＭＩＳＦＥＴのしきい値電圧を調整するための不
純物をｐ型ウエル４およびｎ型ウエル５にそれぞれイオ
ン打ち込みする。
で、前記図３に示したように、半導体基板１に酸化シリ
コン膜によって構成される溝型素子分離用絶縁膜２を形
成した後、メモリセルアレイの半導体基板１にｎ型埋め
込みウエル３を形成し、メモリセルアレイおよび周辺回
路のｎチャネル型ＭＩＳＦＥＴＱｎを形成する領域にｐ
型ウエル４を形成し、周辺回路のｐチャネル型ＭＩＳＦ
ＥＴＱｐを形成する領域にｎ型ウエル５を形成する。次
いで、ＭＩＳＦＥＴのしきい値電圧を調整するための不
純物をｐ型ウエル４およびｎ型ウエル５にそれぞれイオ
ン打ち込みする。
【００６９】次に、図１０に示すように、ゲート絶縁膜
６およびゲート電極７を順次形成した後、メモリセル選
択用ＭＩＳＦＥＴＱｓのゲート電極７およびｎチャネル
型ＭＩＳＦＥＴＱｎのゲート電極７の両側のｐ型ウエル
４に、ソース、ドレインの一部を構成するｎ- 型半導体
領域８を形成する。さらに、ｐチャネル型ＭＩＳＦＥＴ
Ｑｐのゲート電極７の両側のｎ型ウエル５に、ソース、
ドレインの一部を構成するｐ- 型半導体領域１０を形成
する。その後、半導体基板１に９５０℃で約２０秒の熱
処理を施す。
６およびゲート電極７を順次形成した後、メモリセル選
択用ＭＩＳＦＥＴＱｓのゲート電極７およびｎチャネル
型ＭＩＳＦＥＴＱｎのゲート電極７の両側のｐ型ウエル
４に、ソース、ドレインの一部を構成するｎ- 型半導体
領域８を形成する。さらに、ｐチャネル型ＭＩＳＦＥＴ
Ｑｐのゲート電極７の両側のｎ型ウエル５に、ソース、
ドレインの一部を構成するｐ- 型半導体領域１０を形成
する。その後、半導体基板１に９５０℃で約２０秒の熱
処理を施す。
【００７０】次いで、ゲート電極７の側壁に窒化シリコ
ン膜によって構成されるサイドウォールスペーサ１２を
形成する。
ン膜によって構成されるサイドウォールスペーサ１２を
形成する。
【００７１】次に、図１１に示すように、周辺回路のｐ
型ウエル４にｎチャネル型ＭＩＳＦＥＴＱｎのソース、
ドレインの他の一部を構成するｎ+ 型半導体領域９を形
成し、周辺回路のｎ型ウエル５にｐチャネル型ＭＩＳＦ
ＥＴＱｐのソース、ドレインの他の一部を構成するｐ+
型半導体領域１１を形成する。その後、半導体基板１に
８００℃で約６０秒の熱処理を施す。
型ウエル４にｎチャネル型ＭＩＳＦＥＴＱｎのソース、
ドレインの他の一部を構成するｎ+ 型半導体領域９を形
成し、周辺回路のｎ型ウエル５にｐチャネル型ＭＩＳＦ
ＥＴＱｐのソース、ドレインの他の一部を構成するｐ+
型半導体領域１１を形成する。その後、半導体基板１に
８００℃で約６０秒の熱処理を施す。
【００７２】これにより、周辺回路にｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形
成される。
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形
成される。
【００７３】次に、半導体基板１上に層間絶縁膜１３を
形成した後、フォトレジストパターンをマスクとしたド
ライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓの
データ線が形成される側のｎ- 型半導体領域８上の層間
絶縁膜１３およびゲート絶縁膜６と同一層の絶縁膜を順
次除去することによって、一方のｎ- 型半導体領域８に
達するコンタクトホール２７を形成する。
形成した後、フォトレジストパターンをマスクとしたド
ライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓの
データ線が形成される側のｎ- 型半導体領域８上の層間
絶縁膜１３およびゲート絶縁膜６と同一層の絶縁膜を順
次除去することによって、一方のｎ- 型半導体領域８に
達するコンタクトホール２７を形成する。
【００７４】次いで、コンタクトホール２７を通してｐ
型の不純物、例えばＢイオンを２０ｋｅＶの加速エネル
ギーで１×１０14ｃｍ-2程度注入し、ｐ型半導体領域２
４を形成した後、コンタクトホール２７を通して一方の
ｎ- 型半導体領域８に接するデータ線１８を形成する。
型の不純物、例えばＢイオンを２０ｋｅＶの加速エネル
ギーで１×１０14ｃｍ-2程度注入し、ｐ型半導体領域２
４を形成した後、コンタクトホール２７を通して一方の
ｎ- 型半導体領域８に接するデータ線１８を形成する。
【００７５】次に、半導体基板１上に層間絶縁膜２８を
形成した後、フォトレジストパターンをマスクとしたド
ライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓの
情報蓄積用容量素子が形成される側のｎ- 型半導体領域
８上の層間絶縁膜２８，１３およびゲート絶縁膜６と同
一層の絶縁膜を順次除去することによって、他方のｎ-
型半導体領域８に達するコンタクトホール２９を形成す
る。ここで、情報蓄積用容量素子側のｐ型ウエル４に、
例えばＰイオンを１００ｋｅＶの加速エネルギーで１×
１０13ｃｍ-2程度注入し、電界緩和層３０を形成しても
よい。
形成した後、フォトレジストパターンをマスクとしたド
ライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓの
情報蓄積用容量素子が形成される側のｎ- 型半導体領域
８上の層間絶縁膜２８，１３およびゲート絶縁膜６と同
一層の絶縁膜を順次除去することによって、他方のｎ-
型半導体領域８に達するコンタクトホール２９を形成す
る。ここで、情報蓄積用容量素子側のｐ型ウエル４に、
例えばＰイオンを１００ｋｅＶの加速エネルギーで１×
１０13ｃｍ-2程度注入し、電界緩和層３０を形成しても
よい。
【００７６】次いで、コンタクトホール２９の内部に他
方のｎ- 型半導体領域８に接するプラグ１６ｂを形成す
る。
方のｎ- 型半導体領域８に接するプラグ１６ｂを形成す
る。
【００７７】この後、前記実施の形態１に記載された製
造方法と同様にして、前記図９に示したＤＲＡＭが形成
される。
造方法と同様にして、前記図９に示したＤＲＡＭが形成
される。
【００７８】このように、本実施の形態２によれば、本
実施の形態１と同様に、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓのゲート電極７の情報蓄積用容量素子側の端部にお
ける接合電界強度が低減できて、１つの半導体チップ内
における最短ビットのリフレッシュ時間を0.２秒程度と
することができる。
実施の形態１と同様に、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓのゲート電極７の情報蓄積用容量素子側の端部にお
ける接合電界強度が低減できて、１つの半導体チップ内
における最短ビットのリフレッシュ時間を0.２秒程度と
することができる。
【００７９】なお、本実施の形態２では、データ線１８
を形成した後にプラグ１６ｂを形成したが、プラグ１６
ｂを形成した後にデータ線１８を形成してもよい。
を形成した後にプラグ１６ｂを形成したが、プラグ１６
ｂを形成した後にデータ線１８を形成してもよい。
【００８０】（実施の形態３）図１２は、本実施の形態
３であるＤＲＡＭを示す半導体基板の要部断面図であ
る。
３であるＤＲＡＭを示す半導体基板の要部断面図であ
る。
【００８１】前記実施の形態１と同様に、メモリセル選
択用ＭＩＳＦＥＴＱｓのデータ線１８側のｐ型ウエル４
には、しきい値電圧を調整するためのｐ型半導体領域２
４が形成されており、データ線１８側のｐ型ウエル４の
不純物濃度が情報蓄積用容量素子側のｐ型ウエル４の不
純物濃度よりも高くなっている。
択用ＭＩＳＦＥＴＱｓのデータ線１８側のｐ型ウエル４
には、しきい値電圧を調整するためのｐ型半導体領域２
４が形成されており、データ線１８側のｐ型ウエル４の
不純物濃度が情報蓄積用容量素子側のｐ型ウエル４の不
純物濃度よりも高くなっている。
【００８２】また、メモリセル選択用ＭＩＳＦＥＴＱｓ
のゲート電極７の情報蓄積用容量素子側の間隔３１ｂが
ゲート電極７のデータ線側の間隔３１ａよりも広くなっ
ている。さらに、ゲート電極７の情報蓄積用容量素子側
の側壁に設けられた絶縁膜は、窒化シリコン膜３２とサ
イドウォールスペーサ３３を構成する酸化シリコン膜と
によって構成され、一方、ゲート電極７のデータ線側の
側壁に設けられた絶縁膜は、窒化シリコン膜３２のみに
よって構成されて、ゲート電極７の情報蓄積用容量素子
側の側壁に設けられた絶縁膜の厚さが、ゲート電極７の
データ線側の側壁に設けられた絶縁膜の厚さよりも厚く
なっている。
のゲート電極７の情報蓄積用容量素子側の間隔３１ｂが
ゲート電極７のデータ線側の間隔３１ａよりも広くなっ
ている。さらに、ゲート電極７の情報蓄積用容量素子側
の側壁に設けられた絶縁膜は、窒化シリコン膜３２とサ
イドウォールスペーサ３３を構成する酸化シリコン膜と
によって構成され、一方、ゲート電極７のデータ線側の
側壁に設けられた絶縁膜は、窒化シリコン膜３２のみに
よって構成されて、ゲート電極７の情報蓄積用容量素子
側の側壁に設けられた絶縁膜の厚さが、ゲート電極７の
データ線側の側壁に設けられた絶縁膜の厚さよりも厚く
なっている。
【００８３】次に、本実施の形態３のＤＲＡＭの製造方
法を図１３〜図１７を用いて説明する。
法を図１３〜図１７を用いて説明する。
【００８４】まず、前記実施の形態１と同様な製造方法
で、前記図３に示したように、半導体基板１に酸化シリ
コン膜によって構成された溝型素子分離用絶縁膜２を形
成した後、メモリセルアレイの半導体基板１にｎ型埋め
込みウエル３を形成し、メモリセルアレイおよび周辺回
路のｎチャネル型ＭＩＳＦＥＴＱｎを形成する領域にｐ
型ウエル４を形成し、周辺回路のｐチャネル型ＭＩＳＦ
ＥＴＱｐを形成する領域にｎ型ウエル５を形成する。次
いで、ＭＩＳＦＥＴのしきい値電圧を調整するための不
純物をｐ型ウエル４およびｎ型ウエル５にそれぞれイオ
ン打ち込みする。
で、前記図３に示したように、半導体基板１に酸化シリ
コン膜によって構成された溝型素子分離用絶縁膜２を形
成した後、メモリセルアレイの半導体基板１にｎ型埋め
込みウエル３を形成し、メモリセルアレイおよび周辺回
路のｎチャネル型ＭＩＳＦＥＴＱｎを形成する領域にｐ
型ウエル４を形成し、周辺回路のｐチャネル型ＭＩＳＦ
ＥＴＱｐを形成する領域にｎ型ウエル５を形成する。次
いで、ＭＩＳＦＥＴのしきい値電圧を調整するための不
純物をｐ型ウエル４およびｎ型ウエル５にそれぞれイオ
ン打ち込みする。
【００８５】次に、図１３に示すように、ゲート絶縁膜
６およびゲート電極７を順次形成する。ここで、メモリ
セル選択用ＭＩＳＦＥＴＱｓのゲート電極７のゲート長
は約0.２５μｍであるが、データ線が形成される側のゲ
ート電極７の間隔３１ａを0.２μｍ、情報蓄積用容量素
子が形成される側のゲート電極の間隔３１ｂを0.３μｍ
としている。
６およびゲート電極７を順次形成する。ここで、メモリ
セル選択用ＭＩＳＦＥＴＱｓのゲート電極７のゲート長
は約0.２５μｍであるが、データ線が形成される側のゲ
ート電極７の間隔３１ａを0.２μｍ、情報蓄積用容量素
子が形成される側のゲート電極の間隔３１ｂを0.３μｍ
としている。
【００８６】次いで、フォトレジストパターン２６をマ
スクとして、メモリセル選択用ＭＩＳＦＥＴＱｓのデー
タ線が形成される側のｐ型ウエル４にＢイオンを、例え
ば１０ｋｅＶの加速エネルギーで７×１０13ｃｍ-2程度
注入し、ｐ型半導体領域２４を形成する。
スクとして、メモリセル選択用ＭＩＳＦＥＴＱｓのデー
タ線が形成される側のｐ型ウエル４にＢイオンを、例え
ば１０ｋｅＶの加速エネルギーで７×１０13ｃｍ-2程度
注入し、ｐ型半導体領域２４を形成する。
【００８７】次に、図１４に示すように、ｐ型ウエル４
にｎ型不純物を注入することによって、メモリセル選択
用ＭＩＳＦＥＴＱｓのゲート電極７およびｎチャネル型
ＭＩＳＦＥＴＱｎのゲート電極７の両側のｐ型ウエル４
に、ソース、ドレインの一部を構成するｎ- 型半導体領
域８を形成する。さらに、ｎ型ウエル５にｐ型不純物を
注入することによって、ｐチャネル型ＭＩＳＦＥＴＱｐ
のゲート電極７の両側のｎ型ウエル５に、ソース、ドレ
インの一部を構成するｐ- 型半導体領域１０を形成す
る。その後、半導体基板１に９５０℃で約２０秒の熱処
理を施す。
にｎ型不純物を注入することによって、メモリセル選択
用ＭＩＳＦＥＴＱｓのゲート電極７およびｎチャネル型
ＭＩＳＦＥＴＱｎのゲート電極７の両側のｐ型ウエル４
に、ソース、ドレインの一部を構成するｎ- 型半導体領
域８を形成する。さらに、ｎ型ウエル５にｐ型不純物を
注入することによって、ｐチャネル型ＭＩＳＦＥＴＱｐ
のゲート電極７の両側のｎ型ウエル５に、ソース、ドレ
インの一部を構成するｐ- 型半導体領域１０を形成す
る。その後、半導体基板１に９５０℃で約２０秒の熱処
理を施す。
【００８８】次いで、半導体基板１上にＣＶＤ法によっ
て約４０ｎｍの厚さの窒化シリコン膜３２を堆積する。
溝型素子分離用絶縁膜２上の窒化シリコン膜３２は、こ
の後の製造工程でも除去されることはなく、ＤＲＡＭが
完成した後も溝型素子分離用絶縁膜２上に残存する。
て約４０ｎｍの厚さの窒化シリコン膜３２を堆積する。
溝型素子分離用絶縁膜２上の窒化シリコン膜３２は、こ
の後の製造工程でも除去されることはなく、ＤＲＡＭが
完成した後も溝型素子分離用絶縁膜２上に残存する。
【００８９】次に、図１５に示すように、周辺回路のｐ
型ウエル４にｎチャネル型ＭＩＳＦＥＴＱｎのソース、
ドレインの他の一部を構成するｎ+ 型半導体領域９を形
成し、周辺回路のｎ型ウエル５にｐチャネル型ＭＩＳＦ
ＥＴＱｐのソース、ドレインの他の一部を構成するｐ+
型半導体領域１１を形成する。その後、半導体基板１に
８００℃で約６０秒の熱処理を施す。
型ウエル４にｎチャネル型ＭＩＳＦＥＴＱｎのソース、
ドレインの他の一部を構成するｎ+ 型半導体領域９を形
成し、周辺回路のｎ型ウエル５にｐチャネル型ＭＩＳＦ
ＥＴＱｐのソース、ドレインの他の一部を構成するｐ+
型半導体領域１１を形成する。その後、半導体基板１に
８００℃で約６０秒の熱処理を施す。
【００９０】これにより、周辺回路にｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形
成される。
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形
成される。
【００９１】次に、半導体基板１上に層間絶縁膜１３を
形成した後、フォトレジストパターンをマスクとしたド
ライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓの
情報蓄積用容量素子が形成される側のｎ- 型半導体領域
８上の層間絶縁膜１３およびゲート絶縁膜６と同一層の
絶縁膜を順次除去することによって、他方のｎ- 型半導
体領域８に達するコンタクトホール１５を形成する。
形成した後、フォトレジストパターンをマスクとしたド
ライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓの
情報蓄積用容量素子が形成される側のｎ- 型半導体領域
８上の層間絶縁膜１３およびゲート絶縁膜６と同一層の
絶縁膜を順次除去することによって、他方のｎ- 型半導
体領域８に達するコンタクトホール１５を形成する。
【００９２】次に、図１６に示すように、半導体基板１
上に約６０ｎｍの厚さの酸化シリコン膜（図示せず）を
堆積した後、この酸化シリコン膜を異方性エッチングす
ることにより、コンタクトホール１５の内壁にサイドウ
ォールスペーサ３３を形成する。
上に約６０ｎｍの厚さの酸化シリコン膜（図示せず）を
堆積した後、この酸化シリコン膜を異方性エッチングす
ることにより、コンタクトホール１５の内壁にサイドウ
ォールスペーサ３３を形成する。
【００９３】次いで、コンタクトホール１５の内部にプ
ラグ１６ｂを形成する。プラグ１６ｂは、層間絶縁膜１
３上にｎ型不純物を導入した多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜の表面をＣＭＰ
法で研磨し、コンタクトホール１５の内部に多結晶シリ
コン膜を残すことによって形成される。
ラグ１６ｂを形成する。プラグ１６ｂは、層間絶縁膜１
３上にｎ型不純物を導入した多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜の表面をＣＭＰ
法で研磨し、コンタクトホール１５の内部に多結晶シリ
コン膜を残すことによって形成される。
【００９４】この結果、情報蓄積用容量素子が形成され
る側のゲート電極７の側壁に設けられた絶縁膜は、窒化
シリコン膜３２とサイドウォールスペーサ３３を構成す
る酸化シリコン膜とによって構成され、一方、データ線
が形成される側のゲート電極７の側壁に設けられた絶縁
膜は、窒化シリコン膜３２のみによって構成される。従
って、情報蓄積用容量素子が形成される側のゲート電極
７の側壁に設けられた絶縁膜の厚さは、データ線が形成
される側のゲート電極７の側壁に設けられた絶縁膜の厚
さよりも厚い。
る側のゲート電極７の側壁に設けられた絶縁膜は、窒化
シリコン膜３２とサイドウォールスペーサ３３を構成す
る酸化シリコン膜とによって構成され、一方、データ線
が形成される側のゲート電極７の側壁に設けられた絶縁
膜は、窒化シリコン膜３２のみによって構成される。従
って、情報蓄積用容量素子が形成される側のゲート電極
７の側壁に設けられた絶縁膜の厚さは、データ線が形成
される側のゲート電極７の側壁に設けられた絶縁膜の厚
さよりも厚い。
【００９５】なお、サイドウォールスペーサ３３を窒化
シリコン膜によって構成してもゲート電極７の端部での
接合電界強度を低減することは可能であるが、酸化シリ
コン膜の方が、その応力が窒化シリコン膜の応力よりも
小さいため溝型素子分離用絶縁膜２と半導体基板１との
界面での準位発生が少なく、界面準位に起因した接合リ
ーク電流を小さくすることができる。
シリコン膜によって構成してもゲート電極７の端部での
接合電界強度を低減することは可能であるが、酸化シリ
コン膜の方が、その応力が窒化シリコン膜の応力よりも
小さいため溝型素子分離用絶縁膜２と半導体基板１との
界面での準位発生が少なく、界面準位に起因した接合リ
ーク電流を小さくすることができる。
【００９６】次に、図１７に示すように、層間絶縁膜１
３上に酸化シリコン膜１７を堆積する。その後、フォト
レジストパターンをマスクとしたドライエッチングで酸
化シリコン膜１７、層間絶縁膜１３、窒化シリコン膜３
２およびゲート絶縁膜６と同一層の絶縁膜を順次加工し
て、メモリセル選択用ＭＩＳＦＥＴＱｓのデータ線が形
成される側の一方のｎ- 型半導体領域８に達するコンタ
クトホール１９ａを形成する。同時に、周辺回路の酸化
シリコン膜１７、層間絶縁膜１３、窒化シリコン膜３２
およびゲート絶縁膜６と同一層の絶縁膜を順次加工し
て、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域
９上にコンタクトホール１９ｂを形成し、ｐチャネル型
ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１１上にコンタク
トホール１９ｃを形成する。
３上に酸化シリコン膜１７を堆積する。その後、フォト
レジストパターンをマスクとしたドライエッチングで酸
化シリコン膜１７、層間絶縁膜１３、窒化シリコン膜３
２およびゲート絶縁膜６と同一層の絶縁膜を順次加工し
て、メモリセル選択用ＭＩＳＦＥＴＱｓのデータ線が形
成される側の一方のｎ- 型半導体領域８に達するコンタ
クトホール１９ａを形成する。同時に、周辺回路の酸化
シリコン膜１７、層間絶縁膜１３、窒化シリコン膜３２
およびゲート絶縁膜６と同一層の絶縁膜を順次加工し
て、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域
９上にコンタクトホール１９ｂを形成し、ｐチャネル型
ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１１上にコンタク
トホール１９ｃを形成する。
【００９７】その後、メモリセルアレイのデータ線１８
と周辺回路の第１層配線２０とを形成する。次いで、半
導体基板１上に酸化シリコン膜によって構成される層間
絶縁膜２１を形成した後、メモリセル選択用ＭＩＳＦＥ
ＴＱｓのプラグ１６ｂ上の層間絶縁膜２１および酸化シ
リコン膜１７を順次除去してプラグ１６ｂの表面に達す
るスルーホール２３を形成する。
と周辺回路の第１層配線２０とを形成する。次いで、半
導体基板１上に酸化シリコン膜によって構成される層間
絶縁膜２１を形成した後、メモリセル選択用ＭＩＳＦＥ
ＴＱｓのプラグ１６ｂ上の層間絶縁膜２１および酸化シ
リコン膜１７を順次除去してプラグ１６ｂの表面に達す
るスルーホール２３を形成する。
【００９８】この後、前記実施の形態１に記載された製
造方法と同様にして、前記図１２に示したＤＲＡＭが完
成する。
造方法と同様にして、前記図１２に示したＤＲＡＭが完
成する。
【００９９】このように、本実施の形態３によれば、メ
モリセル選択用ＭＩＳＦＥＴＱｓのゲート電極７の情報
蓄積用容量素子側の端部における接合電界強度を0.２〜
0.３ＭＶ／ｃｍまで低減することができて、１つの半導
体チップ内における最短ビットのリフレッシュ時間を0.
２〜0.３秒まで長くすることができる。
モリセル選択用ＭＩＳＦＥＴＱｓのゲート電極７の情報
蓄積用容量素子側の端部における接合電界強度を0.２〜
0.３ＭＶ／ｃｍまで低減することができて、１つの半導
体チップ内における最短ビットのリフレッシュ時間を0.
２〜0.３秒まで長くすることができる。
【０１００】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【０１０１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１０２】本発明によれば、製造工程を複雑にするこ
となく、しきい値電圧の低下を抑えると同時に、半導体
基板における結晶欠陥の発生を防ぎ、情報蓄積用容量素
子側の接合電界強度を低減することができるので、良好
なリフレッシュ特性を有するＤＲＡＭを実現することが
できる。
となく、しきい値電圧の低下を抑えると同時に、半導体
基板における結晶欠陥の発生を防ぎ、情報蓄積用容量素
子側の接合電界強度を低減することができるので、良好
なリフレッシュ特性を有するＤＲＡＭを実現することが
できる。
【図１】本発明の一実施の形態であるＤＲＡＭを示す半
導体基板の要部断面図である。
導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の他の実施の形態であるＤＲＡＭを示す
半導体基板の要部断面図である。
半導体基板の要部断面図である。
【図９】本発明の他の実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１０】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１１】本発明の他の実施の形態であるＤＲＡＭを示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図１２】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１３】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１４】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１５】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１６】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１７】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ 溝型素子分離用絶縁膜 ３ ｎ型埋め込みウエル ４ ｐ型ウエル ５ ｎ型ウエル ６ ゲート絶縁膜 ７ ゲート電極 ７ａ 多結晶シリコン膜 ７ｂ タングステンシリサイド膜 ８ ｎ- 型半導体領域 ９ ｎ+ 型半導体領域 １０ ｐ- 型半導体領域 １１ ｐ+ 型半導体領域 １２ サイドウォールスペーサ １３ 層間絶縁膜 １４ コンタクトホール １５ コンタクトホール １６ａ プラグ １６ｂ プラグ １７ 酸化シリコン膜 １８ データ線 １９ａ コンタクトホール １９ｂ コンタクトホール １９ｃ コンタクトホール ２０ 第１層配線 ２１ 層間絶縁膜 ２２ 蓄積電極 ２３ スルーホール ２４ ｐ型半導体領域 ２５ ボロンイオン ２５ａ ボロンイオン ２５ｂ ボロンイオン ２６ フォトレジストパターン ２７ コンタクトホール ２８ 層間絶縁膜 ２９ コンタクトホール ３０ 電界緩和層 ３１ａ ゲート電極の間隔 ３１ｂ ゲート電極の間隔 ３２ 窒化シリコン膜 ３３ サイドウォールスペーサ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Claims (11)
- 【請求項１】 メモリセル選択用ＭＩＳＦＥＴと情報蓄
積用容量素子とからなり、前記メモリセル選択用ＭＩＳ
ＦＥＴの一方の半導体領域の上方に情報を転送するデー
タ線が設けられ、前記メモリセル選択用ＭＩＳＦＥＴの
他方の半導体領域の上方に前記情報蓄積用容量素子が設
けられたメモリセルを備えたＤＲＡＭを有する半導体集
積回路装置であって、前記メモリセル選択用ＭＩＳＦＥ
Ｔの情報蓄積用容量素子側の半導体基板の不純物濃度
が、前記メモリセル選択用ＭＩＳＦＥＴのデータ線側の
半導体基板の不純物濃度よりも低いことを特徴とする半
導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記メモリセル選択用ＭＩＳＦＥＴの情報蓄積用
容量素子側の半導体基板の不純物濃度が、前記メモリセ
ル選択用ＭＩＳＦＥＴのチャネルと同じ導電型のチャネ
ルを有する周辺回路の何れかのＭＩＳＦＥＴが形成され
た半導体基板の不純物濃度と同じであることを特徴とす
る半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、前記メモリセル選択用ＭＩＳＦＥＴのデータ線側
の半導体基板の不純物濃度が、前記メモリセル選択用Ｍ
ＩＳＦＥＴのチャネルと同じ導電型のチャネルを有する
周辺回路の何れかのＭＩＳＦＥＴに設けられたポケット
領域の不純物濃度と同じであることを特徴とする半導体
集積回路装置。 - 【請求項４】 請求項１記載の半導体集積回路装置にお
いて、前記メモリセル選択用ＭＩＳＦＥＴのゲート電極
の情報蓄積用容量素子側の側壁に設けられた絶縁膜の厚
さが、前記メモリセル選択用ＭＩＳＦＥＴのゲート電極
のデータ線側の側壁に設けられた絶縁膜の厚さよりも厚
いことを特徴とする半導体集積回路装置。 - 【請求項５】 請求項１記載の半導体集積回路装置にお
いて、前記メモリセル選択用ＭＩＳＦＥＴのゲート電極
の情報蓄積用容量素子側の側壁に設けられた絶縁膜が第
１の絶縁膜と第２の絶縁膜によって構成され、前記第１
の絶縁膜は素子分離用絶縁膜の直上に形成されているこ
とを特徴とする半導体集積回路装置。 - 【請求項６】 請求項４または５記載の半導体集積回路
装置において、前記メモリセル選択用ＭＩＳＦＥＴのゲ
ート電極の情報蓄積用容量素子側の間隔が、前記メモリ
セル選択用ＭＩＳＦＥＴのゲート電極のデータ線側の間
隔よりも広いことを特徴とする半導体集積回路装置。 - 【請求項７】 請求項１または２記載の半導体集積回路
装置の製造方法であって、(a).メモリセル選択用ＭＩＳ
ＦＥＴが形成される半導体基板と、前記メモリセル選択
用ＭＩＳＦＥＴのチャネルと同じ導電型のチャネルを有
する周辺回路の何れかのＭＩＳＦＥＴが形成される半導
体基板とに第１の不純物イオンを注入する工程と、(b).
前記メモリセル選択用ＭＩＳＦＥＴを構成する少なくと
もゲート絶縁膜およびゲート電極を順次形成する工程
と、(c).前記メモリセル選択用ＭＩＳＦＥＴのデータ線
側の半導体基板のみに、前記メモリセル選択用ＭＩＳＦ
ＥＴが形成される半導体基板と同じ導電型の第２の不純
物イオンを注入する工程とを有することを特徴とする半
導体集積回路装置の製造方法。 - 【請求項８】 請求項１または２記載の半導体集積回路
装置の製造方法であって、(a).メモリセル選択用ＭＩＳ
ＦＥＴが形成される半導体基板と、前記メモリセル選択
用ＭＩＳＦＥＴのチャネルと同じ導電型のチャネルを有
する周辺回路の何れかのＭＩＳＦＥＴが形成される半導
体基板とに第１の不純物イオンを注入する工程と、(b).
前記メモリセル選択用ＭＩＳＦＥＴを構成する少なくと
もゲート絶縁膜およびゲート電極を順次形成する工程
と、(c).前記メモリセル選択用ＭＩＳＦＥＴ上に形成さ
れた絶縁膜を加工して、データ線を通すためのコンタク
トホールを前記メモリセル選択用ＭＩＳＦＥＴの一方の
半導体領域に接して形成する工程と、(d).前記メモリセ
ル選択用ＭＩＳＦＥＴのデータ線側の半導体基板のみ
に、前記メモリセル選択用ＭＩＳＦＥＴが形成される半
導体基板と同じ導電型の第２の不純物イオンを注入する
工程とを有することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項９】 請求項１または２記載の半導体集積回路
装置の製造方法であって、(a).メモリセル選択用ＭＩＳ
ＦＥＴ上に堆積された絶縁膜を加工して、データ線を通
すためのコンタクトホールを前記メモリセル選択用ＭＩ
ＳＦＥＴの一方の半導体領域に接して形成する工程と、
(b).前記コンタクトホールに前記データ線を構成する半
導体膜を埋め込む工程と、(c).前記半導体膜に前記メモ
リセル選択用ＭＩＳＦＥＴが形成される半導体基板と同
じ導電型の不純物を導入する工程と、(d).前記半導体基
板に熱処理を施す工程とを有することを特徴とする半導
体集積回路装置の製造方法。 - 【請求項１０】 請求項４または５記載の半導体集積回
路装置の製造方法であって、(a).メモリセル選択用ＭＩ
ＳＦＥＴが形成される半導体基板と、前記メモリセル選
択用ＭＩＳＦＥＴのチャネルと同じ導電型のチャネルを
有する周辺回路の何れかのＭＩＳＦＥＴが形成される半
導体基板とに第１の不純物イオンを注入する工程と、
(b).前記メモリセル選択用ＭＩＳＦＥＴを構成する少な
くともゲート絶縁膜およびゲート電極を順次形成する工
程と、(c).前記メモリセル選択用ＭＩＳＦＥＴのデータ
線側の半導体基板のみに、前記メモリセル選択用ＭＩＳ
ＦＥＴが形成される半導体基板と同じ導電型の第２の不
純物イオンを注入する工程と、(d).前記メモリセル選択
用ＭＩＳＦＥＴ上に第１の絶縁膜および層間絶縁膜を順
次堆積する工程と、(e).前記層間絶縁膜および前記第１
の絶縁膜を順次加工して、情報蓄積用容量素子を接続す
るためのコンタクトホールを前記メモリセル選択用ＭＩ
ＳＦＥＴの他方の半導体領域に接して形成する工程と、
(f).前記層間絶縁膜上に第２の絶縁膜を形成する工程
と、(g).前記第２の絶縁膜をエッチバックして、前記コ
ンタクトホールの内壁に前記第２の絶縁膜によって構成
されるサイドウォールスペーサを形成する工程とを有す
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項１１】 請求項７または８記載の半導体集積回
路装置の製造方法において、前記第２の不純物イオン
は、前記メモリセル選択用ＭＩＳＦＥＴのチャネルと同
じ導電型のチャネルを有する周辺回路の何れかのＭＩＳ
ＦＥＴが形成される半導体基板に、ポケット領域を形成
するために注入される不純物イオンであることを特徴と
する半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10152538A JPH11345947A (ja) | 1998-06-02 | 1998-06-02 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10152538A JPH11345947A (ja) | 1998-06-02 | 1998-06-02 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11345947A true JPH11345947A (ja) | 1999-12-14 |
Family
ID=15542646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10152538A Pending JPH11345947A (ja) | 1998-06-02 | 1998-06-02 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11345947A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002047167A1 (en) * | 2000-12-08 | 2002-06-13 | Hitachi, Ltd. | Semiconductor device |
| KR100482994B1 (ko) * | 2002-09-27 | 2005-04-19 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그의 제조 방법 |
| JP2008311673A (ja) * | 2000-12-08 | 2008-12-25 | Renesas Technology Corp | 半導体装置及びその製造方法 |
-
1998
- 1998-06-02 JP JP10152538A patent/JPH11345947A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002047167A1 (en) * | 2000-12-08 | 2002-06-13 | Hitachi, Ltd. | Semiconductor device |
| JP2003086708A (ja) * | 2000-12-08 | 2003-03-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US6982465B2 (en) | 2000-12-08 | 2006-01-03 | Renesas Technology Corp. | Semiconductor device with CMOS-field-effect transistors having improved drain current characteristics |
| JP2008311673A (ja) * | 2000-12-08 | 2008-12-25 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| KR100482994B1 (ko) * | 2002-09-27 | 2005-04-19 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그의 제조 방법 |
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