JP2000260962A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 リフレッシュ特性を向上させて、高信頼度の
ＤＲＡＭを実現する。 【解決手段】 データ線側のｎ型半導体領域７ａおよび
ｐ型半導体領域１０ａの不純物濃度を、容量素子側のｎ
^- 型半導体領域７ｂおよびｐ^- 型半導体領域１０ｂの不
純物濃度よりもそれぞれ相対的に高く設定し、データ線
側の接合領域に印加される逆方向電圧（＝データ線電圧
＋｜基板電圧｜）が２. ５Ｖ以下となるように、基板電
圧とデータ線電圧とを選んで動作させることによって、
ディスターブ特性の劣化を抑制しながら、ポーズ特性を
向上させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＤＲＡＭ（Dynamic Random Access Me
mory）またはメモリ回路と論理回路とが同一半導体基板
に設けられたロジック（Logic ：論理回路）混載形メモ
リを有する半導体集積回路装置に適用して有効な技術に
関するものである。

【０００２】

【従来の技術】ＤＲＡＭの高集積化に伴ってメモリセル
の微細化が進み、現在、０. ３μｍ以下のゲート長を有
するメモリセル選択用ＭＩＳＦＥＴ（Metal Insulator
Semiconductor Field Effect Transistor ）が形成され
ている。

【０００３】このメモリセル選択用ＭＩＳＦＥＴにおい
て良好なリフレッシュ特性を得る方法としては、例えば
培風館発行「超ＬＳＩメモリ」１９９４年１１月５日発
行、伊藤清男著、Ｐ２３９〜Ｐ２４０に記載されている
ように、基板に負電圧を印加する方法がある。

【０００４】また、データ線が形成される側（データ線
側）の半導体基板の不純物濃度を情報蓄積用容量素子が
形成される側（容量素子側）の半導体基板の不純物濃度
よりも高く設定する非対称方法が提案されており、これ
によって、メモリセル選択用ＭＩＳＦＥＴのしきい値電
圧を制御すると同時に、ゲート電極の容量素子側の端部
近傍での接合電界強度の増加を抑えてリフレッシュ不良
の発生率を低減することを可能としている。

【０００５】

【発明が解決しようとする課題】しかしながら、本発明
者が検討したところによると、以下の問題が生じること
が明らかとなった。

【０００６】すなわち、基板に印加する電圧（基板電
圧）を、例えば−１. ５Ｖから−０.５Ｖへ負側に低く
変化させると、リフレッシュ時間のポーズ特性は良くな
るが、ドレイン電流が増加してディスターブ特性が劣化
するため、基板電圧を制御するだけではポーズ特性とデ
ィスターブ特性との両者を満足することは難しい。ここ
で、ポーズ特性とは、特定のビットから見た場合にデー
タ線に殆どの時間Ｖ_D ／２の電圧が印加されている状態
での記憶情報保持特性であり、ディスターブ特性とは、
特定のビットから見た場合にデータ線に０とＶ_D ／２間
のパルス電圧またはＶ_D ／２とＶ_D 間のパルス電圧が印
加されている状態での記憶情報保持特性であり、上記し
た殆どの時間とは、リフレッシュのサイクル時間の約９
４％をいう。なお、Ｖ_D とはデータ線電位を示す。

【０００７】また、前記非対称方式では、基板電圧を負
側に高くすると、容量素子側の電界と空乏層広がりの増
大によってリーク電流が増加するため、リフレッシュ時
間のポーズ特性が劣化する。また、基板電圧を負側に高
くすると、データ線側の接合電界が高くなり、発生した
電子が容量素子側へ流れてリフレッシュ時間のディスタ
ーブ特性が劣化する。従って、リフレッシュ時間が基板
電圧の影響を受けやすくなるので、ノイズなどによる電
圧変化によってリフレッシュ時間が変動しやすくなると
考えられる。

【０００８】本発明の目的は、リフレッシュ特性を向上
させて、高信頼度のＤＲＡＭを実現することのできる技
術を提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体基板上に
ソース、ドレインの一方が第１半導体領域によって構成
され、ソース、ドレインの他方が第２半導体領域によっ
て構成されたＭＩＳトランジスタを有しており、第１半
導体領域の不純物濃度が第２半導体領域の不純物濃度よ
りも相対的に高く、第１半導体領域の周囲に設けられた
第１半導体領域の不純物と逆の導電型の不純物からなる
第３半導体領域の不純物濃度が、第２半導体領域の周囲
に設けられた第２半導体領域の不純物と逆の導電型の不
純物からなる第４半導体領域の不純物濃度よりも相対的
に高く、第１半導体領域と半導体基板との間に印加され
る電圧を２. ５Ｖ以下とするものである。

【００１１】（２）本発明の半導体集積回路装置は、前
記（１）のＭＩＳトランジスタにおいて、半導体基板に
印加される電圧をアース電位とするものである。

【００１２】（３）本発明の半導体集積回路装置は、前
記（１）または（２）のＭＩＳトランジスタにおいて、
上記ＭＩＳトランジスタが情報蓄積用容量素子と直列に
接続されてメモリセルを構成するメモリセル選択用ＭＩ
Ｓトレンジスタであり、第１半導体領域の上方にデータ
を転送するデータ線が形成され、第２半導体領域の上方
に情報蓄積用容量素子が形成されているものである。

【００１３】（４）本発明の半導体集積回路装置は、前
記（１）または（２）のＭＩＳトランジスタにおいて、
第１半導体領域および第２半導体領域はｎ型不純物によ
って構成され、第３半導体領域および第４半導体領域は
ｐ型不純物によって構成されているものである。

【００１４】（５）本発明の半導体集積回路装置は、前
記（４）のＭＩＳトランジスタにおいて、第１半導体領
域を構成する不純物は砒素であり、第２半導体領域を構
成する不純物はリンであり、第３半導体領域および第４
半導体領域を構成する不純物はボロンである。

【００１５】（６）本発明の半導体集積回路装置は、前
記（４）のＭＩＳトランジスタにおいて、第１半導体領
域は半導体基板の表面から１０〜２０ｎｍ程度の深さの
領域に０. ２〜２. ０×１０¹⁹ｃｍ^-3の不純物濃度を有
する砒素によって構成され、第２半導体領域は半導体基
板の表面から２０〜４０ｎｍ程度の深さの領域に０. ５
〜５. ０×１０¹⁷ｃｍ^-3の不純物濃度を有するリンによ
って構成され、第３半導体領域は半導体領域の表面から
５０〜１００ｎｍ程度の深さの領域に０. ５〜１. ５×
１０¹⁸ｃｍ^-3の不純物濃度を有するボロンによって構成
され、第４半導体領域は半導体領域の表面から５０〜１
００ｎｍ程度の深さの領域に０. ５〜５.０×１０¹⁷ｃ
ｍ^-3の不純物濃度を有するボロンによって構成されてい
るものである。

【００１６】上記した手段によれば、データ線側の半導
体基板の不純物濃度を容量素子側の半導体基板の不純物
濃度よりも高く設定することによって、メモリセル選択
用ＭＩＳＦＥＴのしきい値電圧を制御すると同時に、ゲ
ート電極の容量素子側の端部近傍での接合電界強度の増
加を抑えてリフレッシュ不良の発生率を低減することが
可能となる。これに加えて、データ線側の接合領域に印
加される逆方向電圧を基板電圧とデータ線電圧とを選ん
で２. ５Ｖ以下とすることによって、データ線側の接合
領域における電子の発生量が減少するので容量素子側へ
注入される電子量が減少して、ディスターブ特性の劣化
が抑えられる。さらに、データ線電圧またはワード線電
圧などの電圧設定の自由度が大きくなるので、良好なポ
ーズ特性を得るのに最適な電圧を設定することが可能と
なりポーズ特性を向上することができる。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１８】図１に、本発明の一実施の形態であるＤＲ
ＡＭのメモリセル選択用ＭＩＳＦＥＴを示す半導体基板
の要部断面図を示す。なお、実施の形態を説明するため
の全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。

【００１９】図１に示すように、シリコン単結晶からな
る半導体基板１の主面上の素子分離領域には、溝型素子
分離用絶縁膜２が形成され、さらに、メモリセルを形成
する領域（メモリアレイ）の半導体基板１の深くにｎ型
埋め込みウエル３およびｐ型ウエル４が形成されてい
る。

【００２０】メモリセル選択用ＭＩＳＦＥＴは酸化シリ
コン膜によって構成されるゲート絶縁膜５、ゲート電極
６およびソース、ドレインを構成する一方のｎ型半導体
領域７ａと他方のｎ^- 型半導体領域７ｂとによって構成
されており、ゲート電極６は、メモリセルを選択するワ
ード線と一体に構成されている。

【００２１】ゲート電極６は、ｎ型の不純物が導入され
た多結晶シリコン膜と、その上部に設けられた抵抗値を
低減するためのタングステンシリサイド膜によって構成
されている。ゲート電極６の上層には窒化シリコン膜８
が形成され、さらに、ゲート長方向の側壁には、窒化シ
リコン膜によって構成されるサイドウォールスペーサ９
が形成されている。

【００２２】ソース、ドレインを構成する一方のｎ型半
導体領域７ａの上方には、ｎ型の不純物が導入された多
結晶シリコン膜によって構成されたデータ線ＤＬが形成
されており、例えばｎ型の不純物が導入された多結晶シ
リコン膜によって構成されるプラグを介して、データ線
ＤＬは上記ｎ型半導体領域７ａに接続されている。ま
た、ソース、ドレインを構成する他方のｎ^- 型半導体領
域７ｂの上方には情報蓄積用容量素子Ｃが形成されてお
り、例えばｎ型の不純物が導入された多結晶シリコン膜
によって構成されるプラグを介して、情報蓄積用容量素
子Ｃを構成する蓄積電極は上記ｎ^- 型半導体領域７ｂに
接続されている。

【００２３】データ線側のｐ型ウエル４には、しきい値
電圧を調整するためのｐ型半導体領域１０ａが形成され
ており、この不純物濃度は容量素子側のｐ型ウエル４に
形成されたｐ^- 型半導体領域１０ｂの不純物濃度よりも
高く設定されている。

【００２４】さらに、データ線側のｎ型半導体領域７ａ
の不純物濃度も容量素子側のｎ^- 型半導体領域７ｂの不
純物濃度よりも高く設定されており、高濃度のｐ型半導
体領域１０ａを設けたことによるオフセットを防止す
る。すなわち、データ線側のｎ型半導体領域７ａおよび
ｐ型半導体領域１０ａの不純物濃度は、容量素子側のｎ
^- 型半導体領域７ｂおよびｐ^- 型半導体領域１０ｂの不
純物濃度よりもそれぞれ相対的に高く設定されている。

【００２５】データ線側のｎ型半導体領域７ａは、例え
ば砒素（Ａｓ）によって構成されており、その不純物濃
度は、半導体基板１の表面から約１０〜２０ｎｍ程度の
深さに約０. ２〜２. ０×１０¹⁹ｃｍ^-3程度の最大濃度
が位置するように分布している。また、容量素子側のｎ
^- 型半導体領域７ｂは、例えばリン（Ｐ）によって構成
されており、その不純物濃度は、半導体基板１の表面か
ら約２０〜４０ｎｍ程度の深さに約０. ５〜５. ０×１
０¹⁷ｃｍ^-3程度の最大濃度が位置するように分布してい
る。

【００２６】また、データ線側のｐ型半導体領域１０ａ
は、例えばボロン（Ｂ）によって構成されており、その
不純物濃度は、半導体基板１の表面から約５０〜１００
ｎｍ程度の深さに約０. ５〜１. ５×１０¹⁸ｃｍ^-3程度
の最大濃度が位置するように分布している。また、容量
素子側のｐ^- 型半導体領域１０ｂは、例えばＢによって
構成されており、その不純物濃度は、半導体基板１の表
面から約５０〜１００ｎｍ程度の深さに約０. ５〜５.
０×１０¹⁷ｃｍ^-3程度の最大濃度が位置するように分布
している。

【００２７】ところで、基板電圧を印加してデータ線電
圧をアース電位（０Ｖ）とＶ_D との間で往復させると、
データ線側のｎ型半導体領域７ａとｐ型半導体領域１０
ａとの接合領域から、容量素子側のｎ^- 型半導体領域７
ｂとｐ^- 型半導体領域１０ｂとの接合領域へ電子が供給
される。

【００２８】図２に、一定時間においてデータ線側の接
合領域から容量素子側へ供給される電子量と、データ線
側の接合領域に印加される逆方向電圧との関係の一例を
示す。逆方向電圧とはデータ線電圧と基板電圧の絶対値
との和であり、容量素子側の接合領域にはＶ_D が与えら
れている。

【００２９】図２に示すように、供給される電子量は逆
方向電圧が増加するに従って増加し、特に２. ０Ｖを超
えると急激に増加する。例えばポーズリフレッシュ時間
が２００ｍｓに設定され、容量素子に４０ｆＣの蓄積電
荷量が保持された“high”状態のメモリセルに２. ５Ｖ
の逆方向電圧を印加すると、１００ｍｓの間に約２０ｆ
Ｃの電子量が供給されて蓄積電荷量が半減し、リフレッ
シュ時間が約半分となってメモリセルは誤動作を起こ
す。

【００３０】このため、リフレッシュ時間が半分以下と
ならないように、上記逆方向電圧は２. ５Ｖ以下に設定
される。逆方向電圧を２. ５Ｖ以下とするには、例えば
基板電圧を−１. ０Ｖとしデータ線電圧を１. ５Ｖ以下
の１. ４Ｖに設定する、または基板電圧を−０. ５Ｖと
しデータ線電圧を２Ｖに設定するなど、基板電圧とデー
タ線電圧とは任意に選択することができる。

【００３１】このように、逆方向電圧を２. ５Ｖ以下と
することによって、リーク電流が減少してポーズリフレ
ッシュ時間は長くでき、また、データ線側の接合領域に
おける電子の発生量が減少して容量素子側へ注入される
電子量が急激に減少し、ディスターブ特性の劣化を抑え
ることができる。

【００３２】さらに、基板電圧をアース電位に設定する
とディスターブ特性の劣化が殆ど無くなることから、デ
ータ線電圧をポーズ特性が向上するのに有効な電圧値に
設定することができて、例えばデータ線電圧の低下によ
る信号量減少の問題などがなくなり、リフレッシュ特性
が向上する。

【００３３】このように、本実施の形態によれば、デー
タ線側のｎ型半導体領域７ａを囲むｐ型半導体領域１０
ａの不純物濃度を容量素子側のｎ^- 型半導体基板７ｂを
囲むｐ^- 型半導体領域１０ｂの不純物濃度よりも高く設
定することによって、メモリセル選択用ＭＩＳＦＥＴＱ
ｓのしきい値電圧を制御すると同時に、ゲート電極６の
容量素子側の端部近傍での接合電界強度の増加を抑えて
リフレッシュ不良の発生率を低減することが可能とな
る。

【００３４】これに加えて、データ線側の接合領域に印
加される逆方向電圧が２. ５Ｖ以下となるように、基板
電圧とデータ線電圧とを選んで動作させるまたは基板電
圧をアース電位にして動作させることによって、データ
線側の接合領域における電子の発生量が減少するので容
量素子側へ注入される電子量が減少して、ディスターブ
特性の劣化が抑えられる。さらに、データ線電圧または
ワード線電圧などの電圧設定の自由度が大きくなるの
で、良好なポーズ特性を得るのに最適な電圧を設定する
ことが可能となりポーズ特性を向上することができる。

【００３５】次に、上記のように構成された本実施の形
態のメモリセル選択用ＭＩＳＦＥＴを有するＤＲＡＭの
製造方法を図３〜図９を用いて工程順に説明する。Ｑｓ
はメモリアレイに形成されたメモリセル選択用ＭＩＳＦ
ＥＴであり、ＱｎおよびＱｐはそれぞれ周辺回路に形成
されたｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型Ｍ
ＩＳＦＥＴを示す。

【００３６】まず、図３に示すように、ｐ型で比抵抗が
１０Ωｃｍ程度の半導体基板１に酸化シリコン膜によっ
て構成される溝型素子分離用絶縁膜２を形成する。次い
で、メモリアレイの半導体基板１にｎ型不純物、例えば
Ｐをイオン打ち込みしてｎ型埋め込みウエル３を形成
し、メモリアレイと周辺回路のｎチャネル型ＭＩＳＦＥ
ＴＱｎを形成する領域にｐ型不純物、例えばＢをイオン
打ち込みしてｐ型ウエル４を形成し、周辺回路のｐチャ
ネル型ＭＩＳＦＥＴＱｐを形成する領域にｎ型不純物、
例えばＰをイオン打ち込みしてｎ型ウエル１１を形成す
る。

【００３７】上記不純物イオンを半導体基板１に注入し
た後、不純物イオンの活性化、半導体基板１に生じた結
晶欠陥の回復または最適な不純物濃度分布を得るなどの
ために、半導体基板１に１０００℃で約３０分の熱処理
が施される。

【００３８】次いで、図示はしないが周辺回路のｎチャ
ネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐのしきい値電圧を調整するためにｐ型不純物、例
えばＢイオンをｐ型ウエル４およびｎ型ウエル１１に注
入する。

【００３９】次に、図４に示すように、ｐ型ウエル４お
よびｎ型ウエル１１の各表面に、水素燃焼方式を用いて
約７ｎｍの厚さの清浄なゲート絶縁膜５を形成した後、
半導体基板１上に約５０ｎｍの厚さの多結晶シリコン
膜、約１２０ｎｍの厚さのタングステンシリサイド膜お
よび約２００ｎｍの厚さの窒化シリコン膜８を順次堆積
し、次いで、フォトレジストパターンをマスクとしてこ
れらの膜を加工することによって、タングステンシリサ
イド膜と多結晶シリコン膜とからなるゲート電極６を形
成する。

【００４０】この後、フォトレジストパターン１２をマ
スクとして、メモリセル選択用ＭＩＳＦＥＴＱｓのゲー
ト電極６のデータ線側のｐ型ウエル４にｐ型不純物、例
えばＢイオンを注入してｐ型半導体領域１０ａを形成
し、続いて、ｎ型不純物、例えばＡｓイオンを注入し
て、上記ｐ型半導体領域１０ａの内側にｎ型半導体領域
７ａを形成する。

【００４１】次いで、図５に示すように、フォトレジス
トパターン１２を除去した後、同様に、メモリセル選択
用ＭＩＳＦＥＴＱｓのゲート電極６の容量素子側のｐ型
ウエル４にｐ型不純物、例えばＢイオンを注入してｐ型
半導体領域１０ｂを形成し、続いて、ｎ型不純物、例え
ばＰイオンを注入して、上記ｐ型半導体領域１０ｂの内
側にｎ^- 型半導体領域７ｂを形成する。

【００４２】次に、ｎチャネル型ＭＩＳＦＥＴＱｎのゲ
ート電極６の両側のｐ型ウエル４にｎ型不純物、例えば
Ｐイオンを注入してｎ^- 型半導体領域１３ａを形成し、
さらに、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極６
の両側のｎ型ウエル５にｐ型不純物、例えばＢイオンを
注入してｐ^- 型半導体領域１４ａを形成する。その後、
半導体基板１に９５０℃で約２０秒の熱処理を施す。

【００４３】次いで、半導体基板１上にＣＶＤ（Chemic
al Vapor Deposition ）法によって約８０ｎｍの厚さの
窒化シリコン膜を堆積した後、この窒化シリコン膜を異
方性エッチングすることによって、窒化シリコン膜８お
よびゲート電極６の側壁にサイドウォールスペーサ９を
形成する。

【００４４】次に、図６に示すように、周辺回路のｐ型
ウエル４にｎ型不純物、例えばＡｓイオンを注入するこ
とによってｎチャネル型ＭＩＳＦＥＴＱｎのｎ⁺ 型半導
体領域１３ｂを形成し、周辺回路のｎ型ウエル１１にｐ
型不純物、例えばＢイオンを注入することによってｐチ
ャネル型ＭＩＳＦＥＴＱｐのｐ⁺ 型半導体領域１４ｂを
形成する。その後、半導体基板１に８００℃で約６０秒
の熱処理を施す。

【００４５】これにより、周辺回路にｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形
成される。

【００４６】次に、半導体基板１上に酸化シリコン膜を
堆積した後、この酸化シリコン膜の表面を化学的機械研
磨（Chemical Mechanical Polishing ；ＣＭＰ）法で研
磨してその表面を平坦化することにより、酸化シリコン
膜によって構成される層間絶縁膜１５を形成する。上記
酸化シリコン膜は、例えばオゾン（Ｏ₃ ）とテトラエト
キシシラン（ＴＥＯＳ）とをソースガスに用いたプラズ
マＣＶＤ法によって堆積される。

【００４７】次いで、フォトレジストパターンをマスク
としたドライエッチングで前記層間絶縁膜１５およびゲ
ート絶縁膜５と同一層の絶縁膜を順次除去することによ
って、メモリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ型
半導体領域７ａに達するコンタクトホール１６を形成
し、他方のｎ^- 型半導体領域７ｂに達するコンタクトホ
ール１７を形成する。

【００４８】このエッチングは、サイドウォールスペー
サ９を構成する窒化シリコン膜が異方的にエッチングさ
れる条件で行い、メモリセル選択用ＭＩＳＦＥＴＱｓの
ゲート電極６の側壁に上記窒化シリコン膜が残るように
する。これにより、フォトリソグラフィの解像限界以下
の微細な径を有するコンタクトホール１６，１７がメモ
リセル選択用ＭＩＳＦＥＴＱｓのゲート電極６に対して
自己整合で形成される。

【００４９】次いで、コンタクトホール１６，１７の内
部にプラグ１８ａ，１８ｂをそれぞれ形成する。プラグ
１８ａ，１８ｂは、層間絶縁膜１５の上層にｎ型不純
物、例えばＰを１×１０²⁰ｃｍ^-3程度導入した多結晶シ
リコン膜をＣＶＤ法で堆積した後、この多結晶シリコン
膜の表面をＣＭＰ法で研磨し、コンタクトホール１６，
１７の内部に多結晶シリコン膜を残すことによって形成
する。

【００５０】次に、図７に示すように、層間絶縁膜１５
の上層に酸化シリコン膜１９を堆積する。酸化シリコン
膜１９は、例えばＯ₃ とＴＥＯＳとをソースガスに用い
たプラズマＣＶＤ法によって堆積する。

【００５１】次に、フォトレジストパターンをマスクと
したドライエッチングで前記コンタクトホール１６上の
酸化シリコン膜１９を除去してコンタクトホール２０ａ
を形成し、プラグ１８ａの表面を露出させる。同時に、
フォトレジストパターンをマスクとしたドライエッチン
グで周辺回路の酸化シリコン膜１９、層間絶縁膜１５お
よびゲート絶縁膜５と同一層の絶縁膜を順次除去するこ
とによって、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ⁺ 型半
導体領域１３ｂに達するコンタクトホール２０ｂを形成
し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺ 型半導体領域
１４ｂに達するコンタクトホール２０ｃを形成する。

【００５２】次に、コンタクトホール２０ａを通してプ
ラグ１８ａに接するメモリアレイのデータ線ＤＬと、コ
ンタクトホール２０ｂを通してｎチャネル型ＭＩＳＦＥ
ＴＱｎのｎ⁺ 型半導体領域１３ｂに接する第１層配線２
１と、コンタクトホール２０ｃを通してｐチャネル型Ｍ
ＩＳＦＥＴＱｐのｐ⁺ 型半導体領域１４ｂに接する第１
層配線２１とを形成する。データ線ＤＬおよび第１層配
線２１は、酸化シリコン膜１９の上層に導電膜を堆積し
た後、フォトレジストパターンをマスクとして上記導電
膜を加工することにより形成される。

【００５３】次に、図８に示すように、上記データ線Ｄ
Ｌおよび第１層配線２１の上層に酸化シリコン膜を堆積
した後、この酸化シリコン膜の表面をＣＭＰ法で研磨し
てその表面を平坦化し、層間絶縁膜２２を形成する。次
いで、フォトレジストパターンをマスクとしたドライエ
ッチングでプラグ１８ｂ上の層間絶縁膜２２および酸化
シリコン膜１９を順次除去して、プラグ１８ｂに達する
スルーホール２３を形成する。

【００５４】この後、図９に示すように、層間絶縁膜２
２の上層にｎ型不純物、例えばＰを１×１０²⁰ｃｍ^-3程
度導入した多結晶シリコン膜を堆積した後、フォトレジ
ストパターンをマスクとしたドライエッチングでこの多
結晶シリコン膜を加工し、情報蓄積用容量素子Ｃの蓄積
電極２４を形成する。次に、蓄積電極２４の表面を窒化
または酸窒化処理した後、酸化タンタル膜を堆積し、次
いでこの酸化タンタル膜に熱処理を施して酸化タンタル
膜を結晶化して容量絶縁膜２５を形成する。この後、チ
タンナイトライド膜を堆積した後、これをパターニング
し、プレート電極２６を形成して、ＤＲＡＭが形成され
る。

【００５５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００５６】たとえば、前記実施の形態では、ＤＲＡＭ
を構成するメモリセルのメモリセル選択用ＭＩＳＦＥＴ
に適用した場合について説明したが、これに限定される
ものではなく、ｎチャネル型またはｐチャネル型のいか
なるＭＩＳＦＥＴに適用可能である。

【００５７】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５８】本発明によれば、ディスターブ特性の劣化
が抑制されると同時にポーズ特性が向上するので、リフ
レッシュ特性の向上によって信頼度の高いＤＲＡＭを実
現することができる。さらに、低電圧動作によってリフ
レッシュ動作における消費電力を低減することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるＤＲＡＭのメモリ
セル選択用ＭＩＳＦＥＴを示す半導体基板の要部断面図
である。

【図２】データ線側の接合領域から容量素子側の接合領
域へ供給される電荷量と逆方向電圧との関係を示すグラ
フ図である。

【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【符号の説明】

１ 半導体基板 ２ 溝型素子分離用絶縁膜 ３ ｎ型埋め込みウエル ４ ｐ型ウエル ５ ゲート絶縁膜 ６ ゲート電極 ７ａ ｎ型半導体領域 ７ｂ ｎ^- 型半導体領域 ８ 窒化シリコン膜 ９ サイドウォールスペーサ １０ａ ｐ型半導体領域 １０ｂ ｐ^- 型半導体領域 １１ ｎ型ウエル １２ フォトレジストパターン １３ａ ｎ^- 型半導体領域 １３ｂ ｎ⁺ 型半導体領域 １４ａ ｐ^- 型半導体領域 １４ｂ ｐ⁺ 型半導体領域 １５ 層間絶縁膜 １６ コンタクトホール １７ コンタクトホール １８ａ プラグ １８ｂ プラグ １９ 酸化シリコン膜 ２０ａ コンタクトホール ２０ｂ コンタクトホール ２１ 第１層配線 ２２ 層間絶縁膜 ２３ スルーホール ２４ 蓄積電極 ２５ 容量絶縁膜 ２６ プレート電極 ＤＬ データ線 Ｃ 情報蓄積用容量素子 Ｑｓ メモリセル選択用ＭＩＳＦＥＴ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩井 秀俊 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 伊藤 豊 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 加藤 英明 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 佐藤 和彦 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 小笠原 誠 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F083 AD01 AD21 AD48 GA11 GA30 HA01 HA03 JA35 JA39 JA53 MA06 MA17 MA20 NA01 PR21 PR33 PR36 PR43 PR44 PR53 PR54

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にソース、ドレインの一方
   が第１半導体領域によって構成され、ソース、ドレイン
   の他方が第２半導体領域によって構成されたＭＩＳトラ
   ンジスタを有する半導体集積回路装置であって、 前記第１半導体領域の不純物濃度が前記第２半導体領域
   の不純物濃度よりも相対的に高く、前記第１半導体領域
   の周囲に設けられた前記第１半導体領域の不純物と逆の
   導電型の不純物からなる第３半導体領域の不純物濃度
   が、前記第２半導体領域の周囲に設けられた前記第２半
   導体領域の不純物と逆の導電型の不純物からなる第４半
   導体領域の不純物濃度よりも相対的に高く、前記第１半
   導体領域と前記半導体基板との間に印加される電圧が
   ２. ５Ｖ以下であることを特徴とする半導体集積回路装
   置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、前記半導体基板に印加される電圧はアース電位で
   あることを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置において、前記ＭＩＳトランジスタは、情報蓄積用
   容量素子と直列に接続されてメモリセルを構成するメモ
   リセル選択用ＭＩＳトレンジスタであり、前記第１半導
   体領域の上方にデータを転送するデータ線が形成され、
   前記第２半導体領域の上方に情報蓄積用容量素子が形成
   されていることを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１または２記載の半導体集積回路
   装置において、前記第１半導体領域および前記第２半導
   体領域はｎ型不純物によって構成され、前記第３半導体
   領域および前記第４半導体領域はｐ型不純物によって構
   成されていることを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項４記載の半導体集積回路装置にお
   いて、前記第１半導体領域を構成する不純物は砒素であ
   り、前記第２半導体領域を構成する不純物はリンであ
   り、前記第３半導体領域および前記第４半導体領域を構
   成する不純物はボロンであることを特徴とする半導体集
   積回路装置。
6. 【請求項６】 請求項４記載の半導体集積回路装置にお
   いて、前記第１半導体領域は前記半導体基板の表面から
   １０〜２０ｎｍ程度の深さの領域に０. ２〜２. ０×１
   ０¹⁹ｃｍ^-3の不純物濃度を有する砒素によって構成さ
   れ、前記第２半導体領域は前記半導体基板の表面から２
   ０〜４０ｎｍ程度の深さの領域に０. ５〜５. ０×１０
   ¹⁷ｃｍ^-3の不純物濃度を有するリンによって構成され、
   前記第３半導体領域は前記半導体領域の表面から５０〜
   １００ｎｍ程度の深さの領域に０. ５〜１. ５×１０¹⁸
   ｃｍ^-3の不純物濃度を有するボロンによって構成され、
   前記第４半導体領域は前記半導体領域の表面から５０〜
   １００ｎｍ程度の深さの領域に０. ５〜５. ０×１０¹⁷
   ｃｍ^-3の不純物濃度を有するボロンによって構成されて
   いることを特徴とする半導体集積回路装置。