JPH11345949A

JPH11345949A - 半導体集積回路

Info

Publication number: JPH11345949A
Application number: JP11098944A
Authority: JP
Inventors: Martin Schrems; シュレムスマーティン
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1998-04-06
Filing date: 1999-04-06
Publication date: 1999-12-14
Also published as: CN1244040A; TW425693B; EP0949684A2; EP0949684A3; CN1145214C; KR19990082939A; US6265741B1

Abstract

(57)【要約】（修正有）【課題】ＤＲＡＭセル中で使用されるような改善され
た埋込みプレートを有するトレンチキャパシタを提供す
る。【解決手段】トレンチの上部を裏打ちする酸化物カラ
ーの下方にトレンチ側面の下部を裏打ちするエピタキシ
ャル層を有するトレンチキャパシタを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的に、素子及び
素子製造に、かつ更に特異的にはトレンチキャパシタに
関する。

【０００２】

【従来の技術】集積回路（ＩＣ）又はチップは、電荷蓄
積目的のためのキャパシタを使用する。電荷を蓄積する
ためにキャパシタを使用するＩＣの例は、ダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）チップのようなメ
モリＩＣである。キャパシタ中の電荷レベル（”０”又
は”１”）は、データのビットを表す。

【０００３】ＤＲＡＭチップには、行及び列により相互
接続されたメモリセルのアレイが含まれる。典型的に
は、行及び列接続はそれぞれ、ワード線及びビット線と
称される。記載データからメモリセルへの読み込みデー
タは、適当なワード線とビット線の活動により行われ
る。

【０００４】典型的には、ＤＲＡＭメモリセルはキャパ
シタに接続されたトランジスタからなる。トランジスタ
には、ゲートがその上に位置するチャネルにより分離さ
れる２つの異なる領域が含まれる。拡散領域の間の電流
の方向により、一方はドレイン、かつ他方はソースと称
される。「ドレイン」及び「ソース」という語はこの場
合、拡散領域に関して相互変換的に使用される。ゲート
はワード線に、かつ拡散領域の一方はビット線に結合し
ている。他方の拡散領域はキャパシタに結合している。

【０００５】適当な電圧をゲートスイッチにかけると、
トランジスタがオンになり、電流はチャネルを介して拡
散領域間を流れることができて、キャパシタとビット線
との接続が生じる。この接続の、チャネルを介しての電
流が阻害されることにより、トランジスタサーバーはス
イッチオフされる。

【０００６】ＤＲＡＭで通常使用されるキャパシタの１
タイプは、トレンチキャパシタである。トレンチキャパ
シタは、基板中に形成された立体構造体である。典型的
には、トレンチキャパシタは、基板中にエッチングされ
た深いトレンチからなる。このトレンチは例えば、ｎ型
ドープされたポリで充填される。ドープされたポリは、
キャパシタの１電極として作用する（蓄積ノードと称さ
れる）。ｎ型ドープされた領域がトレンチの下部を囲
み、第２電極として作用する。ドープされた領域は、
「埋め込みプレート」と称される。

【０００７】埋め込みプレートを形成するための慣用の
技術には、トレンチの下部を囲む基板領域中にドーパン
トを外方拡散することが含まれる。ドーパント源は典型
的には、例えばヒ素ドープされたケイ酸塩ガラス（ＡＳ
Ｇ）のようなドープされたケイ酸塩ガラスにより提供さ
れる。ＡＳＧはＴＥＯＳ及び有機前駆体例えばＴＥＡＳ
又はＴＥＯＡから生じる。しかしながらこのような前駆
体は、低圧化学蒸着法（ＬＰＣＶＤ）で使用するのが困
難であり、このことは、ウェーハ空乏に基づく劣悪なウ
ェーハ不均一性を生じさせる。劣悪なウェーハ不均一性
を補償するために、他のＬＰＣＶＤプロセスに比較して
小さなバッチサイズが使用される。更に、ＡＳＧ前駆体
は比較的高価である。これらの２つのファクターによ
り、ＡＳＧ蒸着プロセスに関して、高いコストが生じ
る。

【０００８】ＡＳＧを用いての埋め込みプレートの形成
は、ＤＲＡＭ製造のためのプロセス工程のフロー中にＡ
ＳＧプロセスを入れるための多くの複雑なプロセス工程
を要する。従ってこのことは、収率損失のリスク増加と
同様にコスト増加にも寄与している。

【０００９】ｐ⁻／ｐ^＋基板上でのＩＣの製造は場合に
より、その使用が収率の増加をもたらすので望ましい。
ｐ⁻／ｐ^＋基板は例えば、ラッチアップ（latchup)に対
する保護をもたらす。更に、ｐ⁻／ｐ^＋基板は、金属不
純物に関するより良好なギャザリング能力をもたらし、
かつｐ⁻基板よりも熱によるウェハの歪みに対して抵抗
性がある。しかしながら、埋め込みプレートを有する慣
用のトレンチキャパシタは、ｐ⁻／ｐ^＋基板と相容性で
はない。このことは、ｎ型埋め込みプレート及びｐ型基
板のドーパント濃度がほぼ同じレジームであり、従って
相互に中和することに由来する。

【００１０】

【発明が解決しようとする課題】前記の論議から、改善
された埋め込みプレートを有するトレンチキャパシタを
提供することが望まれている。

【００１１】

【課題を解決するための手段】本発明はメモリーセル中
で使用されるような改善されたトレンチキャパシタに関
する。１実施態では、トレンチキャパシタは、例えばＤ
ＲＡＭ又は埋め込みＤＲＡＭチップのＤＲＡＭセル中で
使用される。トレンチキャパシタには、トレンチの下部
を裏打ちするエピタキシャル層が含まれる。１実施態で
は、エピタキシャル（エピ）層はドープされて、キャパ
シタの埋め込みプレートとなる。エピ埋め込みプレート
の上に、誘電体カラーがある。ノード誘電体がカラー及
びエピ埋め込みプレートを裏打ちし、トレンチキャパシ
タの蓄積ノードを埋め込みプレートから絶縁する。エピ
スペーサー層を、ドープされたエピ埋め込みプレートと
基板との間に分離を提供するために設けることができ
る。別の１実施態では、エピ層をドーピングしない。

【００１２】

【発明の実施の形態】本発明は一般的にはＩＣに、更に
特異的にはトレンチキャパシタに関する。このようなＩ
Ｃには例えば、ランダムアクセスメモリ（ＲＡＭ）、ダ
イナミックＲＡＭ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲ
ＡＭ）、スタチックＲＡＭ及びリードオンリーメモリ
（ＲＯＭ）のようなメモリＩＣ又は他のメモリＩＣが含
まれる。他のＩＣには、プログラマブル・ロジック・ア
レイ（ＰＬＡ）、アプリケーション特定ＩＣ（ＡＳＩ
Ｃ）、合併論理／メモリＩＣ（埋め込みＤＲＡＭ）のよ
うな論理回路又は他の回路装置が含まれる。

【００１３】典型的には、複数のＩＣを、半導体基板、
例えばシリコンウェハ上に平行に製造することができ
る。処理の後にウェハをダイシングして、ＩＣを複数の
個々のチップに分ける。これらのチップを次いで、使用
最終製品に、例えばコンピューターシステム、個人電
話、パーソナル・デジタル・アシスタント（ＰＤＡ）の
ような消費者製品及び他の製品に封入する。論議の目的
のために、本発明は単一セルの形成に関して記載する。

【００１４】論議の目的のために、本発明はＤＲＡＭセ
ルに関して述べる。しかしながら、本発明は通常のトレ
ンチキャパシタの形成にも及ぶ。本発明のより良い理解
のために、トレンチキャパシタを使用する慣用のＤＲＡ
Ｍセルを描いた。

【００１５】図１では、慣用のトレンチキャパシタＤＲ
ＡＭセル１００が示されている。このような慣用のトレ
ンチキャパシタＤＲＡＭセルは例えば、Nesbit et al.,
A 0.6μｍ² 256Mb Trench DRAM Cell With Self-Align
ed Buried Strap(BEST), IEDM 93-627 中に記載されて
おり、これはこの場合、全ての目的に関して参照され
る。典型的にはセルのアレイはワード線及びビット線に
より相互接続されて、ＤＲＡＭチップを形成する。

【００１６】ＤＲＡＭセルは基板１０１中に形成された
トレンチキャパシタ１６０を含む。この基板はｐ型ドー
パント（ｐ⁻）、例えばホウ素（Ｂ）で薄くドープされ
ている。このトレンチは典型的には、ｎドーパント（ｎ
^＋）、例えばヒ素（Ａｓ）又はリン（Ｐ）で濃くドープ
されたポリシリコン（ポリ）１６１で充填されている。
例えばＡｓでドープされた埋め込みプレート１６５が、
トレンチの下部を囲む基板中に用意されている。Ａｓが
ドーパント源、例えばＡＳＧからシリコン基板中に拡散
されており、これはトレンチの側面上に形成される。ポ
リ及び埋め込みプレートはキャパシタの電極として作用
する。ノード誘電体１６４が分極を分離する。

【００１７】ＤＲＡＭセルはトランジスタ１１０も含
む。トランジスタにはゲート１１２及び拡散領域１１３
及び１１４が含まれる。チャネルにより分離される拡散
領域は、ｎ型ドーパント、例えばリン（Ｐ）を打ち込む
ことにより形成されている。「ノードジャンクション」
と称されるノード拡散領域１２５はキャパシタをトラン
ジスタに結合させる。このノード拡散領域は、埋め込み
ストラップ１６２を介してトレンチポリからドーパント
を外方拡散することにより形成される。

【００１８】カラー１６８が、トレンチの上部の所に形
成されている。ここで使用されているように、トレンチ
の上部はカラーを含むセクションであり、かつ下部はカ
ラーの下のセクションを含む部分である。カラーは、埋
め込みプレートへのノードジャンクションの漏れを防
ぐ。セルの滞留時間を低減させ、パフォーマンスに悪い
影響を与える再生周波数を増大させるので、漏れは望ま
しくない。

【００１９】ｎ型ドーパント、例えばＰ又はＡｓを含む
埋め込みウェル１７０が基板表面の下に設けられてい
る。埋め込みｎウェル中のドーパントのピーク濃度はほ
ぼ、カラーの下部にある。典型的にはこのウェルは、埋
め込みプレートに対して薄くドープされている。埋め込
みウェルは、ＤＲＡＭセルの埋め込みプレートをアレイ
中に接続するために役立つ。

【００２０】ゲート及びビット線に適当な圧力を与える
ことによるトランジスタの活性化は、トレンチキャパシ
タにアクセスする。通常、ゲートはワード線を形成し、
かつ拡散領域１１３は接続１８３を介してＤＲＡＭアレ
イ中のビット線１８５に結合する。ビット線１８５は、
インターレベル誘電体層１８９により拡散領域から絶縁
されている。

【００２１】浅いトレンチ絶縁（ＳＴＩ）１８０がＤＲ
ＡＭセルを他のセル又は素子から分離するために用意さ
れている。図面から分かるように、ワード線１２０はト
レンチ上に形成されており、それからＳＴＩにより絶縁
されている。ワード線１２０は「通過ワード線」と称さ
れる。このような構成は、「折り返しビット線アーキテ
クチャ」と称される。

【００２２】図２〜３は、ＤＲＡＭセルの埋め込みプレ
ートを形成するための常法を示している。図２では、パ
ッドスタック２０７が基板２０１の表面上に形成されて
いる。このパッドスタックは、様々な層、例えばパッド
酸化物２０４及びパッド停止層２０５、例えば窒化物を
含む。パッドスタックには、パッド停止層上に形成され
るハードマスク層２０６も含まれる。このハードマスク
はトレンチを形成するためのエッチングマスクとなる。
パッドスタックは慣用の平板印刷技術を使用してパター
ン化されて、トレンチ２１０が形成されるべき領域を定
義する。

【００２３】トレンチの形成は、異方性エッチングによ
り、例えば反応性イオンエッチング（ＲＩＥ）により行
われる。次いでトレンチは、埋め込みプレートを形成す
るためのドーパント源としてのＡＳＧ層２２０を裏打ち
される。トレンチを満たす堆積レジスト層２３０との良
好な付着を確実にするために、薄いＴＥＯＳ層がＡＳＧ
上に形成されてもよい。このレジストに凹部を設け、ト
レンチの上部中のＡＳＧを露出する。露出ＡＳＧはウェ
ットエッチングプロセスにより除去される。

【００２４】図３では、レジストの残りの部分が、ＡＳ
Ｇに対して選択的にトレンチから除去されている。例え
ばＴＥＯＳからなる誘電体層２０８がトレンチ上に堆積
されている。ＴＥＯＳ層は、Ａｓによるシリコン側面の
露出上部のオートドーピングを防いでいる。ＡｓをＡＳ
Ｇからシリコン中に外方拡散するために、アニーリング
を行い、埋め込みプレート２６５を形成する。埋め込み
プレートの上部は、埋め込みｎウェル２７０と接続して
いる。埋め込みプレートの形成の後に、ＤＲＡＭの残り
の部分を、例えば図１中に示されているようなＤＲＡＭ
セルが生ずるように制作する。

【００２５】図４は、本発明の１実施態を示している。
図面から分かるように、ＤＲＡＭセル３００にはトレン
チキャパシタ３１０が含まれる。

【００２６】図では、ＤＲＡＭセルは合併絶縁ノードト
レンチ（ＭＩＮＴ）セルである。埋め込みプレートを使
用する他のトレンチセル構造も有用である。０．２５μ
ｍデザインルールを使用する２５６メガビットＤＲＡＭ
チップでは、トレンチキャパシタの寸法は、約０．６０
５μｍ²の１単位セル寸法を有する深さ約７〜８μｍ、
幅０．２５μｍ及び長さ０．５０μｍである。勿論、寸
法はデザイン要求及びデザインルールに応じて変えるこ
とができる。

【００２７】図から分かるように、トレンチキャパシタ
は基板３０１、例えばシリコンウェハ中に形成される。
基板は例えば、第一電気型を有するドーパントで薄くド
ープされている。第一電気型はｐ型であってよく、かつ
ドーパント、例えばＢを含む。濃くドープされた基板、
例えばＰ^＋基板も有用である。基板は例えば、ｐ⁻／ｐ
^＋エピ基板からなる。ｐ⁻／ｐ^＋エピ基板には、薄くド
ープされた（ｐ⁻）エピ部３０３及び濃くドープされた
（ｐ^＋）部基板３０３が含まれる。ｐ^＋エピ部は典型的
には、厚さ約２〜３μｍである。

【００２８】ｐ型ウェル３３０（ｐウェル）はアレイ素
子を基板から絶縁して、漏れ電流を低減している。ｐウ
ェルの濃度は約５×１０¹⁷〜８×１０¹⁷ｃｍ⁻³であ
る。

【００２９】典型的にはトレンチは、第２電気型を有す
るドーパントで濃くドープされたポリ３６１からなる。
ポリは、Ａｓ又はＰのようなｎ型ドーパント（ｎ^＋）で
濃くドープされている。１実施態では、ポリはＡｓで濃
くドープされている。Ａｓの濃度は約１〜２×１０¹⁹ｃ
ｍ⁻³である。

【００３０】本発明の１実施態では、エピタキシャルシ
リコン（エピ）層３６５が、カラー３６８の下のトレン
チ部分であるトレンチの下部を裏打ちしている。場合に
より、エピ層３６５は複数のエピ層からなってもよい。
エピはキャパシタの埋め込みプレートとして作用する。

【００３１】エピ層は例えば、基板表面の下約１．２μ
ｍの所から始まる。この距離はカラーエッジの下部に依
存する。１実施態では、エピ層はポリ３６１と同じ電気
型を有するドーパントでドープされる。エピは、Ａｓ又
はＰのようなｎ型ドーパントでドープされる。Ａｓの濃
度は例えば、約１×１０¹⁹ｃｍ⁻³であり、かつｐの濃
度は例えば、約２×１０¹⁹ｃｍ⁻³である。より高い濃
度も有用である。ドープされていない層も有用である。

【００３２】ノード誘電体層３６４はキャパシタの電極
を分離している。１実施態では、誘電体層は窒化物／酸
化物からなる。酸化物／窒化物／酸化物又は例えば酸化
物、窒化酸化物、又はＮＯＮＯの層スタックの他の好適
な誘電体層も有用である。

【００３３】キャパシタのエピ埋め込みプレート３６５
とＤＲＡＭアレイ内の他のキャパシタとの接続は、第２
導電のドーパントからなる埋め込みウェル３７０であ
る。１実施態では、埋め込みウェルをＡｓ又はＰのよう
なｎ型ドーパントを打ち込むことにより形成する。ウェ
ルの濃度は典型的には約１×１０¹⁷〜１×１０²⁰ｃｍ⁻
³である。埋め込みウェルはｎ型エピ層を用いて形成す
ることもでき、かつ基準電圧に接続される。ＤＲＡＭア
レイ中のキャパシタの埋め込みプレートを一般の基準電
圧に接続する場合には、誘電体層中の最大電界は最小化
され、従って信頼度が改善される。１実施態では、基準
電圧は、ビット線低及び高電圧限界の中間であり、通常
Ｖ_ＤＤ／２と称される。他の基準電圧、例えばアースも
有用である。

【００３４】ストラップ３６２がドープされたポリ上に
設けられる。ドープされたポリ３６１からドーパントが
シリコン中に外方拡散して、トランジスタ及びキャパシ
タを結合するノード拡散領域３２５又はノードジャンク
ションを形成する。図示している実施体は埋め込みスト
ラップを伴い記載されているが、表面ストラップのよう
なカップリングの他のタイプの使用も有用である。

【００３５】カラーがトレンチの上部中に設けられ、か
つ埋め込みプレートのほぼ頂部まで達する。図から分か
るように、カラーは少し、埋め込みストラップ３６２に
合うように、基板表面の下に凹部を設けられる。カラー
は誘電体材料からなる。１実施体では、熱酸化層が初め
に形成され、次いでＴＥＯＳ層がその上に堆積される。
カラーは、ノードジャンクションから埋め込みプレート
への漏れを防ぐか、又は低減する。１実施態では、カラ
ーは深さ約１．２μｍ及び厚さ２０〜９０ｎｍである。

【００３６】ＤＲＡＭセルをアレイ中の他のセルから絶
縁し、かつ隣接キャパシタとの間でのストラップ形成を
防ぐために、ＳＴＩ３８０がトレンチの頂部中に用意さ
れている。図から分かるように、ＳＴＩはトレンチの一
部とオーバーラップし、その際、残った部分により、ト
ランジスタとキャパシタとの間を電流が流れる。１実施
態では、ＳＴＩは通常、トレンチ幅の約半分とオーバー
ラップする。ＳＴＩは、ストラップからストラップへの
漏れを防ぐか、又は低減する。ＳＴＩの深さは約０．２
５μｍである。

【００３７】トランジスタ３１０はゲートスタック３１
２及び、チャネル領域３１９により分離されるドレイン
／ソース拡散領域３１３及び３１４からなる。拡散領域
はｎ型ドーパント、例えばＡｓ又はＰを含む。拡散領域
３１４はノードジャンクション３２５に結合される。
「ワード線」とも称されるゲートスタックはポリ３１５
層からなる。典型的には、ポリは、ｎ又はｐ型ドーパン
トでドープされている。付加的に、ゲートスタックのシ
ート抵抗を低減するために、金属ケイ化物層（図示して
いない）がポリ層の上に形成される。ポリ及びケイ化物
は場合により「ポリサイド」と称される。

【００３８】図から分かるように、ゲートスタックは窒
化物層３１６でキャップされ、これは、ワード線を絶縁
するためのエッチングマスクとして使用される。付加的
に、側面酸化物（図示していない）及びライナー３１７
が、ワード線を絶縁するために使用される。ライナーは
例えば窒化物又は他の好適な材料からなる。このライナ
ーは、ボーダーレスコンタクト３８３を形成する間のエ
ッチングストップとしても作用する。ボーダーレスコン
タクトは、拡散領域３１３とビット線３８５との間の接
続を用意する。ＢＰＳＧのような誘電体層３８９又は酸
化物のような他の誘電体材料がビットラインを拡散領域
から絶縁する。典型的には、接触スタッドをゲートから
絶縁するためにバリア又はライナー層（図示していな
い）が接触開口部を裏打ちする。

【００３９】通過ワード線３２０がＳＴＩ３８０上に形
成される。通過ワード線は、ＳＴＩ及び厚いキャップ酸
化物によりトレンチから絶縁されている。１実施態で
は、通過ワード線のエッジを実質的にトレンチ側面と一
直線上に並べる。このような構造は、折り返しビット線
アーキテクチャと称される。他の構造、例えばオープン
又はオープン折り返しアーキテクチャも有用である。付
加的に、他のセルデザインの使用、例えば縦型トランジ
スタも有用である。

【００４０】前記のように、第１電気型はｐ型であり、
かつ第２電気型はｎ型である。本発明はｎ型基板中に形
成されたｐ型ポリを有するトレンチキャパシタに適用す
ることもできる。更に、所望の電気特性を達成するため
に、基板、ウェル、埋め込みプレート、及びＤＲＡＭセ
ルの他の素子を不純物原子で薄く又は濃くドープするこ
とが可能である。

【００４１】図４中に示されているように、トレンチキ
ャパシタには、エピ層又は複数のエピ層で形成された埋
め込みプレートが含まれる。エピ層は例えば選択的に、
トレンチの下部上に形成される。他の利点の中でも、エ
ピ埋め込み層の使用は、改善された収率をもたらすｐ⁻
／ｐ^＋基板の使用を可能にする。例えば、ｐ⁻／ｐ^＋基
板はラッチを低減し、ウェハのそりを低減し、かつ不純
物の内部ガッタリングを改善する。１実施態では、トレ
ンチキャパシタのカラーは、選択的エピ成長及びノード
誘電体堆積の前に形成される。選択的エピ成長の前にカ
ラーを形成することにより有利に、カラーに対して自発
的に直線上に並ぶ埋め込みプレートがもたらされる。

【００４２】図５〜１０は、２工程トレンチエッチング
プロセスを使用して、本発明の１実施態によりＤＲＡＭ
セルを形成するための方法を示している。図５では、Ｄ
ＲＡＭセルがその上に製造されている基板４０１が用意
されている。基板は例えばシリコンからなる。他の半導
体基板も有用である。典型的には、基板は例えばＢのよ
うなＰ型ドーパント（Ｐ⁻）を用いて薄くドープされて
いる。Ｂの濃度は約１〜２×１０¹⁶ｃｍ⁻³である。濃
くドープされたｐ型（ｐ^＋）基板を形成するＢのより高
い濃度も有用である。特に、ｐ⁻／ｐ^＋エピ基板が有用
である。このような基板は例えば、ｐ⁻エピ部３０２及
びｐ^＋基板３０３を含む。典型的にはエピ部は約２〜３
μｍ厚であり、ドーパント濃度は約１０¹⁸〜１０²⁰ｃｍ
⁻³である。ｐ^＋又はｐ⁻／ｐ^＋基板中にドーパントが
外方拡散するのを回避するために、低温度酸化物（ＬＴ
Ｏ）堆積法により形成された酸化物層でウェハの背面を
シールすることができる。

【００４３】基板はｎ型埋め込みウェル４７０を含んで
もよい。埋め込みウェルはＰ又はＡｓドーパントを含
む。１実施態では、埋め込みウェル領域を定義するため
にマスクをパターン化する。ｎ型ドーパント、例えばＰ
が基板の埋め込みウェル領域中に打ち込まれる。典型的
には、埋め込みウェル領域は、サポート素子の下ではな
くアレイ素子の下に位置する。形成されるカラーの下部
領域中にＰドーパントのピーク濃度が堆積するような十
分なエネルギー及び用量を用いて、打ち込みを行う。埋
め込みウェルにより、ｐウェルが基板から絶縁され、更
にエピプレートの間に導電橋が形成される。打ち込みの
濃度及びエネルギーは約１．５ＭｅＶで約＞１×１０¹³
ｃｍ⁻²である。場合により、打ち込み及び基板表面上
でのエピ層の成長により埋め込みウェルは形成される。
このような技術は、Bronner et al.に対する米国特許
（ＵＳ）第５２５０８２９号明細書中に記載されてお
り、これはこの場合全ての目的のために参照される。

【００４４】典型的には、パッドスタック４０７が基板
表面上に形成される。パッドスタックは例えば、パッド
酸化物層４０４及び研磨停止層４０５を含む。研磨停止
層は、連続法のための研磨又はエッチング停止として作
用し、かつ例えば窒化物からなる。パッドスタックはハ
ードマスク層４０６も含み、典型的にはＴＥＯＳからな
る。他の材料、例えばＢＳＧもハードマスク層のために
有用である。トレンチ４０９がその中に形成される領域
を定義するために、ハードマスク層は慣用の平板印刷技
術を使用してパターン化される。トレンチ４０９には、
その上部中でカラー４６８が含まれる。

【００４５】図６では、エピ層４６５が、カラーの下の
トレンチ部分に堆積されている。エピ層はＰ又はＡｓの
ようなｎ型ドーパントでドープされている。１実施態で
はエピ層は、酸化物に対して選択的に形成される。この
ような技術は、選択的エピ成長（ＳＥＧ）とも称され
る。ＳＥＧは例えばWolf, Silicon Processing for the
VLSI Era, Vol.2, Lattice Press, 1990 中に記載され
ており、これはこの場合全ての目的のために参照され
る。ＳＥＧは露出シリコン上にエピを形成する。結果と
して、エピはトレンチの下部中の露出側面上に形成さ
れ、一方でマスクとしてのカラー及びパッドスタック
は、その上でのエピ成長を防ぐ。

【００４６】エピ層が１実施態では急速熱化学蒸着法
（ＴＲＣＶＤ）により堆積される。他の化学蒸着技術も
エピ層を堆積するために有用である。様々なシリコン源
又は前駆体、例えばシリコン四塩化物（ＳｉＣｌ₄）、
ジクロロシラン（ＳｉＨ₂Ｃｌ₂）、トリクロロシラン
（ＳｉＨＣｌ₃）及びシラン（ＳｉＨ₄）がエピ成長に有
用である。水素（Ｈ₂）は希釈剤として、かつ塩化水素
（ＨＣｌ）ガスはエピ成長の選択性を強めるために使用
される。

【００４７】１実施態では、エピ層はその場で、エピ成
長の間にドーパントによりドープされる。その場でのド
ーピングは、成長の間に反応器中にドーパントをフロー
させることにより達成される。例えば、ＰＨ₃（Ｐ源）
又はＡｓＨ₃（Ａｓ源）が、ｎドープされたエピ層を用
意するために反応器中に導入される。ｐ型エピ層も有用
である。Ｂ₂Ｈ₆はｐ型エピ層のためのｐ型ドーパント源
として使用される。例えばｐ型エピ層はｐチャネルアレ
イ素子と共に使用することができる。典型的には約５〜
５０ｎｍ／分の十分に高い成長速度を達成するために、
堆積温度は約８５０〜１０５０℃である。勿論、温度を
変化させて、前記の成長速度よりも高い、又は低い成長
速度にすることができる。選択性は、エピ成長の間にＨ
ＣＩ及びＨ ₂フロー及び／又は圧力を変化させることに
より制御される。

【００４８】埋め込みプレートのドーパント濃度はデザ
イン要求に左右される。例えば、バイアス電圧の存在す
る所で電流を効果的に防ぐように望まれている充電領域
空間よりも厚い、濃くドープされた埋め込みプレートを
用意することが望ましい。ドーパント濃度は約１×１０
¹⁸〜１×１０²¹である。典型的には、ドーパント濃度は
約１×１０¹⁹〜１×１０²⁰である。

【００４９】埋め込み層の厚さはデザイン要求及びドー
パント濃度に左右される。典型的には厚さは約１〜１０
ｎｍである。エピ層の最低必要厚は逆に、その中のドー
パント濃度に関している。濃度が高くなる程、最低必要
厚は薄くなる。反対に、濃度が低くなる程、最低必要厚
は厚くなる。約４×１０¹⁹ｃｍ⁻³のドーパント濃度を
有するエピ層の場合には、プレートの厚さは約４ｎｍ又
はそれ以上である。ドーパント濃度がファクター１０よ
り低下した場合には、エピプレートの厚さは約４０ｎｍ
又はそれ以上になる。

【００５０】いくつかの実施態では、未ドープの、又は
薄くドープされた（ｐ⁻）エピスペーサー層が基板とよ
り濃くドープされたエピ埋め込みプレートとの間に用意
される。エピスペーサー層は特に、ｐ^＋基板が使用され
る場合に有用である。スペーサー層はｎ^＋エピ埋め込み
プレートとｐ^＋基板との間でのドーパントの分離を改善
する。スペーサー層の厚さは例えば、約１〜１０ｎｍで
ある。

【００５１】図７中では、誘電体層４６４はウェハ表面
上に形成されており、その際、カラー及びエピ埋め込み
層を含むトレンチ内部を覆っている。誘電体層はノード
誘電体として作用して、キャパシタの電極を分離してい
る。１実施態では、誘電体層は窒化物／酸化物（ＮＯ）
被膜スタックからなる。ＮＯフィルムスタックは例え
ば、窒化物層を堆積することにより形成される。ＦＴＰ
ツール中でのＣＶＤを窒化物堆積するために使用するこ
とができる。典型的には窒化物層の厚さは約５ｎｍであ
る。次いで、窒化物層は約９００℃の温度で酸化され
て、強化される。酸化プロセスにより、窒化物層と同じ
か、若干多い厚さを主に有するＮＯ層が生じる。ＮＯ層
の使用はノード誘電体の品質を改善する。他の誘電体膜
又は膜スタック、例えば酸化物、オキシ窒化物、酸化物
／窒化物／酸化物（ＯＮＯ）、酸化物／窒化物／酸化物
／窒化物（ＯＮＯＮ）、又は窒化物／酸化物／窒化物／
酸化物（ＮＯＮＯ）を使用することもできる。

【００５２】ポリ層４６１がウェハ表面上に堆積され、
トレンチを充填し、かつパッドスタックを被覆する。ポ
リは例えばＣＶＤにより堆積される。図面から分かるよ
うに、ポリ層は不均一である。ポリ層はその場でｎ型ド
ーパント、例えばｐ及びＡｓでドープされる。１実施態
では、ポリ層はＡｓでドープされる。ポリ層中のＡｓ濃
度は約１×１０¹⁹〜１×１０²⁰ｃｍ⁻³である。ドープ
されたポリはキャパシタのノード電極として作用する。

【００５３】図８では、ポリ層は化学機械的研磨（ＣＭ
Ｐ）により研磨されている。パッド停止層４０５はＣＭ
Ｐ停止層として作用し、窒化物層に達っしたら研磨を停
止させる。結果として、パッドスタック（ハードマスク
層４０６を含む）を被覆する過剰のポリは除かれ、窒化
物層４０５とトレンチポリの間の主に平坦な表面が、後
続の処理のために残る。

【００５４】いくつかの実施態では、ハードマスクはプ
ロセスフローの早期に除去される。

【００５５】ウェハの表面を平坦化した後、トレンチ中
のドープされたポリ４６１に例えば反応性イオンエッチ
ング（ＲＩＥ）により凹部を設ける。１実施態中では、
ポリにシリコン表面下約１００ｎｍまでの凹部を設け
る。凹部を設けることにより、カラー４６８の上部が露
出する。カラーの露出部を典型的にはウェットエッチン
グにより除去する。ウェットエッチングがカラーをオー
バーエッチングし、ポリの表面下に凹部が設けられる。
典型的には、オーバーエッチングによりカラーに、ポリ
の下約５０ｎｍに凹部が設けられる。

【００５６】ポリ層４６２が基板上に堆積され、これは
窒化物層を被覆し、かつトレンチの凹部を充填する。典
型的には、ポリ層は固有の、又はドープされていないポ
リ層である。非晶質シリコンも、トレンチを充填するた
めに有用である。デザイン要求に応じて層４６２は、抵
抗性を低減するためにドープされてもよい。ポリ層は、
窒化物層に対して平坦化される。平坦化の後に、トレン
チ中のポリに凹部を、例えば基板表面下約５０ｎｍに設
けて、埋め込みストラップ４６２を形成する。上記の例
では、埋め込みストラップは厚さ約１０ｎｍである。勿
論、様々に凹部を設けることにより、デザイン要求に特
異的な埋め込みストラップが生じるように最適化するこ
とができる。

【００５７】図９中では、ＤＲＡＭセルの活性領域が定
められている。反射防止被覆（ＡＲＣ）が基板表面上に
堆積され、窒化物層及びストラップを被覆している。Ａ
ＲＣが、活性領域（ＡＡ）を定めるための平板印刷工程
の結果を改善するために使用される。レジスト層がＡＲ
Ｃ層の上に形成され、ＡＡエッチングマスクとして作用
する。活性領域を次いで慣用の平板印刷技術により定め
る。次いでセルの非活性領域を、例えばＲＩＥにより異
方性エッチングして、その中に浅いトレンチ４７９を形
成する。非活性領域は、ＳＴＩが形成されるべき領域で
ある。

【００５８】図からわかるように、非活性領域はトレン
チ部分とオーバーラップしていて、ストラップ部とは切
り離されている。このオーバーラップにより、埋め込み
ストラップ部は残り、記憶ノードとノードジャンクショ
ンとの間に電流が流れる。典型的には、ＳＴＩはトレン
チ幅の約半分とオーバーラップする。ＳＴＩの深さは埋
め込みストラップの下にあり、隣接セルとの間のストラ
ップ漏れに対してストラップを防ぐ。ＳＴＩの深さはシ
リコン表面下約０．２５μmである。

【００５９】非活性領域がエッチングされた後に、レジ
スト及びＡＲＣ層を除去する。レジスト又はＡＲＣ残留
物が残留するのを確実に防ぐために、清浄工程が推奨さ
れる。酸素がシリコン及びポリ側面中に拡散するのを防
ぐために、窒化物ライナー４８１を用意して、非活性領
域を保護する。典型的には、窒化物層を形成する前に不
活性化物を露出シリコン上に熱により成長させる。窒化
物ライナーを例えば、低圧化学蒸着法（ＬＰＣＶＤ）に
より形成する。窒化物ライナーは基板表面上で形成さ
れ、窒化物層及び非活性ＳＴＩ領域を被覆する。

【００６０】誘電体材料が基板表面上で形成される。誘
電体材料は例えば、ＳｉＯ₂からなる。１実施態では、
誘電体材料はＴＥＯＳである。誘電体層の厚さは非活性
領域を充填するために十分である。基板表面は研磨され
て、ＳＴＩ及び窒化物の頂部表面は本質的に平坦であ
る。

【００６１】図１０では、次いでパッド窒化物層は例え
ば、ウェット化学的エッチングにより除去される。ウェ
ット化学的エッチングは酸化物に対して選択性である。
パッド酸化物もこの時点で、シリコンに対して選択的な
ウェット化学的エッチングにより除去される。パッド酸
化物を除去した後に、酸化物層がウェハ表面上に形成さ
れる。「ゲート犠牲層」と称される酸化物層は、後続の
打ち込みのためのスクリーン酸化物として作用する。

【００６２】ＤＲＡＭセルのｎチャネルアクセストラン
ジスタのためのｐ型ウェル４３０領域を定めるために、
レジスト層が酸化物層の頂部上に堆積され、かつ適当に
パターン化されて、ｐウェル領域を露出する。図からわ
かるように、ｐ型ドーパント、例えばホウ素（Ｂ）がウ
ェル領域中に打ち込まれる。ドーパントはかなり深く打
ち込まれて、パンチスルーを防ぎ、かつシート抵抗を低
減する。ドーパント特性は、所望の電気的特性、例えば
ゲートしきい電圧（Ｖｔ）を達成するために調整され
る。

【００６３】加えて、ｎチャネル支持回路用のｐ型ウェ
ルも形成される。コンプリメンタリー金属酸化物シリコ
ン（ＣＭＯＳ）素子中のコンプリメンタリーウェルのた
めにｎ型ウェル（ｎウェル）が形成される。付加的平板
印刷及び打ち込み工程がｎウェルの規定及び形成のため
に必要である。ｐウェルと同様に、ｎウェルの特性は所
望の電気的特性が得られるように調整される。ウェルが
形成された後に、ゲート犠牲層が除去される。

【００６４】ゲート酸化層４１１が形成され、かつトラ
ンジスタが形成されるべき領域を被覆するようにパター
ン化される。トランジスタを形成するために、ポリ４１
５のような層（ＷＳｉ_ｘのようなケイ化物を含む；この
際ｘ＝２〜３）及び窒化物４１６が次いで、基板表面上
に形成される。次いで、これらの層をパターン化して、
ＤＲＡＭセルのトランジスタ４１０のゲートスタックを
形成する。通過ゲートスタック４２０は典型的にはトレ
ンチ上に形成され、かつそれから、トレンチ頂部上のＳ
ＴＩ及び酸化物により絶縁される。拡散領域４１３及び
４１４が、Ｐ又はＡｓのようなｎ型ドーパントを打ち込
むように形成される。１実施態では、Ｐドーパントがソ
ース及びドレイン領域中に打ち込まれる。用量及びエネ
ルギーは所望の操作特性を達成するドーパント特性が生
じるように選択される。拡散及びゲートに対する拡散領
域の整列を改善するために、窒化物スペーサー（図示さ
れていない）が推奨される。トランジスタをトレンチに
接続するために、ノードジャンクション４２５を、スト
ラップ４６２を介してドーパントを外方拡散することに
より作成する。

【００６５】誘電体層４８９をウェハ表面上に形成し、
かつ平坦化し、ゲート及び基板表面を被覆する。この誘
電体層は例えば、ＢＰＳＧよりなる。他の誘電体層、例
えばＴＥＯＳも使用することができる。窒化物からなる
ライナー層４１７は例えば、誘電体層４８９の前に、ボ
ーダーレス接続開口部を形成するためのエッチングスト
ップとして作用させるために形成される。図から分かる
ように、ボーダーレス接続開口部４８３はエッチングさ
れて、拡散領域４１３は露出される。次いで接続開口部
を導電材料、例えばｎ^＋ドープされたポリシリコン又は
他の導電材料を用いて充填し、その中にコンタクトスタ
ッドを形成する。ビット線４８５と表される金属層が誘
電体層上に形成されて、コンタクトスタッドを介して拡
散領域と接続する。

【００６６】場合により、埋め込みストラップの代わり
に表面ストラップが使用される。表面ストラップの使用
は、ポリに凹部を設けて、図８で前記されたような埋め
込みストラップを形成することを必要としない。キャパ
シタとトランジスタとを接続するための表面ストラップ
を形成するための技術は良く知られており、かつここに
は記載しない。

【００６７】図１１〜１３は、エピ埋め込みプレートを
形成する前にカラーを形成するためのプロセスを示して
いる。このようなプロセスは同時に提出されたＵＳ特許
出願ＵＳＳＮ（番号未定、発明の名称「絶縁カラーを有
するトレンチキャパシタ」（代理人整理番号９８Ｐ７４
９１）中に記載されており、これはこの場合、全ての目
的に関して参照される。図１１から分かるように、半導
体基板５０１が準備される。この基板は例えばシリコン
からなる。１実施態では、この基板はｐ⁻／ｐ ^＋エピ基
板である（ｐ⁻エピ部５０３及びｐ^＋基板５０２）。場
合により、基板はｐ⁻基板である。基板の他のタイプも
使用することができる。基板には埋め込みウェル５７０
が含まれる。基板表面上に、パッド酸化物、パッド窒化
物及びハードマスク層のような様々なパッド層からなる
パッドスタック５０７が存在する。パッドスタックをパ
ターン化し、トレンチ５０９がＲＩＥによりその中に形
成される領域を定める。このトレンチを、ポリ又は非晶
質シリコンのような犠牲材料５１１で充填する。約１０
５０〜１１００℃まで安定な他の犠牲材料も使用するこ
とができる。この犠牲材料に、カラー底部と同じ深さの
凹部を設ける。

【００６８】誘電体層５６７を堆積させ、トレンチ側面
及び犠牲材料表面を裏打ちする。誘電体層は例えば、カ
ラー酸化物として作用する酸化物からなる。１実施態で
は、初めに熱酸化物の薄層を成長させ、その上にＴＥＯ
Ｓ層を堆積させることにより、誘電体層が形成される。
酸化物の厚さは例えば約５〜１０ｎｍであり、かつカラ
ーは約２０〜５０ｎｍ厚である。場合により、誘電体層
は熱酸化物からなる。窒化物ライナーが誘電体層の上に
形成されてもよい。カラーとして作用する他のタイプの
誘電体も使用することができる。

【００６９】図１２から分かるように、カラーオープン
エッチングを行い、犠牲材料５１１を露出させる。ＲＩ
Ｅのような異方性エッチングがカラーを開口するために
使用される。ＲＩＥはさらに、パッドスタック表面及び
開口部４０２の底部から誘電体層を除去し、誘電体層は
シリコン側面上で残ったままでカラー４６８を形成す
る。図で示されているように、開口部４０２のトレンチ
側面を裏打ちする誘電体層の上部は、ＲＩＥ由来の腐食
の結果としてテーパされる。しかしながら、次いでカラ
ーにテーパの点を過ぎて基板表面の下まで凹部を設ける
ので、テーパはカラーの機能性に不利に作用することは
ない。

【００７０】図１３では、犠牲材料５１１が例えばウェ
ットエッチングにより除去され、トレンチの底部中のト
レンチ側面を露出させている。このプロセスは図５〜１
０での記載と同様に続けられる。

【００７１】場合により、カラーはＬＯＣＯＳ酸化によ
り形成されうる。ＬＯＣＯＳ酸化技術は例えば、ＵＳ特
許第５６５６５３５中に記載されており、これはこの場
合、全ての目的のために参照される。このような技術で
は、窒化物層はトレンチが形成された後に堆積される。
窒化物層がトレンチ側面を裏打ちする。窒化物層は十分
な厚さを有し、トレンチ側面を酸化から保護する。典型
的には、窒化物層は約５０Ａ厚である。次いでレジスト
を堆積させ、それからカラーのほぼ底部までの凹部を設
け、トレンチ上部中の窒化物層を露出させる。ウェット
エッチングにより、露出窒化物が除去される。レジスト
が除去され、窒化物層はトレンチ底部を裏打ちしたまま
である。次いでＬＯＣＯＳ酸化が、トレンチ上部中の露
出トレンチ側面中に酸化物カラーを形成するために推奨
される。ＬＯＣＯＳカラーの厚さは例えば、約２０〜３
０ｎｍである。プロセスは図５〜１０で記載されたよう
に続けられる。

【００７２】図１４から１６はエピ埋め込みプレートを
形成する前にカラーを形成するための別のプロセスを示
している。図１４から分かるように、半導体基板６０１
は準備される。基板は例えばシリコンからなる。基板は
例えばｐ⁻／ｐ^＋エピ基板であってよい（ｐ⁻エピ部６
０３及びｐ^＋基板部６０４）。ｐ⁻基板のような他のタ
イプの基板も使用することができる。基板には埋め込み
ウェル６７０が含まれる。基板表面上には、様々なパッ
ド層、例えばパッド酸化物、パッド窒化物及びハードマ
スク層からなるパッドスタック６０７が存在する。パッ
ドスタックをパターン化して、トレンチがＲＩＥにより
その中に形成される領域を定める。

【００７３】規定された領域を次いで例えば、反応性イ
オンエッチング（ＲＩＥ）によりエッチングして、基板
を露出するためにパッドスタック中に開口部を形成す
る。露出基板は、ほぼカラー底部を規定する深さまでエ
ッチングされて、トレンチ６０８を形成する。１実施態
では、開口部６０８が約１〜１．５μｍの深さまでエッ
チングされる。勿論、この深さはデザイン要求により変
えられる。誘電体層６６７が堆積され、トレンチ側面及
びトレンチ底部を裏打ちする。誘電体層は例えばカラー
酸化物として作用する酸化物からなる。１実施態では、
初めに約５〜１０ｎｍ厚まで熱酸化物層を成長させ、続
いてＴＥＯＳ層をその上に堆積させることにより誘電体
層を形成する。典型的には、カラーは約２０〜５０ｎｍ
厚である。場合により、誘電体層は熱酸化物からなる。
窒化物ライナーを誘電体層上に形成することができる。
カラーとして作用する他のタイプの誘電体を使用するこ
ともできる。

【００７４】図１５では、カラーオープンエッチングが
行われ、トレンチ６０８の底部表面で基板が露出してい
る。ＲＩＥのような異方性エッチングがカラーを開口す
るために使用される。ＲＩＥは更にパッドスタック表面
及びトレンチ６０８の底部から誘電体層を除去し、その
際、誘電体層はシリコン側面上で残ったままであり、カ
ラー６６８を形成する。示されているように、開口部６
０８のトレンチ側面を裏打ちする誘電体層の上部はＲＩ
Ｅ由来の腐食の結果としてテーパされている。しかし、
カラーは次いで、テーパの点を過ぎて基板表面下までの
凹部を設けられるので、テーパはカラーの機能性に不利
な影響を与えない。

【００７５】図１６ではＲＩＥが行われている。ＲＩＥ
はトレンチ底部のところで露出基板表面をエッチング
し、その深さを延ばす。ＲＩＥは基板をエッチングし
て、トレンチ６０９の底部６６９を形成する。典型的に
は、トレンチは基板表面下約６〜８μｍである。勿論、
トレンチの深さは工程能力と同様にデザイン要求によ
る。ハードマスク層をトレンチの形成の後に除去するこ
とができる。典型的には、ハードマスクをウェットエッ
チングにより除去する。場合により、ハードマスクはプ
ロセスフロー中の後の方で除去することができる。この
プロセスは図５〜１０に記載されているように続けられ
る。

【００７６】様々な実施態を参照を用いて本発明を詳述
したが、本発明の範囲から外れることなく本発明を適宜
変更することが可能であることは当業者には、理解され
ると考えている。多くの例では、トレンチキャパシタを
表面ストラップと共に形成したが、同様に他のセル又は
ビット線構造も推奨することができる。

【００７７】本発明の範囲は従って、前記の記載から規
定されるべきではなく、添付の請求項から規定されるべ
きである。

【図面の簡単な説明】

【図１】従来技術によるＤＲＡＭセルを示す図。

【図２】ＤＲＡＭセル中に埋め込みプレートを形成する
ための慣用の方法の１工程を示す図。

【図３】ＤＲＡＭセル中に埋め込みプレートを形成する
ための慣用の方法の、図２に示す工程に続く１工程を示
す図。

【図４】本発明によるＤＲＡＭセルを示す図。

【図５】図４のＤＲＡＭセルを形成するための本発明の
１実施態方法の１工程を示す図。

【図６】図４のＤＲＡＭセルを形成するための本発明の
１実施態方法の、図５に示す工程に続く１工程を示す
図。

【図７】図４のＤＲＡＭセルを形成するための本発明の
１実施態方法の、図６に示す工程に続く１工程を示す
図。

【図８】図４のＤＲＡＭセルを形成するための本発明の
１実施態方法の、図７に示す工程に続く１工程を示す
図。

【図９】図４のＤＲＡＭセルを形成するための本発明の
１実施態方法の、図８に示す工程に続く１工程を示す
図。

【図１０】図４のＤＲＡＭセルを形成するための本発明
の１実施態方法の、図９に示す工程に続く１工程を示す
図。

【図１１】本発明の１実施態によりカラーを形成するた
めの方法の１工程を示す図。

【図１２】本発明の１実施態によりカラーを形成するた
めの方法の、図１１に示す工程に続く１工程を示す図。

【図１３】本発明の１実施態によりカラーを形成するた
めの方法の、図１２に示す工程に続く１工程を示す図。

【図１４】本発明によりカラーを形成するための別の方
法の１工程を示す図。

【図１５】本発明によりカラーを形成するための別の方
法の、図１４に続く１工程を示す図。

【図１６】本発明によりカラーを形成するための別の方
法の、図１５に続く１工程を示す図。

【符号の説明】

３１０トレンチキャパシタ、３６５エピタキシャ
ルシリコン（エピ）層、３６８カラー

Claims

【特許請求の範囲】

【請求項１】トレンチの上部を裏打ちする酸化物カラ
ーの下方にトレンチ側面の下部を裏打ちするエピタキシ
ャル層を有するトレンチキャパシタを含むことを特徴と
する、半導体集積回路。