JPH11345968A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH11345968A
JPH11345968A JP10153376A JP15337698A JPH11345968A JP H11345968 A JPH11345968 A JP H11345968A JP 10153376 A JP10153376 A JP 10153376A JP 15337698 A JP15337698 A JP 15337698A JP H11345968 A JPH11345968 A JP H11345968A
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Kazutoshi Ishii
和敏 石井
Sumitaka Goshima
澄隆 五島
Yasuhiro Omoya
靖弘 母家
Tatsuya Kitsuta
達也 橘田
Yoshihide Kanakubo
圭秀 金久保
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Seiko Instruments Inc
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 電界効果型ＭＯＳトランジスタを少ない製造
工程で形成できるため、低コストの半導体集積回路装置
を実現できる。 【構成】 半導体基板の表面付近にゲート絶縁膜を介し
てゲート電極を設け、ゲート電極の一部分に隣接した領
域にゲート絶縁膜の一部および厚い酸化膜の一部を介し
て第二導電型高濃度不純物領域を設け、ゲート電極の一
部分と相対するゲート電極の反対部分に隣接した領域に
ゲート絶縁膜の一部および厚い酸化膜の一部を介して第
二導電型高濃度不純物領域を設け、ゲート電極および第
二導電型高濃度不純物領域を囲んで素子分離用第一導電
型高濃度不純物領域を設けた構成を成す。

Description

【発明の詳細な説明】
【０００１】
【発明の利用分野】本発明は、半導体集積回路装置に関
する。特に，液晶表示パネルの液晶用、サーマルヘッド
プリンタ用、クオーツ時計用等の半導体集積回路装置に
有効である。
【０００２】
【発明の属する技術分野】本発明は、絶縁ゲート電界効
果型の半導体集積回路および製造方法に関し、特に液晶
駆動用、感熱紙抵抗駆動用等のドライバーＩＣやクオー
ツ時計用等のｌＣに関する。
【０００３】
【従来の技術】従来のＮ型半導体装置は、Ｐ型半導体基
板表面付近にゲート絶縁膜を介してゲート電極設げ、Ｐ
型半導体基板の表面付近のゲート電極の一部分に隣接し
た領域にゲート絶縁膜の一部を介してＮ型のドレイン領
域を設け、ゲート電極の一部分と相対するゲート電極の
一部分に隣接した領域にゲート絶縁膜の一部を介してＮ
型のソース領域を設け、Ｎ型ドレイン領域とＮ型ソース
領域に挟まれたゲート電極およびＮ型ドレイン領域およ
びＮ型ソース領域を囲んで素子分離用Ｐ型低濃度不純物
領域を設け、素子分離用Ｐ型低濃度不純物領域上に素子
分離用の厚い酸化膜を設けていた。
【０００４】また、従来のＰ型半導体装置は、Ｐ型半導
体基板の表面付近にＮ型低濃度不純物拡散領域を設け、
Ｎ型低濃度不純物拡散領域表面付近にゲート絶縁膜を介
してゲート電極設け、Ｎ型低濃度不純物拡散領域の表面
付近のゲート電極の一部分に隣接した領域にゲート絶縁
膜の一部を介してＰ型のドレイン領域を設け、ゲート電
極の一部分と相対するゲート電極の一部分に隣接した領
域にゲート絶縁膜の一部を介してＰ型のソース領域を設
け、Ｐ型ドレイン領域とＰ型ソース領域に挟まれたゲー
ト電極およびＰ型ドレイン領域およびＰ型ソース領域を
囲んで素子分離用Ｎ型低濃度不純物領域を設け、素子分
離用Ｎ型低濃度不純物領域上に素子分離用の厚い酸化膜
を設けていた。
【０００５】また、従来の半導体集積回路装置の製造方
法においては、Ｐ型半導体基板の表面付近にリソグラフ
ィー技術とイ才ン注入と熱拡散によりＮ型低濃度拡散領
域を形成する平程と、素子分離用の厚い酸化膜と素子分
離用低濃度不純物領域をＬＯＣＯＳ法により形成する工
程と、Ｐ型半導体基板およびＮ型低濃度拡散領域の能動
嶺域表面付近にゲート酸化膜を形成しポリシリコンを堆
積，不純物注入後選択的にエッチシグ除してゲート電極
およびポリシリコン配線を形成する工程と、リソグラフ
ィー技術とイオン注入とによりゲート電極に対しセルフ
アライメント的にＮ型ドレイン領域とＮ型ソース領域を
形成する工程と、リソグラフィー技術とイオン注入とに
よりゲート電極に対しセルフアライメント的にＰ型ドレ
イン領域とＰ型ソース領域を形成する工程と、層間絶縁
膜を堆積後リソグラフィー技術により選択的に工ッチン
グ除去してメタル配線用コンタクトホールを形成しメタ
ルを物理的に成膜後リソグラフィー技術により選択的に
エッチング除去してメタル配線を形成し絶縁膜を堆積後
リソグラフィー技術により選択的に工ッチング除去して
保護膜を形成する工程とによって、複数のＣＭＯＳ電界
効果型トランジスタを集積化していた。
【０００６】
【発明が解決しようとする課題】従来の半導体装置にお
いては、工程数が多く必要となるために、製造コストが
大きく、チップコストを減少できないという欠点があっ
た。
【０００７】
【課題を解決するための手段】そこで本発明は、上記課
題を解決するために以下の手段を用いた。第二導電型半
導体碁板の表面付近に第１のゲート絶縁膜を介して第１
のゲート電極を設け、第一導電型半導体基板の表面付近
の第１のゲート電極の一部分に隣接した領域に第１のゲ
一ト絶縁膜の一部および第１の厚い酸化膜の一部を介し
て第１の第二導電型高濃度不純物領域を設け、第１のゲ
ート電極の一部分と相対する第１のゲート電極の一部分
に隣接した領域に第１のゲート絶縁膜の一部および第２
の厚い酸化膜の一部を介して第２の第二導電型高濃度不
純物領域を設け、第１のゲート電極および第１の第二導
電型高濃度不純物領域および第２の第二導電型高濃度不
純物領域を囲んで素子分離用第二導電型高濃度不純物領
域を設けた。
【０００８】また、第二導電型半導体基板の表面付近に
第二導電型低濃度不純物拡散領域を設け、第二導電型低
濃度不純物拡散領域の表面付近に第２のゲート絶縁膜を
介して第２のゲート電極を設け、第二導電型低濃度不純
物領域の表面付近の第２のゲート電極の一部分に隣接し
た領域に第２のゲート絶縁膜の一部を介して第１の第一
導電型高濃度不純物領域を設け、第２のゲート電極の一
部分と相対する第２のゲート電極の一部分に隣接した領
域１と第２のゲート絶縁膜の一部を介して第２の第一導
電型高濃度不純物領域を設け、第２のゲート電極および
第１の第一導電型高濃度不純物領域および第２の第一導
電型高濃度不純物領域を囲んで素子分離用第二導電型高
濃度不純物領域を設けた。
【０００９】また、第一導電型半導体装置と第二導電型
半導体装置を同一の半導体基板上に設けた。 また、第
１のゲート絶縁膜および第２のゲート絶縁膜を１０ｎｍ
から１００ｎｍの範囲内の膜厚で設けた。また、第１の
厚い酸化膜および第２の厚い酸化膜を４０ｎｍから５０
０ｎｍの範囲内の膜厚で設けた。
【００１０】また、第１の第二導電型高濃度不純物領域
および第２の第二導電型高濃度不純物領域のまわリにそ
れぞれ第１の第二導電型低濃度不純物領域および第２の
第二導電型低濃度不純物領域を設けた。また、素子分離
用第二導電型高濃度不純物領域のまわりに第二導電型低
濃度不純物領域を設けた。
【００１１】また、第１の第一導電型高濃度不純物領域
および第２の第一導電型高濃度不純物領域の外周部分外
側に第２のゲート絶縁膜を介してスペーサーを設けた。
また、素子分離用第１導電型高濃度不純物領域の外周部
分外側に絶縁膜を介してスペーサーを設けた。さらに、
半導体集積回路装置の製造方法においては、第一導電型
半導体基板の表面付近にリソグラフィー技術とイオン注
入と熱拡散により第二導電型低濃度拡散領域を形成する
第１工程と、第一導電型半導体基板および第二導電型低
濃度拡散領域表面付近にゲート酸化膜を形成しポリシリ
コンを堆積，不純物注入後選択的にエツチング除去して
ゲート電極およびポリシリコン配線を形成する第２工程
と、リソグラフィー技術とイオン注入とによりゲート電
極に対しセルフアライメシト的に第ニ導電型高濃度不純
物領域および素子分離用第二導電型高濃度不純物領域を
形成する第３工程と、第二導電型高濃度不純物領域上と
素子分離用第二導電型高濃度不純物領域とゲート電極外
周部分に低温でのウエツト酸化により選択的に厚い酸化
膜を形成する第４工程と、厚い酸化膜およびゲート電極
をマスクとしてセルフアライメント的なイオン注入によ
り第一導電型高濃度不純物領域と素子分離用第一導電型
高濃度不純物領域を形成する第５工程と、層間絶縁膜を
堆積後リソグラフィー技術により選択的にエッチング除
去してメタル配線用コンタクトホールを形成しメタルを
物理的に製膜後リソグラフィー技術により選択的にエツ
チング除去してメタル配線を形成し絶縁膜を堆積後リソ
グラフィー技術により選択的に工ツチング除去して保護
膜を形成する第６工程とによって、複数のＣＭＯＳ電界
効果型トランジスタを集積化した。
【００１２】また、半導体装置の製造方法の工程におい
て、厚い酸化膜およびゲート電極をマスクとしてセルフ
アライメント的なイオン注入と熱拡散により第一導電型
低濃度不純物領域と素子分離用第一導電型低濃度不純物
領域を形成した後、厚い酸化膜および前記ゲート電極を
マスクとしてセルフアライメント的なイオン注入により
第一導電型高濃度不純物領域と素子分離用第一導電型高
濃度不純物領域を形成した。
【００１３】また半導体装置の製造方法において、選択
的に厚い酸化膜を形成した後、熱拡散により第二導電型
高濃度不純物領域および素子分離用第二導電型高濃度不
純物領域の濃度分布を緩やかに形成した。また半導体装
置の製造方法において、リソグラフィー技術とイオン注
入とによりゲート電極１に対しセルフアライメント的に
第二導電型高濃度不純物領域および素子分離用第二導電
型高濃度不純物領域を形成する際、拡散係数の異なる２
種類のドーパントをイオン注人する事により第二導電型
高濃度不純物領域と素子分離用第二導電型高濃度不純物
領域および第二導電型低濃度不純物領域と素子分離用第
二導電型低濃度不純物領域を形成した。また半導体装置
の製造方法において、イオン注入により第一導電型半導
体基板および第二導電型低濃度不純物拡散領域の表面付
近にゲート電極に対しセルフアライメント的に第一導電
型不純物領域を形成した後、リソグラフィー技術とイオ
ン注入とにより選択的にゲート電極に対しセルフアライ
メント的に第二導電型高濃度不純物領域および素子分離
用第二導電型高濃度不純物領域を形成した。
【００１４】
【発明の実施の形態】以下に、この発明の実施例を図面
に基づいて説明する。本発明の半導体装置においては、
多くの作業が必要となるリソグラフィー工程を著しく削
減する事を可能とした製造方法を用いているため、製造
工程の大幅な低減が実現できる。
【００１５】図１は本発明のＭＯＳ型電界効果型半導体
装置のＮチヤネル型とＰチヤネル型のトランジスタおよ
び素子分離領域の概略平面図であり、図３は本発明のＭ
ＯＳ電界効果型半導体装置のＮチヤネル型とＰチヤネル
型のトランジスタおよび素子分離領域の図１Ａ−Ｂ線で
の概略断面図である。まず、Ｎチヤネル型トランジスタ
と素子分離領域について図面に基づいて説明する。Ｐ型
半導体基板１の表面付近に第１のゲート絶縁膜１１を介
してＮＭＯＳＴｒのゲート電極７を設け、Ｐ型半導体基
板の表面付近のゲート電極７の一部分に隣接した領域に
第１のゲート絶縁膜１１の一部および第１の厚い酸化膜
１３の一部を介してＮ型ソース領域３を設け、第１のゲ
ート電極７の一部分と相対する第１のゲート電極７の一
部分に隣接した領域に第１のゲート絶縁膜１１の一部お
よび第２の厚い酸化膜１４の一部を介してＮ型ドレイン
領域４を設け、第１のゲート電極７およびＮ型ソース領
域３およびＮ型ドレイン領域４を囲んでＰ型高濃度不純
物分離領域９を設ける。
【００１６】ここで、第１のゲート絶縁膜１１の膜圧
は、酸化シリコンを用いた場合、２００ｎｍ以下が好ま
しいが、５ｎｍから１００ｎｍが実現しやすく、１０ｎ
ｍから２５ｎｍが最適である。また、第１の厚い酸化膜
１３および第２の厚い酸化膜１４の膜圧は、１０００ｎ
ｍ以下が好ましいが、１００ｎｍから５００ｎｍが実現
しやすく、２００ｎｍから４００ｎｍが最適である。
【００１７】次に、Ｐチヤネル型トランジスタと素子分
離領域について図面に基づいて説明する。Ｐ型半導体基
板１の表面付近に設けられたＮ型低濃度不純物拡散領域
２の表面付近に第２のゲート絶縁膜１２を介して第２の
ゲート電極８を設け、Ｎ型低濃度不純物拡散領域２の表
面付近の第２のゲート電極８の一部分に隣接した領域に
第２のゲート絶縁膜１２の一部を介してＰ型ソース領域
５を設け、第２のゲート電極８の一部分と相対する第２
のゲート電極８の一部分に隣接した領域に第２のゲート
絶縁膜１２の一部を介してＰ型ドレイン領域６を設け、
Ｎ型低濃度不純物拡散領域２中に第２のゲート電極８お
よびＰ型ソース領域５およびＰ型ドレイン領域６を囲ん
で第３の厚い酸化膜１５を介してＮ型高濃度不純物分離
領域１０を設けた。
【００１８】ここで、第２のゲート絶縁膜１２の膜圧
は、酸化シリコンを用いた場合、２００ｎｍ以下が好ま
しいが、５ｎｍから１００ｎｍが実現しやすく、１０ｎ
ｍから２５ｎｍが最適である。また、第３の厚い酸化膜
１５の膜圧は、１０００ｎｍ以下が好ましいが、１００
ｎｍから５００ｎｍが実現しやすく、２００ｎｍから４
００ｎｍが最適である。
【００１９】ここまで説明してきた本発明のＭＯＳ型電
界効果型半導体装置のＮチヤネル型とＰチヤネル型のト
ランジスタおよび素子分離領域を有する半導体集積回路
装置を形成する場合、電源電圧がＰ型半導体基板１とＮ
型低濃度不純物拡散領域２の間に印可される。一般的に
は、５Ｖ±１０％、３Ｖ±１０％、１．５Ｖ±１０％、
等が用いられ、さらに０．８Ｖ±１０％が用いられる場
合も有る。ここまでに記述した半導体装置は、Ｎ型ドレ
イン領域４とＰ型高濃度不純物分離領域９間の接合耐圧
およびＰ型ドレイン領域６とＮ型高濃度不純物分離領域
１０間の接合耐圧以下の低い電源電圧でしか使用できな
い。
【００２０】そこで、本発明ではＮ型ドレイン領域４と
Ｐ型高濃度不純物分離領域９間およぴＰ型ドレイン領域
６とＮ型高濃度不純物分離領域１０間の不純物濃度プロ
ファイルを緩やかに形成した。ここで、不純物濃度プロ
ファイルを緩やかに形成するために、Ｎ型ドレイン領域
４とＮ型高濃度不純物分離領域１０を囲んでＮ型低濃度
不純物領域１６を設ける方法と、Ｐ型ドレイン領域６と
Ｐ型高濃度不純物分離領域９を囲んでＰ型低濃度不純物
領域１７を設ける方法と、第１の厚い酸化膜１３と第２
の厚い酸化膜１４と第３の厚い酸化膜１５の側壁にスペ
ーサーを設ける方法がある。Ｎ型低濃度不純物領域１６
およびＰ型低濃度不純物領域１７の不純物濃度は、それ
ぞれ接合する反対導電型の不純物領域との接合耐圧が電
源電圧以上になるように設定する。
【００２１】参考までに図４に本発明のＭＯＳ電界効果
型半導体装置のＮチヤネル型のトランジスタおよび素子
分離領域の図１Ｃ−Ｄ線での概略断面図を、図５に本発
明のＭＯＳ電界効果型半導体装置のＰチヤネル型のトラ
ンジスタおよび素子分離領域の図１Ｅ−Ｆ線での概略断
面図を記す。
【００２２】
【発明の効果】この発明は、以上説明したように、液晶
表示パネルの液晶用、サーマルヘッドプリンタ用、クオ
ーツ時計用等の半導体集積回路装置において、製造工程
を簡略化できるため製造コストを小さくする効果があ
る。
【図面の簡単な説明】
【図１】図１は、本発明のＣＭＯＳ型半導体装置の概略
平面図である。
【図２】図２は、従来のＣＭＯＳ型半導体装置の概略平
面図である。
【図３】図３は、本発明のＣＭＯＳ型半導体装置の図１
におけるA-Bでの概略断面図である。
【図４】図４は、本発明のＣＭＯＳ型半導体装置の図１
におけるC-Dでの概略断面図である。
【図５】図５は、本発明のＣＭＯＳ型半導体装置の図１
におけるE-Fでの概略断面図である。
【符号の説明】
１ Ｐ型半導体基板 ２ Ｎ型低濃度不純物拡散領域 ３ Ｎ型ソース領域 ４ Ｎ型ドレイン領域 ５ Ｐ型ソース領域 ６ Ｐ型ドレイン領域 ７ 第１のゲート電極 ８ 第２のゲート電極８ ９ Ｐ型高濃度不純物分離領域 １０ Ｎ型高濃度不純物分離領域 １１ 第１のゲート絶縁膜 １２ 第２のゲート絶縁膜 １３ 第１の厚い酸化膜 １４ 第２の厚い酸化膜 １５ 第３の厚い酸化膜 １６ Ｎ型低濃度不純物領域 １７ Ｐ型低濃度不純物領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 橘田 達也 千葉県千葉市美浜区中瀬１丁目８番地 セ イコーインスツルメンツ株式会社内 (72)発明者 金久保 圭秀 千葉県千葉市美浜区中瀬１丁目８番地 セ イコーインスツルメンツ株式会社内

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 第一導電型半導体基板の表面付近に第１
    のゲート絶縁膜を介して第１のゲート電極を設け、 前記第一導電型半導体基板の表面付近の前記第１のゲー
    ト電極の一部分に隣接した領域に前記第１のゲート絶縁
    膜の一部および第１の厚い酸化膜の一部を介して第１の
    第二導電型高濃度不純物領域を設け、 前記第１のゲート電極の一部分と相対する前記第１のゲ
    ート電極の一部分に隣接した領域に前記第１のゲート絶
    縁膜の一部および第２の厚い酸化膜の一部を介して第２
    の第二導電型高濃度不純物領域を設け、 前記第１のゲート電極および前記第１の第二導電型高濃
    度不純物領域および前記第２の第二導電型高濃度不純物
    領域を囲んで素子分離用第一導電型高濃度不純物領域を
    設けたことを特徴とする第二導電型半導体装置。
  2. 【請求項２】 前記第一導電型半導体基板の表面付近に
    第二導電型低濃度不純物拡散領域を設け、 前記第二導電型低濃度不純物拡散領域の表面付近に第２
    のゲート絶縁膜を介して第２のゲート電極を設け、 前記第二導電型低濃度不純物領域の表面付近の前記第２
    のゲート電極の一部分に隣接した領域に前記第２のゲー
    ト絶縁膜の一部を介して第１の第一導電型高濃度不純物
    領域を設け前記第２のゲート電極の一部分と相対する前
    記第２のゲート電極の一部分に隣接した領域に前記第２
    のゲート絶縁膜の一部を介して第２の第一導電型高濃度
    不純物領域を設け、 前記第２のゲート電極および前記第１の第一導電型高濃
    度不純物領域および前記第２の第一導電型高濃度不純物
    領域を囲んで素子分離用第二導電型高濃度不純物領域を
    設けたことを特徴とする第一導電型半導体装置。
  3. 【請求項３】 前記第一導電型半導体装置と前記第二導
    電型半導体装置を同一の半導体基板上に設けたことを特
    徴とする半導体集積回路装置。
  4. 【請求項４】 前記第１のゲート絶縁膜および前記第２
    のゲート絶縁膜を５ｎｍから１００ｎｍの範囲内の膜厚
    で設けたことを特徴とする請求項１および請求項２記載
    の半導体装置。
  5. 【請求項５】 前記第１の厚い酸化膜および前記第２の
    厚い酸化膜を１００ｎｍから５００ｎｍの範囲内の膜厚
    で設けたことを特徴とする請求項１記載の半導体装置。
  6. 【請求項６】 前記第１の第二導電型高濃度不純物領域
    および前記第２の第二導電型高濃度不純物領域のまわり
    にそれぞれ第１の第二導電型低濃度不純物領域および第
    ２の第二導電型低濃度不純物領域を設けたことを特徴と
    する請求項１記載の半導体装置。
  7. 【請求項７】 前記素子分離用第二導電型高濃度不純物
    領域のまわりに前記第二導電型低濃度不純物領域を設け
    たことを特徴とする請求項２記載の半導体装置。
  8. 【請求項８】 前記第１の第一導電型高濃度不純物領域
    および前記第２の第一導電型高濃度不純物領域のまわり
    にそれぞれ第１の第一導電型低濃度不純物領域および第
    ２の第一導電型低濃度不純物領域を設けたことを特徴と
    する請求項２記載の半導体装置。
  9. 【請求項９】 前記素子分離用第一導電型高濃度不純物
    領域のまわりに前記第一導電型低濃度不純物領域を設け
    たことを特徴とする請求項１記載の半導体装置。
  10. 【請求項１０】 前記第１の第一導電型高濃度不純物領
    域および前記第２の第一導電型高濃度不純物領域の外周
    部分外側に前記第２のゲート絶縁膜を介してスペーサー
    を設けたことを特徴とする請求項２記載の半導体装置。
  11. 【請求項１１】 前記素子分離用第１導電型高濃度不純
    物領域の外周部分外側に絶縁膜を介してスペーサ一を設
    けたことを特徴とする請求項１記載の半導体装置。
  12. 【請求項１２】 請求項３記載の半導体集積回路装置の
    製造方法において、 前記第一導電型半導体基板の表面付近にリソグラフィー
    技術とイオン注入と熱拡散により前記第二導電型低濃度
    拡散領域を形成する第１工程と、 前記第一導電型半導体基板および前記第二導電型低濃度
    拡散領域表面付近にゲート酸化膜を形成しポリシリコン
    を堆積，不純物注入後選択的にエッチング除去してゲー
    ト電極およびポリシリコン配線を形成する第２工程と、 リソグラフィー技術とイオン注入とにより前記ゲート電
    極に対しセルフアライメント的に第二導電型高濃度不純
    物領域および素子分離用第二導電型高濃度不純物領域を
    形成する第３工程と、 前記第二導電型高濃度不純物領域上と素子分離用第二導
    電型高濃度不純物領域とゲート電極外周部分に低温での
    ウエツト酸化により選択的に厚い酸化膜を形成する第４
    工程と、 前記厚い酸化膜および前記ゲート電極をマスクとしてセ
    ルフアライメント的なイオン注入により第一導電型高濃
    度不純物領域と素子分離用第一導電型高濃度不純物領域
    を形成する第５工程と、 層間絶縁膜を堆積後リソグラフィー技術により選択的に
    エッチング除去してメタル配線用コンタクトホールを形
    成しメタルを物理的に製膜後リソゲラフィー技術により
    選択的に工ツチング除去してメタル配線を形成し絶縁膜
    を堆積後リソグラフィー技術により選択的にエッチング
    除去して保護膜を形成する第６工程とによって、 複数のＣＭＯＳ電界効果型トランジスタを集積化するこ
    とを特徴とする半導体装置の製造方法。
  13. 【請求項１３】 請求項１２記載の半導体装置の製造方
    法において、 第５工程の前記厚い酸化膜および前記ゲート電極をマス
    クとしてセルフアライメント的なイオン注入と熱拡散に
    より第一導電型低濃度不純物領域と素子分離用第一導電
    型低濃度不純物領域を形成した後、前記厚い酸化膜およ
    び前記ゲート電極をマスクとしてセルフアライメント的
    なイオン注入により第一導電型高濃度不純物領域と素子
    分離用第一導電型高濃度不純物領域を形成することを特
    徴とする半導体装置の製造方法。
  14. 【請求項１４】 請求項１２記載の半導体装置の製造方
    法において、 第４工程の選択的に前記厚い酸化膜を形成した後、熱拡
    散により前記第二導電型高濃度不純物領域および前記素
    子分離用第二導電型高濃度不純物領域の濃度分布を緩や
    かに形成することを特徴とする半導体装置の製造方法。
  15. 【請求項１５】 請求項１２記載の半導体装置の製造方
    法において、 第３工程のリソグラフィー技術とイオン注入とにより前
    記ゲート電極に対しセルフアライメント的に第二導電型
    高濃度不純物領域および素子分離用第二導電型高濃度不
    純物領域を形成する際、拡散係数の異なる２種類のドー
    パントをイオン注入する事により第二導電型高濃度不純
    物領域と素子分離用第二導電型高濃度不純物領域および
    第二導電型低濃度不純物領域と素子分離用第二導電型低
    濃度不純物領域を形成することを特徴とする半導体装置
    の製造方法。
  16. 【請求項１６】 請求項１２記載の半導体装置の製造方
    法において、 第３工程のイ才ン注入により前記第一導電型半導体基板
    および第二導電型低濃度不純物拡散領域の表面付近に前
    記ゲート電極に対しセルフアライメント的に前記第一導
    電型不純物領域を形成した後、リソグラフィー技術とイ
    オン注入とにより選択的に前記ゲート電極に対しセルフ
    アライメント的に第二導電型高濃度不純物領域および素
    子分離用第二導電型高濃度不純物領域を形成することを
    特徴とする半導体装置の製造方法。
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