JPH11345973A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
- Publication number
- JPH11345973A JPH11345973A JP10150982A JP15098298A JPH11345973A JP H11345973 A JPH11345973 A JP H11345973A JP 10150982 A JP10150982 A JP 10150982A JP 15098298 A JP15098298 A JP 15098298A JP H11345973 A JPH11345973 A JP H11345973A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- insulating layer
- thin film
- film transistor
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 チャネル領域やソース・ドレイン領域を構成
する半導体層の基板の凹凸に基く結晶性の劣化や断線等
が発生しない薄膜トランジスタ及びその製造方法を提供
することを目的とする。 【解決手段】 ゲート電極材料層を透光性基板１１上に
形成し、ゲート電極領域を覆うようにレジストパターン
１３を形成する。次に、レジストパターン１３をマスク
として陽極酸化を行って平坦化絶縁層１４をゲート電極
１５の側部に形成する。その後平坦化絶縁層１４によっ
て平坦化された表面に順次ゲート絶縁層１６やポリシリ
コン層１７を形成して薄膜トランジスタを完成する。
する半導体層の基板の凹凸に基く結晶性の劣化や断線等
が発生しない薄膜トランジスタ及びその製造方法を提供
することを目的とする。 【解決手段】 ゲート電極材料層を透光性基板１１上に
形成し、ゲート電極領域を覆うようにレジストパターン
１３を形成する。次に、レジストパターン１３をマスク
として陽極酸化を行って平坦化絶縁層１４をゲート電極
１５の側部に形成する。その後平坦化絶縁層１４によっ
て平坦化された表面に順次ゲート絶縁層１６やポリシリ
コン層１７を形成して薄膜トランジスタを完成する。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス方式の液晶ディスプレイ（ＬＣＤ）やメモリ集積回
路に利用される薄膜トランジスタ（Thin Film Transist
or：以下、ＴＦＴと略記する）およびその製造方法に関
する。
クス方式の液晶ディスプレイ（ＬＣＤ）やメモリ集積回
路に利用される薄膜トランジスタ（Thin Film Transist
or：以下、ＴＦＴと略記する）およびその製造方法に関
する。
【０００２】
【従来の技術】液晶ＴＶやパソコンの画像表示のための
駆動に用いられるＴＦＴには、アモルファスシリコン
（ａ−Ｓｉ）を用いるものと、多結晶シリコン（ｐ−Ｓ
ｉ）を用いるものがある。ｐ−ＳｉＴＦＴは、ａ−Ｓｉ
ＴＦＴよりも特性上高精細化が可能であり、またドライ
バー回路を基板上に作り込めるため、低価格化が実現で
きると期待されている。ｐ−ＳｉＴＦＴにはＳｉを多結
晶化するときの温度によって、高温型と低温型がある。
低温型ではガラス基板を用いることが可能であるため、
大面積化が可能である。その大面積化を実現するために
は低抵抗配線材料が必要であり、ＡｌやＣｕなどがそれ
に該当する。
駆動に用いられるＴＦＴには、アモルファスシリコン
（ａ−Ｓｉ）を用いるものと、多結晶シリコン（ｐ−Ｓ
ｉ）を用いるものがある。ｐ−ＳｉＴＦＴは、ａ−Ｓｉ
ＴＦＴよりも特性上高精細化が可能であり、またドライ
バー回路を基板上に作り込めるため、低価格化が実現で
きると期待されている。ｐ−ＳｉＴＦＴにはＳｉを多結
晶化するときの温度によって、高温型と低温型がある。
低温型ではガラス基板を用いることが可能であるため、
大面積化が可能である。その大面積化を実現するために
は低抵抗配線材料が必要であり、ＡｌやＣｕなどがそれ
に該当する。
【０００３】そこで以下では、Ａｌを配線材料に用いた
場合の従来のＴＦＴアレイの製造方法について図２に示
す製造工程断面図を参照しながら説明する。
場合の従来のＴＦＴアレイの製造方法について図２に示
す製造工程断面図を参照しながら説明する。
【０００４】ガラスなどの透光性基板２１上にＳｉＯ2
からなる下地絶縁膜２２を製膜した後、その上にＡｌか
らなる導電膜を形成し、レジストパターン２３を用いて
所定の形状にエッチングしてゲート電極２４を形成する
（図２（ａ））。次に、その上にＳｉＯ2からなるゲー
ト絶縁層２５を形成する（図２（ｂ））。その後、ａ−
Ｓｉを製膜し、エッチングして所定の形状にパターニン
グし、更にエキシマレーザーを用いてａ−Ｓｉの結晶化
を行い、半導体層となるポリシリコン層２６を形成する
（図２（ｃ））。
からなる下地絶縁膜２２を製膜した後、その上にＡｌか
らなる導電膜を形成し、レジストパターン２３を用いて
所定の形状にエッチングしてゲート電極２４を形成する
（図２（ａ））。次に、その上にＳｉＯ2からなるゲー
ト絶縁層２５を形成する（図２（ｂ））。その後、ａ−
Ｓｉを製膜し、エッチングして所定の形状にパターニン
グし、更にエキシマレーザーを用いてａ−Ｓｉの結晶化
を行い、半導体層となるポリシリコン層２６を形成する
（図２（ｃ））。
【０００５】次にポリシリコン層２６にイオンドーピン
グ法にて不純物をレジストパターン２７を介してイオン
注入することにより、ポリシリコン層２６にチャンネル
領域２６ａをはさんでソース領域２６ｂ及びドレイン領
域２６ｃを形成する（図２（ｄ））。レジストパターン
２７除去後、ポリシリコン層２６上にＳｉＯ2からなる
層間絶縁膜２８を常圧ＣＶＤ法にて製膜する（図２
（ｅ））。次にコンタクトホール２９を開孔し、最後
に、ソース・ドレイン電極２１０を形成することにより
薄膜トランジスタが完成する（図２（ｆ））。
グ法にて不純物をレジストパターン２７を介してイオン
注入することにより、ポリシリコン層２６にチャンネル
領域２６ａをはさんでソース領域２６ｂ及びドレイン領
域２６ｃを形成する（図２（ｄ））。レジストパターン
２７除去後、ポリシリコン層２６上にＳｉＯ2からなる
層間絶縁膜２８を常圧ＣＶＤ法にて製膜する（図２
（ｅ））。次にコンタクトホール２９を開孔し、最後
に、ソース・ドレイン電極２１０を形成することにより
薄膜トランジスタが完成する（図２（ｆ））。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
従来の薄膜トンジスタでは下記に示すような問題点が存
在する。
従来の薄膜トンジスタでは下記に示すような問題点が存
在する。
【０００７】上記の図２（ａ）の工程において、ゲート
電極をレジストパターンを用いたドライエッチングまた
はウェットエッチングにより形成した際には、ゲート電
極の断面形状はドライエッチングではほとんど矩形とな
り、ウェットエッチングにおいても５０度程度の急峻な
テーパが形成された形状となる。従って、図２に示した
ような、ゲート電極が半導体層の下になる逆スタガ構造
のＴＦＴアレイを形成しようとした場合には、後にチャ
ネル領域やソース・ドレイン領域を構成する半導体層
（図２におけるポリシリコン層）を、ゲート電極という
凸な領域を有する段差のある基板に対して形成すること
になる。
電極をレジストパターンを用いたドライエッチングまた
はウェットエッチングにより形成した際には、ゲート電
極の断面形状はドライエッチングではほとんど矩形とな
り、ウェットエッチングにおいても５０度程度の急峻な
テーパが形成された形状となる。従って、図２に示した
ような、ゲート電極が半導体層の下になる逆スタガ構造
のＴＦＴアレイを形成しようとした場合には、後にチャ
ネル領域やソース・ドレイン領域を構成する半導体層
（図２におけるポリシリコン層）を、ゲート電極という
凸な領域を有する段差のある基板に対して形成すること
になる。
【０００８】その結果、この半導体層の結晶性が下地の
凹凸の影響を受け不均一になってしまうという問題点が
生じる。なお、ゲート電極は１００ｎｍ以上の膜厚を有
するのに対して半導体層は数十ｎｍ程度であるため、最
悪の場合には、ゲート電極のパターン段差部で断線を生
じたり、また、ゲート電極とソース電極のクロス部では
ゲートおよびソース間のショートや断線を引き起こし歩
留まりが低下するという問題点が生じる。
凹凸の影響を受け不均一になってしまうという問題点が
生じる。なお、ゲート電極は１００ｎｍ以上の膜厚を有
するのに対して半導体層は数十ｎｍ程度であるため、最
悪の場合には、ゲート電極のパターン段差部で断線を生
じたり、また、ゲート電極とソース電極のクロス部では
ゲートおよびソース間のショートや断線を引き起こし歩
留まりが低下するという問題点が生じる。
【０００９】そこで本発明は上記の問題点に鑑み、チャ
ネル領域やソース・ドレイン領域を構成する半導体層の
基板の凹凸に基く結晶性の劣化や断線等が発生しない薄
膜トランジスタ及びその製造方法を提供することを主た
る目的とする。
ネル領域やソース・ドレイン領域を構成する半導体層の
基板の凹凸に基く結晶性の劣化や断線等が発生しない薄
膜トランジスタ及びその製造方法を提供することを主た
る目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の薄膜トランジスタは、基板上に形成された
ゲート電極と、前記ゲート電極上に形成されたゲート絶
縁層と、前記ゲート絶縁層上に形成され、チャネル領
域、ソース領域及びドレイン領域を有する半導体層と、
前記ゲート電極の側部に形成された平坦化絶縁層とを有
する構成となっている。
めに本発明の薄膜トランジスタは、基板上に形成された
ゲート電極と、前記ゲート電極上に形成されたゲート絶
縁層と、前記ゲート絶縁層上に形成され、チャネル領
域、ソース領域及びドレイン領域を有する半導体層と、
前記ゲート電極の側部に形成された平坦化絶縁層とを有
する構成となっている。
【００１１】また本発明の薄膜トランジスタの製造方法
は、側部に平坦化絶縁層を有するゲート電極を基板上に
形成する工程と、前記ゲート電極上にゲート絶縁層を形
成する工程と、前記ゲート絶縁層上に半導体層を選択的
に形成する工程と、前記半導体層にドナーまたはアクセ
プタとなる不純物を注入して前記半導体層にソース領域
及びドレイン領域を形成する工程とを有する構成となっ
ている。
は、側部に平坦化絶縁層を有するゲート電極を基板上に
形成する工程と、前記ゲート電極上にゲート絶縁層を形
成する工程と、前記ゲート絶縁層上に半導体層を選択的
に形成する工程と、前記半導体層にドナーまたはアクセ
プタとなる不純物を注入して前記半導体層にソース領域
及びドレイン領域を形成する工程とを有する構成となっ
ている。
【００１２】上記の構成において、平坦化絶縁層がゲー
ト電極材料の陽極酸化により形成されると、工程を簡略
化することができ好ましい。
ト電極材料の陽極酸化により形成されると、工程を簡略
化することができ好ましい。
【００１３】上記の構成によれば、ＡｌまたはＴａ電極
のパターン以外を陽極酸化することによって電極形成に
よる表面の凹凸が少なくなるため、その上に形成される
半導体層の結晶性が向上する。理由は明らかではない
が、結晶成長が均質化されたためと考えられる。半導体
層の膜質を均質化することで、歩留まりのよい薄膜トラ
ンジスタが得られ、またゲート電極とソース電極のクロ
ス部ではゲート電極のテーパ形成によって層間絶縁膜の
カバレッジがよくなり、ゲート・ソース間のショートや
断線がなくなる。
のパターン以外を陽極酸化することによって電極形成に
よる表面の凹凸が少なくなるため、その上に形成される
半導体層の結晶性が向上する。理由は明らかではない
が、結晶成長が均質化されたためと考えられる。半導体
層の膜質を均質化することで、歩留まりのよい薄膜トラ
ンジスタが得られ、またゲート電極とソース電極のクロ
ス部ではゲート電極のテーパ形成によって層間絶縁膜の
カバレッジがよくなり、ゲート・ソース間のショートや
断線がなくなる。
【００１４】なお、陽極酸化により平坦化絶縁層を形成
する場合、Ａｌの体積は約１．４倍に増加するため、酸
化膜厚もＡｌメタル部よりも大きくなる。しかしなだら
かな変化であるため、段差部欠陥を生じることはない。
また、陽極酸化する部分もトランジスタ部のみと限定す
ることも可能である。
する場合、Ａｌの体積は約１．４倍に増加するため、酸
化膜厚もＡｌメタル部よりも大きくなる。しかしなだら
かな変化であるため、段差部欠陥を生じることはない。
また、陽極酸化する部分もトランジスタ部のみと限定す
ることも可能である。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態におけ
る薄膜トランジスタ及びその製造方法について、その製
造工程断面図を示す図１を参照しながら説明する。
る薄膜トランジスタ及びその製造方法について、その製
造工程断面図を示す図１を参照しながら説明する。
【００１６】（実施の形態１）まず図１を参照しながら
本発明実施の形態１における薄膜トランジスタの製造方
法について説明する。
本発明実施の形態１における薄膜トランジスタの製造方
法について説明する。
【００１７】ガラスなどの透光性基板１１上にＳｉＯ2
からなる下地絶縁膜１２を常圧ＣＶＤ法により４５０℃
で膜厚が２００ｎｍになるように製膜した後、Ｔａから
なる導電膜（ゲート電極材料層）を２００ｎｍの厚さに
形成する。その後Ｔａ膜上のゲート電極領域にフォトリ
ソグラフィーにより所定のレジストパターン１３を形成
する（図１（ａ））。次にＴａ膜をレジストパターン１
３を用いて陽極酸化して陽極酸化膜からなる平坦化絶縁
層１４を形成する。条件は１％蓚酸水溶液で５ｍＡ／ｃ
ｍ2、１００Ｖで２０分間とした（図１（ｂ））。これ
により、ゲート電極１５の側部にゲート電極材料層を陽
極酸化することにより得られた平坦化絶縁層１４が形成
されたことになる。
からなる下地絶縁膜１２を常圧ＣＶＤ法により４５０℃
で膜厚が２００ｎｍになるように製膜した後、Ｔａから
なる導電膜（ゲート電極材料層）を２００ｎｍの厚さに
形成する。その後Ｔａ膜上のゲート電極領域にフォトリ
ソグラフィーにより所定のレジストパターン１３を形成
する（図１（ａ））。次にＴａ膜をレジストパターン１
３を用いて陽極酸化して陽極酸化膜からなる平坦化絶縁
層１４を形成する。条件は１％蓚酸水溶液で５ｍＡ／ｃ
ｍ2、１００Ｖで２０分間とした（図１（ｂ））。これ
により、ゲート電極１５の側部にゲート電極材料層を陽
極酸化することにより得られた平坦化絶縁層１４が形成
されたことになる。
【００１８】次にレジストパターン１３を除去した後、
プラズマＣＶＤ法によりＳｉＯ2からなるゲート絶縁層
１６を２７０℃で２００ｎｍとなるように製膜し（図１
（ｃ））、さらに、その上にａ−ＳｉをプラズマＣＶＤ
装置にて２７０℃で膜厚５０ｎｍとなるように製膜す
る。その後、波長３０８ｎｍのＸｅＣｌエキシマレーザ
ーを用いて上記のａ−Ｓｉの結晶化を行い、半導体層と
なるポリシリコン層１７を形成する（図１（ｄ））。
プラズマＣＶＤ法によりＳｉＯ2からなるゲート絶縁層
１６を２７０℃で２００ｎｍとなるように製膜し（図１
（ｃ））、さらに、その上にａ−ＳｉをプラズマＣＶＤ
装置にて２７０℃で膜厚５０ｎｍとなるように製膜す
る。その後、波長３０８ｎｍのＸｅＣｌエキシマレーザ
ーを用いて上記のａ−Ｓｉの結晶化を行い、半導体層と
なるポリシリコン層１７を形成する（図１（ｄ））。
【００１９】次に、再度レジストパターン１８をチャネ
ル領域を覆うように形成し、このレジストパターン１８
をマスクとしてポリシリコン層１７にイオンドーピング
法にてリンやボロン等の不純物をイオン注入することに
より、ポリシリコン層１７にチャンネル領域１７ａをは
さんでソース領域１７ｂ及びドレイン領域１７ｃを形成
する（図１（ｅ））。その後ＳｉＯ2からなる層間絶縁
膜１９を常圧ＣＶＤ法により４００ｎｍ製膜する（図１
（ｆ））。そして、コンタクトホール１１０を開孔し、
Ｔｉ膜及びＡｌ膜をそれぞれ８０ｎｍ・３５０ｎｍにな
るように製膜する。最後に、ＴｉおよびＡｌ膜を各々ド
ライエッチングとウェットエッチングで所定の形状に形
成してソース・ドレイン電極１１１とし、ポリシリコン
ＴＦＴが完成する（図１（ｇ））。
ル領域を覆うように形成し、このレジストパターン１８
をマスクとしてポリシリコン層１７にイオンドーピング
法にてリンやボロン等の不純物をイオン注入することに
より、ポリシリコン層１７にチャンネル領域１７ａをは
さんでソース領域１７ｂ及びドレイン領域１７ｃを形成
する（図１（ｅ））。その後ＳｉＯ2からなる層間絶縁
膜１９を常圧ＣＶＤ法により４００ｎｍ製膜する（図１
（ｆ））。そして、コンタクトホール１１０を開孔し、
Ｔｉ膜及びＡｌ膜をそれぞれ８０ｎｍ・３５０ｎｍにな
るように製膜する。最後に、ＴｉおよびＡｌ膜を各々ド
ライエッチングとウェットエッチングで所定の形状に形
成してソース・ドレイン電極１１１とし、ポリシリコン
ＴＦＴが完成する（図１（ｇ））。
【００２０】以上のように本実施の形態によれば、チャ
ネル領域、ソース領域、ドレイン領域を構成する半導体
層が、平坦化絶縁層により平坦化された表面上に形成さ
れるため、従来のようなゲート電極の凸形状に基く半導
体層の結晶性の低下や断線等が発生するのを防止でき
る。
ネル領域、ソース領域、ドレイン領域を構成する半導体
層が、平坦化絶縁層により平坦化された表面上に形成さ
れるため、従来のようなゲート電極の凸形状に基く半導
体層の結晶性の低下や断線等が発生するのを防止でき
る。
【００２１】実際のところ、従来方法で作成した場合に
はＴａ電極のテーパは４５度以上の傾きをもち、半導体
層の結晶状態をＴＥＭ観察したところ、所々結晶性に不
均一が見られ、表面凹凸も発生していた。しかし、本実
施の形態の方法で作成した多結晶ＴＦＴには半導体の結
晶も均一に行われ、結晶も大きく大きさも均一化されて
いた。よって基板内のトランジスタ特性も安定し、歩留
まりが向上した。
はＴａ電極のテーパは４５度以上の傾きをもち、半導体
層の結晶状態をＴＥＭ観察したところ、所々結晶性に不
均一が見られ、表面凹凸も発生していた。しかし、本実
施の形態の方法で作成した多結晶ＴＦＴには半導体の結
晶も均一に行われ、結晶も大きく大きさも均一化されて
いた。よって基板内のトランジスタ特性も安定し、歩留
まりが向上した。
【００２２】なお、本発明については、種々の変形が可
能である。たとえば、半導体として多結晶シリコンを用
いたが単結晶シリコン、Ｓｉ−Ｇｅ化合物の多結晶体や
単結晶でも良い。膜厚は５０ｎｍとしたが、これに制約
される訳ではなくチャネルが形成される１０ｎｍ以上で
あれば良い。但し、製膜の安定性と光導電性を考えると
２０ｎｍから１５０ｎｍが望ましい。
能である。たとえば、半導体として多結晶シリコンを用
いたが単結晶シリコン、Ｓｉ−Ｇｅ化合物の多結晶体や
単結晶でも良い。膜厚は５０ｎｍとしたが、これに制約
される訳ではなくチャネルが形成される１０ｎｍ以上で
あれば良い。但し、製膜の安定性と光導電性を考えると
２０ｎｍから１５０ｎｍが望ましい。
【００２３】また、ゲート絶縁層の製膜方法としてプラ
ズマＣＶＤを用いてａ−ＳｉとＳｉＯ2の連続形成を行
ったが、常圧ＣＶＤ、スパッタ、減圧ＣＶＤ、ＥＣＲ−
ＣＶＤ法などでもＳｉＯ2は堆積可能である。さらに、
ソース・ドレイン電極としては上記以外にも、Ａｌ合
金、Ｔａ、Ｃｒ、Ｔｉ、Ｍｏ、Ｍｏ−Ｔａ合金、Ｍｏ−
Ｗ合金、Ｃｕ、各種のシリサイドなどの金属やそれらの
積層膜でも良いが、抵抗値の観点からはＡｌ合金やＣｕ
を含むことが望ましい。
ズマＣＶＤを用いてａ−ＳｉとＳｉＯ2の連続形成を行
ったが、常圧ＣＶＤ、スパッタ、減圧ＣＶＤ、ＥＣＲ−
ＣＶＤ法などでもＳｉＯ2は堆積可能である。さらに、
ソース・ドレイン電極としては上記以外にも、Ａｌ合
金、Ｔａ、Ｃｒ、Ｔｉ、Ｍｏ、Ｍｏ−Ｔａ合金、Ｍｏ−
Ｗ合金、Ｃｕ、各種のシリサイドなどの金属やそれらの
積層膜でも良いが、抵抗値の観点からはＡｌ合金やＣｕ
を含むことが望ましい。
【００２４】また、チャネル部形成のためのレジストパ
ターンを形成時、裏面露光を行えばセルフアラインのパ
ターンが形成される。一方、表面から露光すればイオン
ドーピング後、ゲート幅とチャネル幅の間のポリＳｉ部
分はオフセット部となり、トランジスタのオフリーク特
性を改善することができる。
ターンを形成時、裏面露光を行えばセルフアラインのパ
ターンが形成される。一方、表面から露光すればイオン
ドーピング後、ゲート幅とチャネル幅の間のポリＳｉ部
分はオフセット部となり、トランジスタのオフリーク特
性を改善することができる。
【００２５】また、本実施の形態では、ゲート電極材料
層を陽極酸化したものを平坦化絶縁層として用いたが、
必ずしも陽極酸化層を用いる必要性はなく、ゲート電極
側部に絶縁層を形成してやればよい。但し、本実施の形
態では、ゲート電極のパターニングと平坦化絶縁層の形
成を１つのレジストパターンが形成されている状態で同
時に行うことができるため、工程簡略化上望ましいと言
える。
層を陽極酸化したものを平坦化絶縁層として用いたが、
必ずしも陽極酸化層を用いる必要性はなく、ゲート電極
側部に絶縁層を形成してやればよい。但し、本実施の形
態では、ゲート電極のパターニングと平坦化絶縁層の形
成を１つのレジストパターンが形成されている状態で同
時に行うことができるため、工程簡略化上望ましいと言
える。
【００２６】（実施の形態２）次に以下本発明の実施の
形態２における薄膜トランジスタの製造方法について図
１を参照しながら説明する。
形態２における薄膜トランジスタの製造方法について図
１を参照しながら説明する。
【００２７】ガラスなどの透光性基板１１上にＳｉＯ2
からなる下地絶縁膜１２を常圧ＣＶＤ法により４５０℃
で膜厚が２００ｎｍになるように製膜した後、Ａｌを主
成分とする導電膜を２００ｎｍの厚さに形成する。その
後、Ａｌ膜をゲート電極領域を覆うように形成された所
定のレジストパターン１３を形成する（図１（ａ））。
からなる下地絶縁膜１２を常圧ＣＶＤ法により４５０℃
で膜厚が２００ｎｍになるように製膜した後、Ａｌを主
成分とする導電膜を２００ｎｍの厚さに形成する。その
後、Ａｌ膜をゲート電極領域を覆うように形成された所
定のレジストパターン１３を形成する（図１（ａ））。
【００２８】次にＡｌ膜をレジストパターン１３を用い
て陽極酸化する。条件は１％クエン酸とエチレングリコ
ールの混合溶液で１ｍＡ／ｃｍ2、１４０Ｖで２０分間
で行った（図１（ｂ））。レジストパターン１３を除去
した後、プラズマＣＶＤ法にてＳｉＯ2からなるゲート
絶縁層１６を２７０℃で２００ｎｍとなるように製膜す
る（図１（ｃ））。その後ａ−ＳｉをプラズマＣＶＤ装
置にて２７０℃で膜厚５０ｎｍとなるように製膜し、波
長３０８ｎｍのＸｅＣｌエキシマレーザーを用いて結晶
化を行い、半導体層となる多結晶シリコン６を形成する
（図１（ｄ））。レジストをマスクとしてポリシリコン
層１７にイオンドーピング法にてリンやボロン等の不純
物をイオン注入することにより、ポリシリコン層１７に
チャネル領域１７ａをはさんでソース領域１７ｂ及びド
レイン領域１７ｃを形成する（図１（ｅ））。
て陽極酸化する。条件は１％クエン酸とエチレングリコ
ールの混合溶液で１ｍＡ／ｃｍ2、１４０Ｖで２０分間
で行った（図１（ｂ））。レジストパターン１３を除去
した後、プラズマＣＶＤ法にてＳｉＯ2からなるゲート
絶縁層１６を２７０℃で２００ｎｍとなるように製膜す
る（図１（ｃ））。その後ａ−ＳｉをプラズマＣＶＤ装
置にて２７０℃で膜厚５０ｎｍとなるように製膜し、波
長３０８ｎｍのＸｅＣｌエキシマレーザーを用いて結晶
化を行い、半導体層となる多結晶シリコン６を形成する
（図１（ｄ））。レジストをマスクとしてポリシリコン
層１７にイオンドーピング法にてリンやボロン等の不純
物をイオン注入することにより、ポリシリコン層１７に
チャネル領域１７ａをはさんでソース領域１７ｂ及びド
レイン領域１７ｃを形成する（図１（ｅ））。
【００２９】次にＳｉＯ2からなる層間絶縁膜１９を常
圧ＣＶＤ法にて４００ｎｍ製膜する（図１（ｆ））。そ
の後コンタクトホール１１０を開孔し、Ｔｉ膜及びＡｌ
膜をそれぞれ８０ｎｍ・３５０ｎｍになるように製膜す
る。最後にＴｉおよびＡｌ膜を各々ドライエッチングと
ウェットエッチングで所定の形状に形成してソース・ド
レイン電極１１１とし、ポリシリコンＴＦＴが完成する
（図１（ｇ））。
圧ＣＶＤ法にて４００ｎｍ製膜する（図１（ｆ））。そ
の後コンタクトホール１１０を開孔し、Ｔｉ膜及びＡｌ
膜をそれぞれ８０ｎｍ・３５０ｎｍになるように製膜す
る。最後にＴｉおよびＡｌ膜を各々ドライエッチングと
ウェットエッチングで所定の形状に形成してソース・ド
レイン電極１１１とし、ポリシリコンＴＦＴが完成する
（図１（ｇ））。
【００３０】本実施の形態においても、半導体層を形成
する表面の凹凸が軽減されているため、上記の実施の形
態１と同様に結晶性に優れたポリシリコン層を得ること
ができる。実際のところ、従来方法で作成した場合には
Ａｌ電極のテーパは４５度の傾きをもち、半導体層の結
晶状態をＴＥＭ観察したところ、所々結晶性に不均一が
見られ、表面凹凸も発生していた。しかし、本実施の形
態の方法で作成した多結晶ＴＦＴには半導体の結晶も均
一に行われ、結晶も大きく大きさも均一化されていた。
よって基板内のトランジスタ特性も安定し、歩留まりが
向上した。
する表面の凹凸が軽減されているため、上記の実施の形
態１と同様に結晶性に優れたポリシリコン層を得ること
ができる。実際のところ、従来方法で作成した場合には
Ａｌ電極のテーパは４５度の傾きをもち、半導体層の結
晶状態をＴＥＭ観察したところ、所々結晶性に不均一が
見られ、表面凹凸も発生していた。しかし、本実施の形
態の方法で作成した多結晶ＴＦＴには半導体の結晶も均
一に行われ、結晶も大きく大きさも均一化されていた。
よって基板内のトランジスタ特性も安定し、歩留まりが
向上した。
【００３１】なお、本実施の形態においても、上記の実
施の形態１と同様種々の変形が可能であることは言うま
でもない。
施の形態１と同様種々の変形が可能であることは言うま
でもない。
【００３２】
【発明の効果】本発明は、例えばゲート電極材料層を陽
極酸化して平坦化を行っているため、ゲート絶縁層を介
してポリＳｉ半導体層を形成する逆スタガ構造のＴＦＴ
アレイの場合、Ｓｉの下地の凹凸がほとんどないため均
質に結晶化を行うことができ、トランジスタの特性向上
ができる。ゲート電極配線の平坦化によってソース電極
配線とのクロス部のショートもなくなり、歩留まりも向
上する。
極酸化して平坦化を行っているため、ゲート絶縁層を介
してポリＳｉ半導体層を形成する逆スタガ構造のＴＦＴ
アレイの場合、Ｓｉの下地の凹凸がほとんどないため均
質に結晶化を行うことができ、トランジスタの特性向上
ができる。ゲート電極配線の平坦化によってソース電極
配線とのクロス部のショートもなくなり、歩留まりも向
上する。
【図１】本発明の実施の形態における薄膜トランジスタ
の製造工程断面図
の製造工程断面図
【図２】従来の薄膜トランジスタの製造工程断面図
１１ 透光性基板 １２ 下地絶縁膜 １３ レジストパターン １４ 平坦化絶縁層 １５ ゲート電極 １６ ゲート絶縁層（ＳｉＯ2） １７ ポリシリコン層 １７ａ チャンネル領域 １７ｂ ソース領域 １７ｃ ドレイン領域 １８ レジストパターン １９ 層間絶縁膜（ＳｉＯ2） １１０ コンタクトホール １１１ ソース・ドレイン電極（Ａｌ／Ｔｉ） ２１ 透光性ガラス基板 ２２ 下地絶縁膜 ２３ レジストパターン ２４ ゲート電極 ２５ ゲート絶縁層（ＳｉＯ2） ２６ ポリシリコン層 ２７ レジストパターン ２６ａ チャンネル領域 ２６ｂ ソース領域 ２６ｃ ドレイン領域 ２７ レジストパターン ２８ 層間絶縁膜（ＳｉＯ2） ２９ コンタクトホール ２１０ ソース・ドレイン電極（Ａｌ／Ｔｉ）
Claims (5)
- 【請求項１】基板上に形成されたゲート電極と、前記ゲ
ート電極上に形成されたゲート絶縁層と、前記ゲート絶
縁層上に形成され、チャネル領域、ソース領域及びドレ
イン領域を有する半導体層と、前記ゲート電極の側部に
形成された平坦化絶縁層とを有する薄膜トランジスタ。 - 【請求項２】平坦化絶縁層がゲート電極材料の陽極酸化
により形成されたものであることを特徴とする請求項１
に記載の薄膜トランジスタ。 - 【請求項３】ゲート電極がＡｌまたはＴａを主成分とす
る金属からなることを特徴とする請求項１に記載の薄膜
トランジスタ。 - 【請求項４】側部に平坦化絶縁層を有するゲート電極を
基板上に形成する工程と、前記ゲート電極上にゲート絶
縁層を形成する工程と、前記ゲート絶縁層上に半導体層
を選択的に形成する工程と、前記半導体層にドナーまた
はアクセプタとなる不純物を注入して前記半導体層にソ
ース領域及びドレイン領域を形成する工程とを有する薄
膜トランジスタの製造方法。 - 【請求項５】基板上にゲート電極材料層を形成した後、
ゲート電極領域を覆うレジストパターンを形成し、その
後、前記レジストパターンが形成されていない領域の前
記ゲート電極材料層を陽極酸化して、前記ゲート電極側
部に平坦化絶縁層を形成することを特徴とする請求項４
に記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10150982A JPH11345973A (ja) | 1998-06-01 | 1998-06-01 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10150982A JPH11345973A (ja) | 1998-06-01 | 1998-06-01 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11345973A true JPH11345973A (ja) | 1999-12-14 |
Family
ID=15508710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10150982A Pending JPH11345973A (ja) | 1998-06-01 | 1998-06-01 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11345973A (ja) |
-
1998
- 1998-06-01 JP JP10150982A patent/JPH11345973A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7262464B2 (en) | Semiconductor device with single crystal semiconductor layer(s) bonded to insulating surface of substrate | |
| CN100388636C (zh) | 半导体薄膜及其制造方法以及半导体器件及其制造方法 | |
| JP4601731B2 (ja) | 半導体装置、半導体装置を有する電子機器及び半導体装置の作製方法 | |
| KR100505309B1 (ko) | 반도체 박막 및 반도체 장치 | |
| US20070007529A1 (en) | Semiconductor device and method for forming the same | |
| US7026193B1 (en) | Method of manufacturing a semiconductor device having TFTs with uniform characteristics | |
| JPH07321338A (ja) | 半導体集積回路およびその作製方法 | |
| CN101123276A (zh) | 薄膜晶体管阵列基板、其制造方法和显示装置 | |
| JPH06132303A (ja) | 薄膜トランジスタおよびその作製方法 | |
| JP3983334B2 (ja) | 半導体装置の作製方法 | |
| US7309625B2 (en) | Method for fabricating metal oxide semiconductor with lightly doped drain | |
| JPH08330593A (ja) | 薄膜トランジスタの製造方法 | |
| JP3980117B2 (ja) | 半導体装置の作製方法 | |
| JPH11345975A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH11345973A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH07106582A (ja) | 薄膜トランジスタの製造方法 | |
| JPH11135797A (ja) | 積層膜の形状加工方法およびそれを利用した薄膜トランジスタの製造方法 | |
| JPH05206166A (ja) | 薄膜トランジスタ | |
| KR100778834B1 (ko) | 박막트랜지스터 제조 방법 및 그를 이용한 액정표시소자제조방법 | |
| JPH1197696A (ja) | 薄膜半導体装置 | |
| JPH07321337A (ja) | 半導体集積回路およびその作製方法 | |
| JP3312541B2 (ja) | 薄膜半導体装置の製造方法 | |
| JP2001036097A (ja) | 半導体装置 | |
| JP4249512B2 (ja) | 絶縁ゲイト型半導体装置 | |
| JP3141636B2 (ja) | 薄膜トランジスタ及びその製造方法 |