JPH11346130A - 半導体装置 - Google Patents

半導体装置

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JPH11346130A
JPH11346130A JP10153027A JP15302798A JPH11346130A JP H11346130 A JPH11346130 A JP H11346130A JP 10153027 A JP10153027 A JP 10153027A JP 15302798 A JP15302798 A JP 15302798A JP H11346130 A JPH11346130 A JP H11346130A
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semiconductor
semiconductor device
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harmonic
semiconductor chip
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Akira Inoue
晃 井上
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Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 （修正有） 【課題】 従来の高周波の増幅を行う半導体装置におい
ては、半導体チップと整合回路との間の経路差に基づく
高調波の位相差のため、半導体チップと整合回路との損
失が大きいものであった。 【解決手段】 半導体チップ９０に隣接する、または一
体化した高調波整合回路２２を設けることにより、経路
差を解消して高調波の位相差をなくして増幅動作の効率
を向上させた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は主に高周波帯にお
いて使用される半導体装置に関するもので、パッケージ
内に、複数の半導体素子からなる半導体セルを、複数個
備えた半導体チップからなる半導体装置に関するもので
ある。
【０００２】
【従来の技術】ある周波数の信号の増幅を行う半導体装
置においては、増幅動作そのものの非線型的特性のた
め、出力側において歪み出力である高調波が発生して、
もともとの信号である基本波の出力効率が低下してしま
うことが知られている。
【０００３】図９は従来の半導体装置において用いられ
る半導体チップ９０の部分上面図である。図において、
１はゲートパッド、２はドレインパッド、３はゲート電
極、４はソース電極、５はドレイン電極、６はゲートパ
ッド１とゲート電極３とを結線するゲート配線、７はド
レインパッド２とドレイン電極５とを結線するドレイン
配線である。ゲート配線６およびドレイン配線７は、普
通ＡｕやＡｌ等の金属からなるものである。８は半導体
基板であり、ＧａＡｓやＩｎＰ等からなるものである。
９は半導体チップ９０の一部分である半導体セルであ
る。
【０００４】次に、図１０は、上記半導体チップ９０を
用いた従来の半導体装置１００の構成を示す上面図であ
り、図１１は、図１０の半導体装置１００の等価回路を
示す図である。図において、図９と同一名称は同一また
は相当部分である。また、１０は入力側外部整合回路、
１１は出力側外部整合回路、１２はパッケージ、１３は
入力側内部整合回路であり、１４は出力側内部整合回路
である。入力側内部整合回路１３および出力側内部整合
回路１４は、普通アルミナ等の基板からなるものであ
る。１５はワイヤ、１６はパッケージ１２から延伸した
リードである。半導体チップ９０において、１７はヴィ
アホールであり、ソース電極４と、半導体チップ９０の
裏面にある接地電極（図示しない）とを電気的に接続し
ている。パッケージ１２はＣｕやＣｕＷ等の導体よりな
る接地電極となっており、半導体チップ９０の裏面にあ
る接地電極と電気的に接続している。
【０００５】また、図１２は、半導体セル９の等価回路
を示す図である。図において、ＬGはゲート配線６の寄
生インダクタ、ＣGpd はゲートパッド１の固有キャパシ
タンス、ＬD はドレイン配線７の寄生インダクタンス、
ＣDpd はドレインパッド２の固有キャパシタンスを示し
ている。半導体セル９は、半導体チップ９０において一
つのゲートパッド１と一つのドレインパッド２とにそれ
ぞれ接続している複数の半導体素子を、半導体チップ９
０の一動作単位とみなしたものである。
【０００６】また、図１３は、出力側外部整合回路の第
１例１３０を示す回路図である。図において、１８はそ
の長さがＰである分布定数回路であり、１９は抵抗値Ｒ
を持つレジスタである。２０はインダクタであり、２１
はキャパシタである。第１例の出力側整合回路１３０
は、インダクタ２０とキャパシタ２１とが並列接続して
一組となった回路を二つ備えたもので、それぞれのイン
ダクタ２０はＬＩおよびＬ３のインダクタンスを有し、
またそれぞれのキャパシタ２１はＣ１およびＣ３のキャ
パシタンスを有している。
【０００７】次に、図１４は、出力側外部整合回路１１
の第２例１４０を示す回路図である。図において、図１
３と同一名称は同一または相当部分である。第２例の出
力側外部整合回路１４０は、インダクタ２０とキャパシ
タ２１とが直列接続した回路を備えたもので、インダク
タ２０はＬ０のインダクタンスを、またキャパシタ２１
はＣ０のキャパシタンスを有している。
【０００８】以上のような構成を有する従来の半導体装
置の動作を以下に説明する。まず、第１例の出力側外部
整合回路１３０の場合、インダクタ２０とキャパシタ２
１とが組になっている二つの回路において、それぞれ
【０００９】
【数１】
【００１０】の関係が成り立つようにすると、周波数ｆ
の高周波（基本波）の高調波の周波数ｎｆ（ｎ：正の整
数）について、半導体チップ９０のドレイン電極５側か
らみたインピーダンスＺは
【００１１】
【数２】
【００１２】となる。このとき出力側外部整合回路１１
において、基本波に対して偶数倍の高調波である２次高
調波は短絡状態、奇数倍の高調波である３次高調波は開
放状態となっており、いわゆるＦ級増幅による高効率動
作を実現している（"Class-F Power Amplifiers with M
aximally Flat Waveforms" IEEE TRANSCTIONS ON MICRO
WAVE THEORY AND TECHNIQUES, Vol. 45. No.11,Novembe
r 1997）。
【００１３】このように、外部整合回路が図１３に示す
第１例１３０であるときは、Ｆ級増幅を行って高調波を
制御することにより、半導体装置の動作効率を向上させ
ることが知られている。
【００１４】次に、第２例の出力側外部整合回路１４０
の場合は、インダクタ２０とキャパシタ２１との間に、
【００１５】
【数３】
【００１６】の関係が成り立つようにする。この場合
は、出力において歪み出力である２次高調波を短絡して
おいて、基本波を増幅することができるので、半導体チ
ップの動作効率を向上できる効果がある。
【００１７】上記の出力側外部整合回路１３０および１
４０の動作に関して、半導体チップ９０には、図１２の
等価回路に示すように固有の寄生キャパシタンスＣDpd
やインダクタンスＬD 等があるため、入力する基本波は
これら寄生キャパシタンスやインダクタンスの影響をう
けるので、高調波の位相は短絡や開放を理想的に満足す
る位置からは外れたものになるのが普通である。
【００１８】したがって、従来の半導体装置において
は、シミュレーションを行って、分布定数線路１８の長
さＰを調節することにより高調波の位相を補正して、理
想的な短絡や開放が得られるようにしている。
【００１９】
【発明が解決しようとする課題】このような従来の半導
体装置においては、入力する高周波の周波数が高くなれ
ばなるほど、半導体チップ９０の入出力インピーダンス
が低下するために、外部整合回路１０と半導体チップ９
０間の損失が大きくなる問題があった。例えば、ｆ＝２
０ＧＨｚでは、２ｆ＝４０ＧＨｚである２次高調波の与
える損失は数ｄＢにもなり、半導体装置の効率は著しく
低下してしまう。
【００２０】従来の半導体装置においては、上記の問題
を解決するために内部整合回路１３および１４が設けら
れており、これを半導体チップ９０の近傍に設けること
により、入力である基本波ｆについて整合をとり、半導
体チップ９０の負荷インピーダンスの低下を防ぐように
している。
【００２１】さらに、特開昭６３−２７９６０８号公報
においては、Ｆ級動作を行う増幅装置の内部整合回路に
おいて、基本波に加えて２次高調波の整合をとるための
回路をさらに設けることにより動作の効率を向上させる
技術が提案されている。
【００２２】しかしながら、このような従来の半導体装
置においては、外部整合回路および内部整合回路と半導
体チップ９０内の個々の半導体セル９とを接続するワイ
ヤの経路長が異なったり、またはワイヤ長そのものの精
度にばらつきがあるために、外部整合回路および内部整
合回路は、基本波あるいは高調波を半導体チップ９０を
構成する個々の半導体セル９について最適な位相で処理
することができない。
【００２３】したがって、従来の半導体装置は、半導体
チップ９０に対して最適化された高調波インピーダンス
を得ることができず、増幅効率を改善するのに十分では
なかった。
【００２４】
【課題を解決するための手段】上記の課題を解決すべ
く、請求項１にかかる本発明は、半導体基板と、複数の
半導体素子からなり、一つのゲートパッドと一つのドレ
インパッドに接続された半導体セルを、複数個、上記半
導体基板上に配置してなる、高周波帯で増幅動作を行う
半導体チップと、内部整合回路と、上記半導体セル毎に
設けられており、上記半導体チップと上記内部整合回路
との間に配置された、キャパシタとインダクタとからな
る高調波整合回路と、上記半導体基板、半導体チップ、
上記内部整合回路および上記高調波整合回路を収納する
パッケージとを備えたものである。
【００２５】この構成によれば、高調波整合回路によっ
て高調波を個々の半導体セル毎に半導体チップの直前で
処理して、各半導体セルで取り扱われる高周波の位相を
均一に保ち、高周波信号の特性自体による損失を減少さ
せるとともに、高調波整合回路と半導体チップとの経路
差により生じる位相差を減じて良好な高調波負荷インピ
ーダンスを得ることができる。
【００２６】また、請求項２にかかる本発明は、請求項
１の半導体装置において、上記パッケージの外側に配置
された外部整合回路を備えたものである。
【００２７】また、請求項３にかかる本発明は、請求項
１または２の半導体装置において、上記高調波整合回路
は、上記半導体基板上にて上記半導体チップと一体化し
て形成されたものであるとしたものである。この構成に
よれば、半導体チップと高調波整合回路との経路差を著
しく削減したので、位相差のばらつきを殆ど解消して、
最適な高調波負荷インピーダンスを得ることができる。
【００２８】また、請求項４にかかる本発明は、請求項
３に記載の半導体装置において、上記高調波整合回路
は、キャパシタとして上記半導体素子の電極とドレイン
パッドとの間に形成されたＭＩＭキャパシタを有するも
のであるとしたものである。この構成によれば、半導体
チップと高調波整合回路との経路差を著しく削減したの
で、位相差のばらつきを殆ど解消することができる。
【００２９】また、請求項５にかかる本発明は、請求項
３に記載の半導体装置において、上記高調波整合回路の
キャパシタは、上記半導体素子の電極と上記ドレインパ
ッドとの間に形成されたものであるとしたものである。
この構成によれば、キャパシタの配置を半導体チップの
任意の位置に設定することができる。
【００３０】また、請求項６にかかる本発明は、請求項
３に記載の半導体装置において、上記高調波整合回路の
インダクタは、上記ドレインパッドの配線と上記半導体
基板の裏面との間に形成されたものであるとしたもので
ある。この構成によれば、半導体チップの設計上の自由
度を増すことができる。
【００３１】また、請求項７にかかる本発明は、請求項
３に記載の半導体装置において、上記高調波整合回路の
インダクタは、上記ドレインパッドと上記半導体素子の
電極とを接続する配線のインダクタンスであるとしたも
のである。この構成によれば、半導体チップのサイズを
小さくとることができる。
【００３２】また、請求項８にかかる本発明は、請求項
１ないし３のいずれかの半導体装置において、上記高調
波整合回路は、ドレインパッドの電気容量をキャパシタ
とし、ドレインパッドと上記半導体素子の電極とを接続
する配線のインダクタンスをインダクタとしたローパス
フィルタ回路であるとしたものである。この構成によれ
ば、高調波整合回路を構成するためのＭＩＭキャパシタ
やギャップキャパシタを用いる必要なく高調波整合を各
半導体チップ毎に行うことができる。
【００３３】また、請求項９にかかる本発明は、請求項
８の半導体装置において、上記ローパスフィルタ回路の
インダクタは、上記ドレインパッドに設けたワイヤ固有
のインダクタンスであるとしたものである。この構成に
よれば、半導体装置において、半導体チップに新たにイ
ンダクタを設ける必要をなくすことができる。
【００３４】
【発明の実施の形態】図２は本発明の第１の半導体装置
の等価回路図である。図において、２００は半導体装置
であり、２２は高調波整合回路であり、図１１と同一名
称は同一または相当部分である。
【００３５】図に示すように、本発明の第１の半導体装
置２００は、従来の半導体装置において、個々の半導体
セル毎に、出力側内部整合回路１４と半導体チップ９０
との間に高調波整合回路２２を加えた構成としたことに
より、高調波整合回路２２が高調波を半導体チップ９０
の近傍で処理して、高調波の位相を均一に保つようにし
たものである。
【００３６】したがって、この第１の半導体装置２００
では、高調波整合回路２２が高調波を半導体チップ９０
の近傍で処理して、高調波の位相を均一に保つようにし
たことにより、高調波の特性自体による損失を減少させ
るとともに、高調波整合回路と半導体チップとの経路差
により生じる位相差を減じて良好な高調波負荷インピー
ダンスを得て、半導体装置の効率を全体として向上でき
る。
【００３７】一方、この第１の半導体装置２００は、従
来の半導体装置のように高調波整合回路２２と半導体セ
ル９とをワイヤによって接続しているが、実際にはワイ
ヤには精度上数１０〜数１００μｍの不均一があるた
め、このワイヤ長の不均一に基づく経路差が、高調波の
位相差となって現れる恐れがある、という不具合があ
る。
【００３８】そこでこの不具合を解消した本発明の第２
の半導体装置として、高調波整合回路と半導体チップと
が一体化した構成としたものを図３に示す。この第２の
半導体装置３００は、個々の半導体セル９内において、
ドレインパッド等に高調波整合回路２２を配置して半導
体チップ１１０を構成するようにしたものである。この
半導体チップ１１０においては、高調波整合回路２２と
半導体セル９との経路差を半導体チップ１１０のパター
ン精度に依存するようにしたので、経路差は、上記第１
の半導体装置の高調波整合回路２２と半導体セル９とを
ワイヤで接続したものに比して一桁以上の割合で改善で
きる。
【００３９】これにより、本発明の第２の半導体装置３
００では、高調波整合回路と半導体チップとの経路差に
基づく高調波の位相差はほぼ解消されて、最適な高調波
負荷インピーダンスを得ることができ、上記の第１の半
導体装置２００よりも動作効率をさらに向上できる。
【００４０】以下、この第２の半導体装置３００の実施
の形態について説明を行う。 実施の形態１．図１は本発明の実施の形態１による半導
体装置における半導体チップ１１０の構成を示す上面図
である。図において、２３は接地配線であり、２４はＭ
ＩＭキャパシタであり、図９と同一名称は同一または相
当部分である。なお、ここでは従来例にならって、半導
体チップ１１０はＦＥＴとした。
【００４１】本実施の形態１による半導体装置は、半導
体基板８上に半導体チップ１１０を形成する際に、半導
体基板８上に接地配線２３を形成し、接地配線２３の一
端をソース電極４へ接続し、また、他端はＭＩＭキャパ
シタ２４を介してドレイン配線７に接続するようにした
構成を有している。
【００４２】上記の構成において、接地配線２３はイン
ダクタ２０、ＭＩＭキャパシタ２４はキャパシタ２１に
それぞれ相当するものであり、また、接地配線２３とＭ
ＩＭキャパシタ２４との構成は、図１４に示した第２例
の出力側外部整合回路１４０と同等の高調波整合回路２
２を形成している。
【００４３】このように、本発明の実施の形態１の半導
体装置によれば、複数の半導体セルからなる半導体チッ
プを有する半導体装置において、接地配線２３とＭＩＭ
キャパシタ２４とを用いて半導体チップ１１０と一体化
した高調波整合回路を有する構成としたことにより、高
周波信号の特性による損失を減少させるとともに、高調
波整合回路と半導体チップとの経路差により生じる位相
差を減じて最適な高調波負荷インピーダンスを得ること
ができるので、半導体装置の効率を全体として向上する
ことができる効果がある。
【００４４】実施の形態２．図４は本発明の実施の形態
２による半導体装置における半導体チップ４０の構成を
示す上面図である。図において、２５はインダクタ配線
であり、２６はギャップキャパシタ配線であり、図９と
同一名称は同一または相当部分である。
【００４５】本実施の形態２による半導体装置は、半導
体基板８上に半導体チップ４０を形成する際に、半導体
チップ４０を構成する個々の半導体セル９について、ド
レイン配線７を二本に分岐した構成としており、そのう
ち一方の配線を、ドレインパッド２から延伸し、途中で
一部に間隙を空けてからドレイン電極５へと接続してい
るギャップキャパシタ配線２６とするとともに、他方の
配線をドレインパッド２から湾曲して延伸するようにし
た後、ドレイン電極５に接続したインダクタ配線２５に
したものである。
【００４６】上記の構成において、ギャップキャパシタ
配線２６は、途中に間隙を設けたことで図１３に示した
第１例の出力側外部整合回路１３０におけるキャパシタ
２０（キャパシティＣ３）に相当するものである。ま
た、インダクタ配線２５はインダクタ２１（インダクタ
ンスＬ３）に相当するものである。このギャップキャパ
シタ配線２６とインダクタ配線２５との構成は、上記イ
ンダクタ２０とキャパシタ２１とからなる共振回路と同
等の高調波整合回路２２を形成しているので、本実施の
形態１と同等の半導体装置として用いることができる。
【００４７】このように、本発明の実施の形態２の半導
体装置によれば、複数の半導体セルからなる半導体チッ
プを有する半導体装置において、ギャップキャパシタ配
線２６とインダクタ配線２５とを用いて半導体チップ４
０と一体化した高調波整合回路２２を有する構成とした
ことにより、本実施の形態１と同等の効果を有する高効
率な半導体装置を得ることができる。
【００４８】また、本実施の形態２による半導体装置に
よれば、ギャップキャパシタ配線２６およびインダクタ
配線２５は、半導体基板８のパターン形成のみによって
製造することができ、別途にＭＩＭキャパシタ等の部品
を設ける必要がないので、よりパッケージを小型化でき
るとともに、低コストかつ簡便に半導体装置を得られる
効果がある。
【００４９】実施の形態３．図５は本発明の実施の形態
３による半導体装置において用いられる半導体チップ５
０の構成を示す上面図である。図において、図９と同一
名称は同一または相当部分である。
【００５０】本実施の形態３による半導体装置５００
は、半導体基板８上に半導体チップ５０を形成する際
に、半導体チップ５０を構成する個々の半導体セル９に
ついて、上記ドレイン配線７の近傍にヴィアホール１７
を開口し、上記ヴィアホール１７から、ドレイン配線７
へ延伸するギャップキャパシタ配線２６を設けたもので
ある。
【００５１】上記の構成において、ヴィアホール１７は
インダクタ、また、ギャップキャパシタ配線２６はキャ
パシタに相当するものであり、また、ヴィアホール１７
とギャップキャパシタ配線２６との構成は、図１３に示
した第１例の出力側外部整合回路１３０と同等の高調波
整合回路２２を形成しているので、本実施の形態１と同
等の半導体装置として用いることができる。
【００５２】このように、本発明の実施の形態３の半導
体装置によれば、複数の半導体セルからなる半導体チッ
プを有する半導体装置において、ヴィアホール１７とギ
ャップキャパシタ配線２６とを用いて半導体チップ５０
と一体化した高調波整合回路を有する構成としたことに
より、本実施の形態１と同等の効果を有する高効率な半
導体装置を得ることができる。
【００５３】また、本実施の形態３の半導体装置によれ
ば、インダクタはヴィアホール１７固有のインダクタタ
ンス（０．０２ｎＨ〜数ｎＨ程度）を利用しているの
で、ヴィアホール１７とギャップキャパシタ配線２６と
の組み合わせを、半導体セル毎に、半導体基板８の任意
の位置に設定することができるので、半導体チップ５０
の設計上の自由度を増すことのできる効果がある。
【００５４】実施の形態４．図６は本実施の形態４によ
る半導体装置において用いられる半導体チップ６０の構
成を示す上面図である。図において、図１と同一名称は
同一または相当部分である。
【００５５】本実施の形態４による半導体装置は、本実
施の形態１の半導体装置である、接地配線１９およびＭ
ＩＭキャパシタ２０からなる高調波整合回路を、一つの
半導体セル９に対して複数個設けるようにしたものであ
る。
【００５６】上記の構成においては、半導体チップ９０
と一体化した高調波整合回路が、半導体セルにおいて複
数設けられているので、半導体セルに含まれる個々の半
導体素子と高調波整合回路との経路がさらに平均化でき
る効果がある。
【００５７】なお、本実施の形態４の構成は、先に説明
した実施の形態２および３に対しても援用できるもので
ある。
【００５８】実施の形態５．本発明の実施の形態５によ
る半導体装置は、半導体チップと一体化した高調波整合
回路を有する半導体装置において、高調波整合回路をロ
ーパスフィルタ型の回路としたものである。
【００５９】図７は本実施の形態５による半導体装置に
おいて用いられる半導体チップ７０の上面図である。図
において、７１はローパスフィルタ回路であり、図９と
同一名称は同一または相当部分である。
【００６０】本実施の形態５による半導体装置７００
は、図６の半導体チップ９０の等価回路と同様の構成を
有するものであるが、インダクタ２０としてドレイン配
線７固有のインダクタンスＬD を、また、キャパシタ２
１としてドレインパッド２と半導体基板８との間のパッ
ド寄生キャパシタンスＣDpd をそれぞれ利用することに
よりローパスフィルタ回路７１を形成している。上記ロ
ーパスフィルタ回路７１は、カットオフ周波数ｆc とし
て設定した、
【００６１】
【数４】
【００６２】以上の高調波を短絡する動作を行うもので
ある。図７の上面図において、インダクタンスはドレイ
ン配線７の長短または幅を変化させることによって、ま
た、キャパシタンスはドレインパッド２の面積、または
ドレインパッド２と半導体基板８との間隔を変化させる
ことによって任意の値を得ることができ、これらの値に
よって所望のカットオフ周波数を決定することができ
る。もちろん上記の半導体チップ７０上において部品の
規格を変えることは、図６の半導体セル９の等価回路に
おいてインダクタンスＬD およびキャパシタンスＣDpd
の値を変化させることと同等である。
【００６３】例えば、図６において、ＬD ＝０．０６ｎ
Ｈ、ＣDpd ＝０．２５ｐＦとすると、式（５）よりカッ
トオフ周波数ｆC ＝４１ＧＨｚが得られる。この場合、
基本波の周波数ｆをｆ＝２５ＧＨｚとすれば、２次以上
の高調波は全て短絡することができる。
【００６４】上記のように、本発明の実施の形態５の半
導体装置によれば、半導体セル９において、ドレイン配
線７と、ドレインパッド２および半導体基板８とがロー
パスフィルタ回路７１として動作する構成としたことに
より、各半導体セル毎に高調波整合を行う、半導体チッ
プと一体化した高調波整合回路を有するようにしたの
で、半導体装置の効率を全体として向上することができ
る。
【００６５】また、本実施の形態５の半導体装置によれ
ば、高調波整合回路を構成するためのＭＩＭキャパシタ
やギャップキャパシタを設けることなく、高調波整合を
各半導体セル毎に実施することができるので、より低コ
ストかつ簡便に高調波整合を行う半導体装置を得られる
効果がある。
【００６６】また、本実施の形態５の半導体装置によれ
ば、高調波整合回路としてローパス型整合回路を用いる
ようにしたので、カットオフ周波数ｆC に関して、半導
体セル９の製造精度にばらつきがある場合でも、ｆC 以
上の全高調波を短絡できるため、図１３および１４に示
した従来の高調波整合回路よりも、半導体セル毎の高調
波ばらつきに強いという効果がある。
【００６７】また、本実施の形態５による半導体装置に
よれば、キャパシタとして、ドレインパッド２と半導体
基板８の間のキャパシタンスを利用しているので、ＭＩ
Ｍキャパシタやギャップキャパシタを用いるよりキャパ
シタンス誤差を小さくした、高精度な高調波整合回路を
得られる効果がある。
【００６８】実施の形態６．本発明の実施の形態６によ
る半導体装置は、本実施の形態５によるローパスフィル
タ型の回路を備えた半導体装置の第２例である。
【００６９】図８(a) は、本発明の実施の形態６による
半導体装置における半導体チップ９０の上面図であり、
図８(b) は、ローパスフィルタ回路の等価回路図であ
る。図において、図９と同一名称は同一または相当部分
である。
【００７０】本実施の形態６による半導体回路８００の
構成は、図９に示した従来の半導体チップにおいて、ド
レインパッド２に出力側内部整合回路１４と接続するた
めのワイヤ１５を設けた構成としたものである。
【００７１】このような構成を有する本実施の形態６に
よる半導体装置においては、インダクタ２０としてドレ
イン配線７でなく、ワイヤ１５のインダクタンスＬW を
用いるとともに、コンダクタ２１としてドレインパッド
２と半導体基板８との間のキャパシタンスを利用したロ
ーパスフィルタ回路８１を形成している。
【００７２】このとき、図８(b) に示した等価回路にお
いては、キャパシタンスＣDpd およびインダクタンスＬ
W は、入力であるカットオフ周波数ｆC 以上の周波数に
対して
【００７３】
【数５】
【００７４】となるように設定しているので、ローパス
フィルタ型回路８１は、本実施の形態５同様に、半導体
チップ８０と一体化した高調波整合回路として動作す
る。
【００７５】このように、本発明の実施の形態６による
半導体装置によれば、半導体セル毎に高調波整合を行う
ローパスフィルタ型の回路を備えるようにしたので、半
導体装置の効率を全体として向上することができる。
【００７６】また、高調波整合回路２２としてローパス
フィルタ型整合回路を用いるようにしたので、半導体チ
ップの製造精度にばらつきがある場合でも、使用周波数
以上の全高調波を短絡できる、半導体セル毎の高調波ば
らつきに強い半導体装置が得られるという効果がある。
【００７７】さらに、本実施の形態６による半導体装置
によれば、インダクタ２０としてワイヤ１５のインダク
タンスを利用することにより、半導体チップ８０内に新
たにインダクタを設ける必要がないので、半導体チップ
のサイズを小さくとることができるので、低コストかつ
簡易に半導体装置を製造できる効果がある。
【００７８】なお、上記のいずれの実施の形態において
も、外部整合回路は省略して、パッケージ内の、高調波
整合回路と一体化した半導体チップおよび内部整合回路
からなる構成によっても実現することができる。
【００７９】この場合は、パッケージの部分だけで半導
体装置として用いることができるので、部品点数やワイ
ヤ数を更に削減して、低コストかつ簡易に半導体装置を
製造することができる。
【００８０】また、上記のいずれの実施の形態において
も、半導体チップはＦＥＴからなるものとしたが、これ
はバイポーラトランジスタ等の他のトランジスタに対し
ても同様に適用できるものである。
【００８１】また、上記のいずれの実施の形態において
も、高調波整合回路２２はドレイン側に設けたものであ
るが、これはゲート側に設けることも可能である。
【００８２】
【発明の効果】このように、請求項１にかかる半導体装
置によれば、半導体基板と、複数の半導体素子からな
り、一つのゲートパッドと一つのドレインパッドに接続
された半導体セルを、複数個、上記半導体基板上に配置
してなる、高周波帯で増幅動作を行う半導体チップと、
内部整合回路と、上記半導体セル毎に設けられており、
上記半導体チップと上記内部整合回路との間に配置され
た、キャパシタとインダクタとからなる高調波整合回路
と、上記半導体基板、半導体チップ、上記内部整合回路
および上記高調波整合回路を収納するパッケージとを備
えたことにより、高調波を半導体チップの直前で処理し
て、各半導体セルで取り扱われる高調波の位相を均一に
保つことができるので、高周波信号の特性自体による損
失を減少させるとともに、高調波整合回路と半導体チッ
プとの経路差により生じる位相差を減じて良好な高調波
負荷インピーダンスを得ることができるので、半導体装
置の効率を全体として向上できる効果がある。
【００８３】また、請求項２にかかる半導体装置によれ
ば、請求項１の半導体装置において上記パッケージの外
側に配置された外部整合回路を備えたものあるとしたこ
とにより上記の効果がある。
【００８４】また、請求項３にかかる半導体装置によれ
ば、請求項１または２の半導体装置において、上記高調
波整合回路は、上記半導体基板上にて上記半導体チップ
と一体化して形成されたものであるとしたことにより、
半導体チップと高調波整合回路との経路差を著しく削減
したので、位相差のばらつきを殆ど解消して最適な高調
波負荷インピーダンスを実現した高効率の高調波整合が
得られる効果があるとともに、部品点数、ワイヤ数を削
減することができ、パッケージの小型化および製造コス
トを低減することができる効果がある。
【００８５】また、請求項４にかかる半導体装置によれ
ば、請求項３に記載の半導体装置において、上記高調波
整合回路は、キャパシタとして上記半導体素子の電極と
上記ドレインパッドとの間に形成されたＭＩＭキャパシ
タを有するものであるとしたことにより、高調波整合回
路と半導体チップとの経路差により生じる位相差を減じ
て最適な高調波負荷インピーダンスを得られる効果があ
る。
【００８６】また、請求項５にかかる半導体装置によれ
ば、請求項３に記載の半導体装置において、上記高調波
整合回路のキャパシタは、上記半導体素子の電極と上記
ドレインパッドとの間に形成されたものであるとしたこ
とにより、上記請求項３の半導体装置を得られる効果が
ある。
【００８７】また、請求項６にかかる半導体装置によれ
ば、請求項３に記載の半導体装置において、上記高調波
整合回路のインダクタは、上記ドレインパッドの配線と
上記半導体基板の裏面との間に形成されたものであると
したことにより、半導体チップの設計上の自由度を増し
た、高精度な高調波整合回路を得られる効果がある。
【００８８】また、請求項７にかかる半導体装置によれ
ば、請求項３に記載の半導体装置において、上記高調波
整合回路のインダクタは、上記ドレインパッドと上記半
導体素子の電極とを接続する配線のインダクタンスであ
るとしたことにより、半導体チップのサイズを小さくと
ることができるので、低コストかつ簡易に半導体装置を
製造できる効果がある。
【００８９】また、請求項８にかかる半導体装置によれ
ば、請求項１ないし３のいずれかの半導体装置におい
て、上記高調波整合回路は、ドレインパッドの電気容量
をキャパシタとし、ドレインパッドと上記半導体素子の
電極とを接続する配線のインダクタンスをインダクタと
したローパスフィルタ回路であるものとしたことによ
り、高調波整合回路を構成するためのＭＩＭキャパシタ
やギャップキャパシタを用いる必要なく高調波整合を各
半導体チップ毎に行うことができるので、より低コスト
かつ簡便に高調波整合を行うとともに、半導体チップ毎
の高調波ばらつきに強い半導体装置が得られる効果があ
る。
【００９０】また、請求項９にかかる半導体装置によれ
ば、請求項７の半導体装置において、上記ローパスフィ
ルタ回路のインダクタは、上記ドレインパッドに設けた
ワイヤ固有のインダクタンスであるものとしたことによ
り、半導体チップに新たにインダクタを設ける必要がな
く、低コストかつ簡易に半導体装置を製造できる効果が
ある。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による半導体装置の半
導体チップの構成を示す上面図である。
【図２】 本発明の第１の半導体装置の等価回路図であ
る。
【図３】 本発明の第２の半導体装置の等価回路図であ
る。
【図４】 本発明の実施の形態２による半導体装置の半
導体チップの構成を示す上面図である。
【図５】 本発明の実施の形態３による半導体装置の半
導体チップの構成を示す上面図である。
【図６】 本発明の実施の形態４による半導体装置の半
導体チップの構成を示す上面図である。
【図７】 本発明の実施の形態５による半導体装置の半
導体チップの構成を示す上面図である。
【図８】 (a) は本発明の実施の形態６による半導体装
置半導体チップの構成を示す上面図であり、(b) は本発
明の実施の形態６による半導体装置におけるローパスフ
ィルタ回路の等価回路図である。
【図９】 従来の技術による半導体装置の半導体チップ
の構成を示す上面図である。
【図１０】 従来の技術による半導体装置の構成を示す
上面図である。
【図１１】 従来の技術による半導体装置の等価回路図
である。
【図１２】 従来の技術による半導体装置の半導体チッ
プの構成を示す等価回路図である。
【図１３】 従来の技術による半導体装置の出力側外部
整合回路１１の第１例である。
【図１４】 従来の技術による半導体装置の出力側外部
回路１１の第２例である。
【符号の説明】
１ ゲートパッド、２ ドレインパッド、３ ゲート電
極、４ ソース電極、５ ドレイン電極、６ ゲート配
線、７ ドレイン配線、８ 半導体基板、９ 半導体セ
ル、１０ 入力側外部整合回路、１１、１３０，１４０
出力側外部整合回路、１２ パッケージ、１３ 入力
側内部整合回路、１４ 出力側内部整合回路、１５ ワ
イヤ、１６ リード、１７ ヴィアホール、１８ 分布
定数回路、１９ レジスタ、２０ インダクタ、２１
キャパシタ、２２ 高調波整合回路、２３ 接地配線、
２４ ＭＩＭキャパシタ、２５ インダクタ配線、２６
ギャップキャパシタ配線、４０，５０，６０，７０，
８０，９０，１１０半導体チップ、７１，８１ ローパ
スフィルタ回路、１００，２００，３００半導体装置。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、複数の半導体素子からな
    り、一つのゲートパッドと一つのドレインパッドに接続
    された半導体セルを、複数個、上記半導体基板上に配置
    してなる、高周波帯で増幅動作を行う半導体チップと、 内部整合回路と、 上記半導体セル毎に設けられており、上記半導体チップ
    と上記内部整合回路との間に配置された、キャパシタと
    インダクタとからなる高調波整合回路と、 上記半導体基板、半導体チップ、上記内部整合回路およ
    び上記高調波整合回路を収納するパッケージとを備えた
    ことを特徴とする半導体装置。
  2. 【請求項２】 請求項１の半導体装置において、 上記パッケージの外側に配置された外部整合回路を備え
    たことを特徴とする半導体装置。
  3. 【請求項３】 請求項１または２に記載の半導体装置に
    おいて、 上記高調波整合回路は、上記半導体基板上にて上記半導
    体チップと一体化して形成されたものであることを特徴
    とする半導体装置。
  4. 【請求項４】 請求項３に記載の半導体装置において、 上記高調波整合回路のキャパシタとして、上記半導体素
    子の電極とドレインパッドとの間に形成されたＭＩＭキ
    ャパシタを有するものであることを特徴とする半導体装
    置。
  5. 【請求項５】 請求項３に記載の半導体装置において、 上記高調波整合回路のキャパシタは、上記半導体素子の
    電極と上記ドレインパッドとの間に形成されたものであ
    ることを特徴とする半導体装置。
  6. 【請求項６】 請求項３に記載の半導体装置において、 上記高調波整合回路のインダクタは、上記ドレインパッ
    ドの配線と上記半導体基板の裏面との間に形成されたも
    のであることを特徴とする半導体装置。
  7. 【請求項７】 請求項３に記載の半導体装置において、 上記高調波整合回路のインダクタは、上記ドレインパッ
    ドと上記半導体素子の電極とを接続する配線のインダク
    タンスであることを特徴とする半導体装置。
  8. 【請求項８】 請求項１ないしは３のいずれかの半導体
    装置において、 上記高調波整合回路は、ドレインパッドの電気容量をキ
    ャパシタとし、ドレインパッドと上記半導体素子の電極
    とを接続する配線のインダクタンスをインダクタとした
    ローパスフィルタ回路であることを特徴とする半導体装
    置。
  9. 【請求項９】 請求項８の半導体装置において、 上記ローパスフィルタ回路のインダクタは、上記ドレイ
    ンパッドに設けたワイヤ固有のインダクタンスであるこ
    とを特徴とする半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007060616A (ja) * 2005-07-29 2007-03-08 Mitsubishi Electric Corp 高周波電力増幅器
JP2008109227A (ja) * 2006-10-23 2008-05-08 Mitsubishi Electric Corp 高周波電力増幅器
JP2011041313A (ja) * 2005-07-29 2011-02-24 Mitsubishi Electric Corp 高周波電力増幅器
WO2017098578A1 (ja) * 2015-12-08 2017-06-15 三菱電機株式会社 電力増幅器
JP6399267B1 (ja) * 2018-02-09 2018-10-03 三菱電機株式会社 増幅器

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6903617B2 (en) 2000-05-25 2005-06-07 Silicon Laboratories Inc. Method and apparatus for synthesizing high-frequency signals for wireless communications
US6864558B2 (en) * 2001-05-17 2005-03-08 Broadcom Corporation Layout technique for C3MOS inductive broadbanding
US7138872B2 (en) * 2002-03-21 2006-11-21 Koninklijke Philips Electronics N.V. Power amplifier device
US7362174B2 (en) * 2005-07-29 2008-04-22 Broadcom Corporation Current-controlled CMOS (C3MOS) wideband input data amplifier for reduced differential and common-mode reflection
US7598811B2 (en) * 2005-07-29 2009-10-06 Broadcom Corporation Current-controlled CMOS (C3MOS) fully differential integrated wideband amplifier/equalizer with adjustable gain and frequency response without additional power or loading
US7598788B2 (en) * 2005-09-06 2009-10-06 Broadcom Corporation Current-controlled CMOS (C3MOS) fully differential integrated delay cell with variable delay and high bandwidth
US7746173B1 (en) * 2008-04-30 2010-06-29 Triquint Semiconductor, Inc. Power amplifier with output harmonic resonators
US9077285B2 (en) * 2012-04-06 2015-07-07 Freescale Semiconductor, Inc. Electronic devices with multiple amplifier stages and methods of their manufacture
US9438191B2 (en) 2014-05-15 2016-09-06 Freescale Semiconductor, Inc. Radio frequency power amplifier circuit
JP6418050B2 (ja) * 2015-04-15 2018-11-07 三菱電機株式会社 増幅器
US10855244B2 (en) 2018-10-19 2020-12-01 Cree, Inc. Transistor level input and output harmonic terminations
US11929317B2 (en) 2020-12-07 2024-03-12 Macom Technology Solutions Holdings, Inc. Capacitor networks for harmonic control in power devices

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63279608A (ja) * 1987-05-11 1988-11-16 Nippon Telegr & Teleph Corp <Ntt> 増幅器集積回路
JPH03112159A (ja) * 1989-09-27 1991-05-13 Sumitomo Electric Ind Ltd Ｍｍｉｃ装置の特性調整方法
US5818880A (en) * 1990-03-30 1998-10-06 Honeywell Inc. MMIC telemetry transmitter
US5095285A (en) * 1990-08-31 1992-03-10 Texas Instruments Incorporated Monolithically realizable harmonic trapping circuit
US5111157A (en) * 1991-05-01 1992-05-05 General Electric Company Power amplifier for broad band operation at frequencies above one ghz and at decade watt power levels
JPH0738548B2 (ja) * 1993-01-07 1995-04-26 日本電気株式会社 電力整合回路
US5420541A (en) * 1993-06-04 1995-05-30 Raytheon Company Microwave doherty amplifier
JPH08139535A (ja) * 1994-11-11 1996-05-31 Fujitsu Ltd 高効率の電力増幅器
JP2907050B2 (ja) * 1995-02-28 1999-06-21 日本電気株式会社 半導体集積回路およびその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007060616A (ja) * 2005-07-29 2007-03-08 Mitsubishi Electric Corp 高周波電力増幅器
JP2011041313A (ja) * 2005-07-29 2011-02-24 Mitsubishi Electric Corp 高周波電力増幅器
JP2008109227A (ja) * 2006-10-23 2008-05-08 Mitsubishi Electric Corp 高周波電力増幅器
WO2017098578A1 (ja) * 2015-12-08 2017-06-15 三菱電機株式会社 電力増幅器
JPWO2017098578A1 (ja) * 2015-12-08 2018-05-24 三菱電機株式会社 電力増幅器
CN108292907B (zh) * 2015-12-08 2021-07-16 三菱电机株式会社 功率放大器
JP6399267B1 (ja) * 2018-02-09 2018-10-03 三菱電機株式会社 増幅器
WO2019155601A1 (ja) * 2018-02-09 2019-08-15 三菱電機株式会社 増幅器
US11264951B2 (en) 2018-02-09 2022-03-01 Mitsubishi Electric Corporation Amplifier

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