JPH11352188A

JPH11352188A - 半導体装置

Info

Publication number: JPH11352188A
Application number: JP10163439A
Authority: JP
Inventors: Tokuya Osawa; 徳哉大澤; Hideshi Maeno; 秀史前野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-06-11
Filing date: 1998-06-11
Publication date: 1999-12-24
Also published as: US6286121B1

Abstract

(57)【要約】【課題】論理ユニットのBISTを短期間で実行する。【解決手段】ＲＡＭ１０が初期化されないときには、
データ出力部do[n]から取り込んだデータ信号には、不
定値が含まれる恐れがあるが、このデータ信号は、スキ
ャンパス２２を通じてMISRへと伝達されることはなく、
MISRへは、スキャンパス１３で取り込まれたデータ信号
DI[n]のみが伝達される。したがって、ＲＡＭ１０の初
期化なしで、不定値の影響を受けることなく、組み合わ
せ回路４０のBISTを遂行することができる。すなわち、
組み合わせ回路４０のBISTを、短期間で正常に遂行する
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、論理部、記憶
部、および、組込み自己検査(BIST:Bilt in Self Test)
回路を備える半導体装置に関し、特に、BIST回路による
検査が、記憶部に記憶される初期の不定値によって妨げ
られることを、簡素な構成によって回避するための改良
に関する。

【０００２】

【従来の技術】図１０は、この発明の背景となる従来の
半導体装置の構成を示すブロック図である。この半導体
装置１５１は、ASIC(Application Specific IC)と称さ
れる特定用途向けの専用LSIとして構成されており、記
憶ユニットとしてのＲＡＭ１０、および、論理ユニット
としての組み合わせ回路４０，４１，４２を同時に備え
ている。そして、回路素子の集積度が高いVLSIとして構
成されるASICの検査を、容易かつ高能率で行うために、
BISTを実行するBIST回路が、さらに備わっている。BIST
は、半導体装置が自分自身を試験することによって、半
導体装置の試験を容易化する手法である。

【０００３】このBIST回路は、LFSR(Linear Feedback S
hift Register)５０と、MISR(Multiple Input Signatur
e Register)５１とを備えており、しかも、スキャンテ
スト方式を併用している。すなわち、ＲＡＭ１０、組み
合わせ回路４０，４１，４２の周辺部分に備わり、装置
１５１の本来の機能（試験以外の機能）を果たすための
フリップフロップなどの記憶素子を、接続および切り離
し自在に、直列に連結することによって、スキャンパス
１１〜１４，２１〜２４が構成されている。

【０００４】スキャンパス２３は、組み合わせ回路４０
の周辺部分に位置し、組み合わせ回路４０との間で信号
の受け渡しを行う記憶素子を連結することによって構成
されている。同様に、スキャンパス２４は、組み合わせ
回路４１,４２の周辺部分に位置し、それらとの間で信
号の受け渡しを行う記憶素子を連結することによって構
成されている。

【０００５】また、スキャンパス２１は、組み合わせ回
路４０と組み合わせ回路４１との間に介在して信号の受
け渡しを行う記憶素子、さらに、スキャンパス２２は、
組み合わせ回路４０と組み合わせ回路４２との間に介在
して信号の受け渡しを行う記憶素子を連結することによ
って構成されている。また、スキャンパス１１〜１４
は、ＲＡＭ１０と、組み合わせ回路４０との間に介在し
て、それらの間で信号を受け渡す記憶素子を連結するこ
とによって構成されている。

【０００６】これらの記憶素子どうしは、試験を行うと
きに限って連結され、それ以外のときには、切り離され
る。そして、BIST回路は、これらのスキャンパス１１〜
１４，２１〜２４を通じて、装置１５１に備わるＲＡＭ
１０、および、組み合わせ回路４０，４１，４２の検査
を実行する。また、スキャンパス２１，１１〜１４，２
２は、連結されて一列のスキャンパスを構成している。
そして、スキャンパス２３、スキャンパス２１，１１〜
１４，２２、および、スキャンパス２４の３列のスキャ
ンパスの各々は、LFSR５０とMISR５１との間に介挿され
ている。

【０００７】なお、スキャンパスを構成するFFなどの記
憶素子は、通例においては、論理ユニット、および、記
憶ユニットの中において、その周辺部分に備わる素子で
あって、他のユニットとの間で信号を中継する機能を果
たすものである。すなわち、スキャンパスを構成する記
憶素子は、通例においては、いずれかのユニットに属す
るものである。例えば、本来の記憶ユニットは、図１０
において、符号「１」に対応する点線で包囲された部分
である。しかしながら、スキャンパスと他の部分との関
係を明快とするために、この明細書では、図１０をはじ
めとする各図面に示すように、スキャンパスを除いた部
分を、改めて、組み合わせ回路（論理ユニット）４０，
４１，４２、および、ＲＡＭ（記憶ユニット）１０と定
義する。

【０００８】図１１は、LFSR５０の内部構成を示すブロ
ック図である。LFSR５０には、互いに縦続接続される複
数のFF(フリップフロップ)６１と、それらを循環的に接
続するEXOR（排他的論理和素子）６２とが備わってい
る。FF６１は、図示しないクロック信号に同期して、入
力信号を保持して出力する。このため、各FF６１に所定
の初期値を与える初期化が行われた後は、各FF６１の出
力には、縦続接続されるFF６１の個数で定まる循環周期
を持つ疑似乱数が、クロック信号に同期して順に現れ、
つぎの段のFF６１へと順送りされる。

【０００９】図１１の例では、２２個のFF６１が縦続接
続されているので、２²²−１個の疑似乱数が循環的に生
成される。２２個の出力の中の３個が、それぞれ、３列
のスキャンパスへと供給される。すなわち、LFSR５０
は、BISTを実行するためのテストパターンを発生し、１
列ないし複数列のスキャンパスへと供給するテストパタ
ーン発生回路(TPG:Test Pattern Generator)の一種とし
て構成されている。

【００１０】図１２は、MISR５１の内部構成を示すブロ
ック図である。MISR５１には、互いに縦続接続され、各
々がFF６３とEXOR６４とを備える複数の組と、それらの
組を循環的に接続するEXOR６５とが備わっている。図示
しないクロック信号に同期して各EXOR６４へ入力される
信号に、ある種の演算が施され、演算によって信号が、
最終段のFF６３からシグニチャＳＯとして出力される。
シグニチャＳＯは、１個または複数個のEXOR６４へ入力
された信号に、時系列および（複数個入力の場合には）
空間に沿った圧縮が施された信号に相当する。

【００１１】図１２の例では、２２個の組が縦続接続さ
れており、２２個の入力の中の３個へと、３列のスキャ
ンパスからの信号が供給される。そして、各スキャンパ
スを通じて供給される装置１５１の各部の試験の結果に
関する情報が、シグニチャＳＯへと集約される。すなわ
ち、MISR５１は、１列ないし複数列のスキャンパスから
供給され、試験結果に関する情報を含む信号、すなわち
試験結果を表現する信号を、圧縮する出力データ圧縮回
路(ODC:Output Data Compactor)の一種として構成され
ている。

【００１２】シグニチャＳＯは、試験の結果の期待値し
ての利用に供すべく、図示しないピンを通じて、装置１
５１の外部へと出力される。装置１５１に対する論理シ
ミュレーションを実行することによって得られるシグニ
チャＳＯの正常値と、MISR５１に保持されるシグニチャ
ＳＯの現実値との間で、それらのパターンについての比
較を行うことによって、スキャンパス自身をも含めて、
組み合わせ回路４０，４１，４２、および、ＲＡＭ１０
が正常であるか否かの判定を行うことができる。このよ
うに、装置１５１では、BIST回路が備わるために、装置
１５１自身が出力するシグニチャＳＯの値を、正常値と
比較するだけで、装置１５１の各部の試験を遂行するこ
とが可能である。

【００１３】図１３は、組み合わせ回路４０とＲＡＭ１
０との間に介在するスキャンパス１３，１４を、より詳
細に示すブロック図である。スキャンパス１３は、組み
合わせ回路４０とＲＡＭ１０との間に介在して、組み合
わせ回路４０が出力する信号を、データ信号としてＲＡ
Ｍ１０のデータ入力部di[n](n=0,1,2)へと受け渡すため
の３個のFF７１を、縦続接続することによって構成され
ている。

【００１４】各FF７１は、セレクタ７２を介して前段の
FF７１に接続される。すなわち、通例においては、装置
１５１が本来の機能を果たすために備わるFF７１に、試
験のために必要とされるセレクタ７２を追加することに
よって、SFF（スキャンフリップフロップ；一般には、
「スキャン記憶素子」）２が構成される。そして、複数
のSFF２を縦続接続することによってスキャンパス１３
が構成される。この構造は、他のスキャンパスにおいて
も同様である。スキャンパス１４を構成するSFF２に備
わるFF７１は、ＲＡＭ１０のデータ出力部do[n]から出
力されるデータ信号（記憶データ信号）を、組み合わせ
回路４０へと受け渡すためのFFである。

【００１５】セレクタ７２の各々は、選択信号として入
力されるスキャンモード信号SMの値に応答して、２個の
入力信号の中のいずれか一方を選択して出力する。すな
わち、スキャンモード信号SMが０であるときには、スキ
ャンパス１３に備わるセレクタ７２は組み合わせ回路４
０の出力信号を選択し、スキャンパス１４はＲＡＭ１０
のデータ出力部do[n]から出力されるデータ信号を選択
する。その結果、SFF２（およびFF７１）の各々は、互
いに切り離され、FF７１は、クロック信号に同期して、
各ユニットの間で信号を受け渡すという本来の機能を果
たす。

【００１６】一方、スキャンモード信号SMが１であると
きには、スキャンパス１３，１４に備わるセレクタ７２
の各々は、前段のSFF２の出力信号を選択する。その結
果、各SFF２（およびFF７１）は、スキャンパス１３，
１４の間も含めて、互いに縦続接続され、前段のSFF２
の出力信号を、クロック信号に同期して、後段のSFF２
へと受け渡す。

【００１７】なお、スキャンパスを構成するSFF２の個
数を、この明細書では、スキャンパスの段数と称する。
図１３の例では、スキャンパス１３，１４は、それぞれ
３個のSFF２で構成されている。したがって、スキャン
パス１３，１４は、いずれも、「３段のスキャンパス」
と称される。

【００１８】図１０に戻って、装置１５１のBIST回路に
は、LFSR５０およびMISR５１の他に、図示しない制御回
路が備わっており、スキャンモード信号SMは、この制御
回路によって、装置１５１の中のすべてのスキャンパス
へと供給される。そして、装置１５１が試験を行うとき
以外は、スキャンモード信号SMとして０が供給され、そ
れによって、装置１５１は試験以外の本来の機能を果た
すことが可能となる。

【００１９】試験が行われるときには、スキャンモード
信号SMとして１が供給され、その結果、３列のスキャン
パスの各々に属する多段のSFF２には、LFSR５０が出力
する疑似乱数が、順送りに供給される。それと同時に、
各SFF２が保持する疑似乱数は、SFF２の出力に接続され
るユニットへも同時に入力される。３列のスキャンパス
の中の、最も長い（SFF２の個数が最も大きい）スキャ
ンパスのすべてのSFF２に、LFSR５０が供給する疑似乱
数が行き渡ると、スキャンモード信号SMは、１クロック
周期だけ、１から０へと転じる。それによって、各スキ
ャンパスに属するSFF２には、各ユニットから出力され
る信号が取り込まれる。

【００２０】図１３に示したスキャンパス１３，１４の
例では、スキャンモード信号SMが０であるときには、ス
キャンパス１３に属するSFF２は、組み合わせ回路４０
の出力信号を取り込み、スキャンパス１４に属するSFF
２は、データ出力部do[n]からのデータ信号を取り込
む。その後、スキャンモード信号SMの値は、１へと復帰
する。その結果、取り込まれた各ユニットからの出力信
号が、各スキャンパスに沿って順送りされ、MISR５１へ
と回収される。MISR５１は、各スキャンパスを通じて入
力される各ユニットからの出力信号に対して、演算を施
して得られるシグニチャＳＯを、１クロックごとに出力
する。

【００２１】スキャンパスに取り込まれた各ユニットか
ら出力信号のすべてがMISR５１へと回収されたときに
は、各スキャンパスに属するすべてのSFF２には、LFSR
５０が供給する新たな疑似乱数が保持される。スキャン
モード信号SMは、このタイミングで再び、１クロック周
期だけ、１から０へと転じる。

【００２２】このように、すべてのスキャンパスのすべ
てのSFF２に、LFSR５０が供給する疑似乱数が行き渡る
一定周期ごとに、スキャンモード信号SMは、１クロック
周期だけ、１から０へと転じる。それによって、各ユニ
ットへ、テストパターンとしての疑似乱数が入力信号と
して供給されるとともに、各ユニットが入力信号に応答
して出力する出力信号が、MISR５１へ回収された上で、
シグニチャＳＯとして集約される。

【００２３】

【発明が解決しようとする課題】ところで、スキャンパ
ス１４では、ＲＡＭ１０のデータ出力部do[n]から出力
されるデータ信号が取り込まれるので、以下に述べるよ
うな問題点があった。ＲＡＭ１０に備わる図示しないメ
モリセルが初期化されないままで、試験が開始される
と、メモリセルの各々に格納される値の定まらないデー
タ信号が、スキャンパス１４へと取り込まれる。

【００２４】その結果、MISR５１へ不定値が混入するこ
とになり、シグニチャＳＯとして、予測不可能な不定値
しか得られなくなる。MISR５１は、複数の入力の中の一
つにでも、また、１クロック周期でも、不定値の入力を
受けると、その影響は、シグニチャＳＯに現れ、しか
も、以後のシグニチャＳＯの全体に及ぶ。したがって、
装置１５１の試験を行う際には、いずれのスキャンパス
のどのSFF２にも、また、どのクロック周期において
も、不定値が混入することが回避されなければならな
い。

【００２５】組み合わせ回路４０，４１，４２からは、
動作不良と判定されるべき状態にない限り、不定値がス
キャンパスへと混入することはないが、初期化が行われ
ていないＲＡＭ１０からは、ＲＡＭ１０が正常であって
も、不定値が混入する恐れがある。BISTを用いない通常
のスキャンテストでは、不定値が混入したときのデータ
を捨て去る（マスクする）ことによって、正常な試験を
遂行することが可能であるが、BIST回路では、上記した
ように、不定値が一旦混入すると、正常なシグニチャＳ
Ｏを得ることはできなくなる。

【００２６】図１４は、この問題を解消すべく構成され
た半導体装置の一部を示すブロック図である。この装置
１５２には、RAM-BIST回路８０が、備わっている。RAM-
BIST回路８０は、ＲＡＭ１０のBISTを行うための回路で
あり、例えば、特開平8-94718号公報に紹介されてい
る。また、スキャンパス２１とスキャンパス１１の間、
スキャンパス１１と１２の間、スキャンパス１２と１３
の間、および、スキャンパス１３と１４の間に、それぞ
れ、セレクタ８１，８２，８３，８４が介挿されてい
る。

【００２７】そして、セレクタ８１〜８４の各々には、
前段のスキャンパスの出力信号とRAM-BIST回路８０の出
力信号SIW,SIA,SIDI,SIDOのいずれかとの、２個の出力
信号が入力されている。セレクタ８１〜８４の各々は、
RAM-BIST回路８０が出力する選択信号MEMに応答して、
２個の入力信号の中のいずれか一方を選択して出力す
る。各SFF２の内部構造は、図１５で表される。

【００２８】ＲＡＭ１０へ書き込み許可を指示する信号
が入力される書き込み許可信号入力部wecには、OR素子
（論理和素子）８５が接続されている。それによって、
スキャンパス１１の出力信号と、RAM-BIST回路８０の出
力信号の一つである書き込み禁止信号WINHとの、論理和
に相当する信号が入力される。

【００２９】はじめに、ＲＡＭ１０の初期化が、つぎの
要領で行われる。選択信号MEMが、MEM＝１とされること
により、RAM-BIST回路８０からの出力信号SIW,SIA,SID
I,SIDOが、セレクタ８１〜８４によって選択される。出
力信号SIWは、SIW＝０とされ、書き込み禁止信号WINH
は、WINH＝０とされる。これにより、書き込み許可信号
入力部wecには、０が入力されるので、ＲＡＭ１０への
データ信号の書き込みが可能となる。

【００３０】出力信号SIAとして、ＲＡＭ１０に含まれ
るすべてのメモリセルを指定するすべてのアドレス信号
が出力される。その結果、ＲＡＭ１０のアドレス信号入
力部a[n]には、すべてのアドレス信号が入力される。こ
のとき、出力信号SIDIとして、例えば、SIDI＝０が出力
される。その結果、すべてのメモリセルに、初期値とし
て、０が書き込まれる。このようにして、ＲＡＭ１０の
初期化が達成される。

【００３１】初期化が終了すると、選択信号MEMは、MEM
＝０とされる。その結果、セレクタ８１〜８４では、前
段のスキャンパスの出力信号が選択される。すなわち、
スキャンモード信号SM＝１であるときには、スキャンパ
ス２１，１１〜１４，２２が、この順序で連結し、一列
のスキャンパスを構成する。さらに、書き込み禁止信号
WINHは、WINH＝１とされる。その結果、ＲＡＭ１０への
書き込みは禁止される。この状態で、ＲＡＭ１０および
組み合わせ回路４０，４１，４２の試験が、LFSR５０お
よびMISR５１によって実行される。ＲＡＭ１０のすべて
のメモリセルが初期化されているので、MISR５１へ不定
値が混入することがない。

【００３２】しかしながら、従来の装置１５２では、Ｒ
ＡＭ１０の初期化が行われるとともに、その上で、ＲＡ
Ｍ１０を含めた装置１５２のすべてのユニットの試験が
行われるので、論理ユニットに対するBISTを行う際に、
試験期間が永くなるという問題点があった。

【００３３】この問題点を解消するものとして、例え
ば、特開平9-5403号公報には、スキャンパスの一部が分
岐した装置が開示されている。この装置では、例えば、
不定値を取り込むスキャンパスを分岐することで、MISR
へ不定値が混入しないようになっている。しかしなが
ら、この装置では、スキャンパスが分岐しているため
に、市販のテスト容易化設計用CADツールを、論理シミ
ュレーションやルールチェック等に、使用することがで
きないという問題点があった。

【００３４】この発明は、従来の装置における上記した
問題点を解消するためになされたもので、論理ユニット
のBISTを、記憶ユニットの初期化を行うことなく遂行し
得るとともに、市販のテスト容易化設計用CADツールの
使用に支障を生じない半導体装置を提供することを目的
とする。

【００３５】

【課題を解決するための手段】第１の発明の装置は、半
導体装置において、記憶ユニットと、当該記憶ユニット
との間でデータ信号をやり取りする論理ユニットと、前
記論理ユニットから前記記憶ユニットへデータ信号を伝
達するｍ段の第１スキャンパスと、前記論理記憶ユニッ
トから前記論理ユニットへ記憶データ信号を伝達するｎ
（≦ｍ）段の第２スキャンパスと、テストパターンを生
成し、前記第１スキャンパスの入力端へと供給するテス
トパターン発生回路と、入力された信号を圧縮して表現
する信号であるシグニチャを、出力する出力データ圧縮
回路と、前記第１スキャンパスの出力端からの信号を、
前記第２スキャンパスを経ることなく、前記出力データ
圧縮回路へと伝達する伝達経路と、を備え、前記第２ス
キャンパスの入力端が、前記第１スキャンパスの第１段
ないし第ｍ−ｎ段のいずれかの出力へと接続されてい
る。

【００３６】第２の発明の装置は、第１の発明の半導体
装置において、前記伝達経路に介挿され、外部から入力
される制御信号に応答して、前記第１スキャンパスの出
力端からの信号と前記第２スキャンパスの出力端からの
信号との間で、いずれかを選択して、前記出力データ圧
縮回路へと伝達する第１セレクタを、さらに備える。

【００３７】第３の発明の装置は、第２の発明の半導体
装置において、前記第２スキャンパスの前記入力端と前
記第１スキャンパスの第１段ないし第ｍ−ｎ段のいずれ
かの前記出力との間に介挿される第２セレクタを、さら
に備え、当該第２セレクタは、前記制御信号に応答し
て、前記第１スキャンパスの前記出力からの信号と、前
記第１スキャンパスの前記出力端からの信号との間で、
いずれかを選択して前記第２スキャンパスの前記入力端
へと出力し、しかも、前記第１セレクタが前記第２スキ
ャンパスの出力端からの信号を選択するときには、前記
第２セレクタは、前記第１スキャンパスの出力端からの
信号を選択する。

【００３８】第４の発明の装置は、第２または第３の発
明の半導体装置において、前記記憶ユニットの記憶デー
タを初期化ないしテストするための信号を生成する信号
生成回路と、前記第１スキャンパスへと、前記信号生成
回路からの指示に応答して、前記テストパターンとの間
で切り替え自在に、前記信号生成回路が生成する前記信
号を、供給する選択素子を、さらに備える。

【００３９】第５の発明の装置は、第２または第３の発
明の半導体装置において、前記制御信号に応答して、前
記テストパターン発生回路が生成する前記テストパター
ンと、外部から供給されるテストパターンとの間で、い
ずれかを選択して、前記第１スキャンパスの前記入力端
へと供給する選択素子と、前記出力データ圧縮回路へ入
力される信号を外部へと取り出し可能なピンと、をさら
に備え、前記第１セレクタが前記第２スキャンパスの出
力端からの信号を選択するときには、前記選択素子は、
外部から供給される前記テストパターンを選択する。

【００４０】第６の発明の装置は、第１の発明の半導体
装置において、第３〜第ｋ（ｋ≧３）スキャンパスを、
さらに備え、前記第２〜第ｋスキャンパスの各々が、前
記論理記憶ユニットから前記論理ユニットへ伝達される
各別のｎビットの記憶データ信号を中継するｎ個の記憶
素子を含むｎ段であり、前記第２〜第ｋスキャンパスの
各々の入力端が、前記第１スキャンパスの第１段ないし
第ｍ−ｎ段のいずれかの出力へと接続されている。

【００４１】第７の発明の装置は、第６の発明の半導体
装置において、外部から入力される制御信号に応答し
て、前記第１スキャンパスの出力端からの信号と前記第
ｋ単位スキャンパスの出力端からの信号との間で、いず
れかを選択して、前記出力データ圧縮回路へと伝達する
第１セレクタと、前記第２〜第ｋ単位スキャンパスの入
力端と前記第１スキャンパスの第１段ないし第ｍ−ｎ段
のいずれかの前記出力との間に、それぞれ介挿される、
第２〜第ｋセレクタとを、さらに備えている。前記第２
セレクタは、前記制御信号に応答して、前記第１スキャ
ンパスの前記出力からの信号と、前記第１スキャンパス
の前記出力端からの信号との間で、いずれかを選択して
前記第２スキャンパスの前記入力端へと出力し、３≦ｊ
≦ｋの範囲のすべてのｊに対して、前記第ｊセレクタ
は、前記制御信号に応答して、前記第１スキャンパスの
前記出力からの信号と、前記第ｊ−１単位スキャンパス
の出力端からの信号との間で、いずれかを選択して前記
第ｊスキャンパスの前記入力端へと出力する。しかも、
前記第１セレクタが前記第ｊスキャンパスの出力端から
の信号を選択するときには、前記第２セレクタは、前記
第１スキャンパスの出力端からの信号を選択するとも
に、前記第ｊセレクタは、前記第ｊ−１スキャンパスの
出力端からの信号を選択する。

【００４２】

【発明の実施の形態】＜実施の形態１＞図１は、実施の
形態１の半導体装置における記憶ユニットとその近傍の
構成を示すブロック図である。この半導体装置１０１に
も、LFSR５０，MISR５１，組み合わせ回路４１，４２な
どが備わるが、これらは図１０に示した装置１５１と同
様に構成されるので、図示を略する。各スキャンパスを
構成するSFF２の内部構造は、図１５で表される。

【００４３】また、従来装置１５１と同様に、スキャン
パス１１，１２，および，１３へは、組み合わせ回路４
０から、書き込み許可信号WEC、アドレス信号A[n]、お
よび、データ信号DI[n]が、それぞれ、入力される。ま
た、スキャンパス１４から組み合わせ回路４０へと、デ
ータ信号DO[n]が入力される。装置１０１は、スキャン
パス１３の入力端とスキャンパス１４の入力端とが、共
通に、スキャンパス１２の出力端に接続されている点に
おいて、装置１５１とは特徴的に異なっている。

【００４４】すなわち、スキャンモード信号SMが１であ
るときには、スキャンパス１３は、テストパターンを、
データ入力部di[n]へ付与し、スキャンパス１４は、同
一のテストパターンを、データ信号DO[n]として、組み
合わせ回路４０へ付与する。一方、スキャンモード信号
SMが０であるときには、スキャンパス１３は、組み合わ
せ回路４０からデータ信号DI[n]を取り込み、スキャン
パス１４は、ＲＡＭ１０のデータ出力部do[n]から、デ
ータ信号を取り込む。

【００４５】データ出力部do[n]から取り込んだデータ
信号には、不定値が含まれる恐れがあるが、このデータ
信号は、スキャンパス２２を通じてMISR５１（図１０）
へと伝達されることはなく、MISR５１へは、スキャンパ
ス１３で取り込まれたデータ信号DI[n]のみが伝達され
る。したがって、不定値の影響を受けることなく、組み
合わせ回路４０，４１，４２（図１３）のBIST（ロジッ
クBIST）を、正常に遂行することが可能である。

【００４６】なお、スキャンパス２２は、スキャンパス
１４には接続されず、スキャンパス１３に保持される信
号を、MISR５１へと伝達する伝達経路としての役割を果
たしている。組み合わせ回路４２（図１０）と組み合わ
せ回路４０との間で、信号のやり取りがなく、そのため
に、スキャンパス２２が形成されないときには、スキャ
ンパス１３の出力端は、MISR５１へと直接に接続され
る。このとき、単なる信号線、あるいは、接続部が、上
記の伝達経路に相当する。

【００４７】装置１０１では、さらに、ＲＡＭ１０の初
期化を行う必要がないので、ロジックBISTに要する期間
が短縮されるとともに、ロジックBISTに要する回路規模
を、装置１５２に比べて縮小することが可能となる。ま
た、スキャンパス１３と１４とに、同一のテストパター
ンがセットされるが、ロジックBISTでは、ＲＡＭ１０の
試験は行われないので、故障検出率に影響は現れない。

【００４８】さらに、スキャンパス１３とスキャンパス
１４とが、直列の関係ではなく、並列の関係にあって、
共通にスキャンパス１２へと接続されているので、組み
合わせ回路４０にとっては、スキャンパス１１〜１４
は、等価的に図２で表現される。すなわち、スキャンパ
ス１１〜１４は、枝分かれのないスキャンパス１１〜１
３と等価に表現される。

【００４９】BISTを行うには、スキャン変換、故障検出
率、MISRからのシグニチャＳＯを求めるシミュレーショ
ンを行ったり、ルールチェックを行う等のために、テス
ト容易化設計用CADツールの使用が必須とされる。そし
て、市販のテスト容易化設計用CADツールは、枝分かれ
のあるスキャンパスには、対応できないのが通例であ
る。装置１０１では、スキャンパス１１〜１４は、図２
に示すように、枝分かれのないスキャンパス１１〜１３
と等価に表されるので、図１の回路に替えて、図２の回
路を、シミュレーション等の対象とすることにより、市
販のテスト容易化設計用CADツールを用いることが可能
となる。さらに加えて、スキャンパス１３，１４が、ス
キャンパス１３へと、等価的に短くなっており、また、
ＲＡＭの初期化が省略されるため、この点からも、テス
トに要する時間が節減される。

【００５０】＜実施の形態２＞図３は、実施の形態２の
半導体装置におけるＲＡＭとその近傍の構成を示すブロ
ック図である。この装置１０２は、スキャンパス２２の
入力端にセレクタ１５が接続され、このセレクタ１５の
２個の入力には、スキャンパス１３および１４の出力端
が、それぞれ接続されている点において、装置１０１と
は特徴的に異なっている。セレクタ１５は、外部から図
示しないピンを通じて入力される制御信号であるフルス
キャン信号FSに応答して、スキャンパス１３と１４のい
ずれかを選択し、その出力信号を後段のスキャンパス２
２へと伝達する。

【００５１】フルスキャン信号FSが０であるときには、
セレクタ１５は、スキャンパス１３の出力信号を選択し
てスキャンパス２２へと伝達する。このとき、装置１０
２は、装置１０１と等価であり、スキャンパス１１〜１
４は、組み合わせ回路４０にとっては、等価的に図２の
スキャンパス１１〜１３で表現される。これにより、Ｒ
ＡＭ１０の不定値の影響を排除して、ロジックBISTを短
期間で実行することができる。また、テスト容易化設計
用CADツールの使用も可能である。

【００５２】一方、フルスキャン信号FSが１であるとき
には、セレクタ１５は、スキャンパス１４からの出力信
号を選択してスキャンパス２２へと伝達する。これによ
って、ＲＡＭ１０のデータ出力部do[n]から出力される
データ信号を、スキャンパス１４へと取り込み、後続す
るスキャンパス２２へと伝達することが可能となる。し
たがって、ＲＡＭ１０に関して、BISTあるいはスキャン
テストを実行することが可能となる。装置１０２の試験
は、つぎの(1)〜(5)の工程に沿って行われる。

【００５３】(1) ロジックBISTが実行される。このと
き、フルスキャン信号FSは０に設定される。スキャンモ
ード信号SMが１であるときには、各スキャンパスには、
LFSR５０が供給するテストパターンが、順送りに伝達さ
れる。 (2) スキャンモード信号SMが、１クロック周期分、０と
なる。このとき、各スキャンパスには、論理ユニットお
よびＲＡＭ１０からの出力信号が取り込まれる。

【００５４】(3) 再び、スキャンモード信号SMが１とな
り、上記(2)で各スキャンパスで取り込まれた信号が、M
ISR５１へと伝達され、シグニチャＳＯとして圧縮され
る。上記工程(2)では、スキャンパス１４には、ＲＡＭ
１０から不定値が取り込まれる場合があるが、FS＝０で
あるために、この不定値はMISR５１へは伝達されない。 (4) 以上の工程(1)〜(3)が反復される。

【００５５】(5) LFSR５０によって、すべてのテストパ
ターンが生成された後に、MISR５１が出力するシグニチ
ャＳＯと、あらかじめシミュレーションによって求めら
れたシグニチャＳＯの正常値との間で、信号のパターン
に関する比較が行われ、それにもとづいて、装置１０２
に備わる論理ユニットが正常であるか否かが判定され
る。 (6) フルスキャン信号FSが１に設定され、スキャンパス
１１，１２，１４を、例えば、通常のスキャンテストの
ためのスキャンパスとして用いることによって、ＲＡＭ
１０の試験が行われる。この試験を可能にする形態につ
いては、実施の形態５において、より具体的に説明され
る。また、MISR５１が出力するシグニチャＳＯにもとづ
いて、BISTを行うことも可能である。

【００５６】以上のように、装置１０２では、ＲＡＭ１
０に記憶される不定値の影響を排して、ロジックBISTを
迅速に実行することが可能であると同時に、ＲＡＭ１０
に関しても、スキャンパス１１〜１４を用いて試験を実
行することが可能となっている。また、装置１０１と同
様に、市販のテスト容易化設計用CADツールの使用に支
障を生じない。

【００５７】＜実施の形態３＞図４は、実施の形態３の
半導体装置におけるＲＡＭとその近傍の構成を示すブロ
ック図である。装置１０３は、スキャンパス１４の入力
端にセレクタ１６が接続され、このセレクタ１６の２個
の入力には、スキャンパス１２および１３の出力端が、
それぞれ接続されている点において、装置１０２とは特
徴的に異なっている。セレクタ１６は、セレクタ１５と
共通に入力されるフルスキャン信号FSに応答して、スキ
ャンパス１２と１３のいずれかを選択し、その出力信号
を後段のスキャンパス１４へと伝達する。

【００５８】フルスキャン信号FSが０であるときには、
セレクタ１５は、スキャンパス１３の出力信号を選択し
てスキャンパス２２へと伝達し、同時に、セレクタ１６
は、スキャンパス１２の出力信号を選択してスキャンパ
ス１４へと伝達する。このとき、装置１０３は、装置１
０１と等価であり、スキャンパス１１〜１４は、組み合
わせ回路４０にとっては、等価的に図２のスキャンパス
１１〜１３で表現される。これにより、ＲＡＭ１０の不
定値の影響を排除して、ロジックBISTを短期間で実行す
ることができる。また、テスト容易化設計用CADツール
の使用も可能である。

【００５９】一方、フルスキャン信号FSが１であるとき
には、セレクタ１５は、スキャンパス１４の出力信号を
選択して、スキャンパス２２へと伝達する。同時に、セ
レクタ１６は、スキャンパス１３の出力信号を選択し
て、スキャンパス１４へと伝達する。すなわち、スキャ
ンパス１１〜１４が、この順序で縦続的に連結され、一
本のスキャンパスが形成される。

【００６０】これによって、ＲＡＭ１０のデータ出力部
do[n]から出力されるデータ信号を、スキャンパス１４
へと取り込み、後続するスキャンパス２２へと伝達する
ことが可能となる。したがって、ＲＡＭ１０に関して、
BISTあるいはスキャンテストを実行することが可能とな
る。

【００６１】さらに、ＲＡＭ１０の試験を実行する際に
は、それに先だって、スキャンパス自体についての試験
を行う必要があるが、装置１０３では、FS＝１であると
きに、スキャンパス１１〜１４が一本のスキャンパスを
形成するので、スキャンパス自体の試験が一度で済むと
いう利点がある。装置１０３は、この点において、FS＝
０，１のそれぞれについて、スキャンパス自体の試験を
行う必要がある装置１０２とは、対照的である。

【００６２】以上のように、装置１０３では、ＲＡＭ１
０に記憶される不定値の影響を排して、ロジックBISTを
迅速に実行することが可能であると同時に、ＲＡＭ１０
に関しても、スキャンパス１１〜１４を用いて試験を実
行することが可能となっている。また、装置１０１と同
様に、市販のテスト容易化設計用CADツールの使用に支
障を生じない。さらに、スキャンパス自体の試験を、能
率良く行うことができる。

【００６３】＜実施の形態４＞図５は、実施の形態４の
半導体装置におけるＲＡＭとその近傍の構成を示すブロ
ック図である。この装置１０４では、スキャンパス１１
〜１４の各々の入力端に、セレクタ３１〜３４が、それ
ぞれ接続されている。さらに、RAM-BIST回路３０が備わ
っており、セレクタ３１〜３４を通じて、RAM-BIST回路
３０がスキャンパス１１〜１４へと接続されている。

【００６４】そして、セレクタ３１〜３４の各々には、
前段のスキャンパスの出力信号とRAM-BIST回路３０の出
力信号SIW,SIA,SIDI,SIDOのいずれかとの、２個の出力
信号が入力されている。セレクタ３１〜３３の各々は、
RAM-BIST回路３０が出力する選択信号MEMに応答して、
２個の入力信号の中のいずれか一方を選択して出力す
る。

【００６５】ロジックBISTが行われるときには、選択信
号MEMとして、MEM＝０が出力される。このとき、スキャ
ンパス１１〜１４は、装置１０３のスキャンパス１１〜
１４と等価となる。したがって、実施の形態３と同等の
効果が得られる。ＲＡＭ１０に対しては、RAM-BIST回路
３０によってテストが行われる。

【００６６】以上のように、装置１０４では、メモリセ
ルの初期化なしでＲＡＭ１０に記憶される不定値の影響
を排して、ロジックBISTを迅速に実行することが可能で
あると同時に、ＲＡＭ１０に関しても、RAM-BIST回路３
０とスキャンパス１１〜１４を用いて試験を実行するこ
とが可能である。また、装置１０１と同様に、市販のテ
スト容易化設計用CADツールの使用に支障を生じない。
さらに、スキャンパス自体の試験を、能率良く行うこと
ができるという利点も得られる。

【００６７】なお、図５の装置１０４は、実施の形態３
の装置１０３へRAM-BIST回路３０が組み込まれた形態に
相当するが、同様に、図３の装置１０２へRAM-BIST回路
３０を組み込むことも可能である。この形態において
も、メモリセルの初期化なしで不定値の影響を排除し
て、ロジックBISTを迅速に実行することが可能であると
同時に、ＲＡＭ１０に関しても、RAM-BIST回路３０とス
キャンパス１１〜１４を用いて試験を実行することが可
能である。また、装置１０１と同様に、市販のテスト容
易化設計用CADツールの使用に支障を生じない。

【００６８】＜実施の形態５＞図６は、実施の形態５の
半導体装置の構成を示すブロック図である。この装置１
０５では、スキャンパス１１〜１４およびＲＡＭ１０の
構造は、装置１０３（図３）と同等である。装置１０５
では、スキャンパス２３，２１，２４の入力端に、セレ
クタ２５，２６，２７が、それぞれ接続されている。そ
して、セレクタ２５の２個の入力には、外部から入力さ
れるスキャン入力信号SIを中継するピン９１と、LFSR５
０の出力の一つとが接続されている。また、セレクタ２
６の２個の入力には、スキャンパス２３の出力端とLFSR
５０の出力の一つとが接続され、同様に、セレクタ２７
の２個の入力には、スキャンパス２２の出力端とLFSR５
０の出力の一つとが接続されている。

【００６９】セレクタ２５，２６，２７も、セレクタ１
５，１６と同様に、フルスキャン信号FSに応答して、２
入力の間で一方を選択する。フルスキャン信号FSは、ピ
ン９２を通して外部から入力される。フルスキャン信号
FSが０であるときには、セレクタ２５，２６，２７は、
いずれも、LFSR５０の出力信号を選択し、スキャンパス
２３，２１，２４へと、それぞれ伝達する。

【００７０】一方、FS＝１であるときには、セレクタ２
５，２６，２７は、それぞれ、スキャン入力信号SI、ス
キャンパス２３の出力信号、および、スキャンパス２２
の出力信号を選択し、スキャンパス２３，２１，２４へ
と伝達する。また、スキャンパス２４の出力信号は、MI
SR５１へ入力されるだけでなく、シグニチャＳＯとし
て、ピン９３を通じて外部へも出力される。

【００７１】フルスキャン信号FSが０であるときには、
スキャンパス１１〜１４は、組み合わせ回路４０にとっ
ては、図２のスキャンパス１１〜１３と等価に表され
る。また、セレクタ２５，２６，２７を通じて、LFSR５
０の３個の出力信号が、スキャンパス２３，２１，２４
へと、それぞれ、入力される。すなわち、FS＝０である
ときには、装置１０５は、全体を通じて、装置１０１と
等価となる。これにより、ＲＡＭ１０の不定値の影響を
排除して、ロジックBISTを短期間で実行することができ
る。また、テスト容易化設計用CADツールの使用も可能
である。

【００７２】一方、FS＝１であるときには、スキャンパ
ス１１〜１４は、この順序で縦続的に連結され、一本の
スキャンパスが形成される。これによって、ＲＡＭ１０
のデータ出力部do[n]から出力されるデータ信号を、ス
キャンパス１４へと取り込み、後続するスキャンパス２
２へと伝達することが可能となる。さらに、セレクタ２
５，２６，２７の働きによって、スキャンパス２３，２
１，１１〜１４，２２，２４が、この順序で縦続接続さ
れ、それによって、装置１０５の中に、一本のスキャン
パスが形成される。

【００７３】この一本のスキャンパスの入力端には、ピ
ン９１を通じてスキャン入力信号SIが入力可能であり、
出力端からは、別のピン９３を通じて、シグニチャＳＯ
を外部へと取り出すことが可能である。その結果、ＲＡ
Ｍ１０に関して、通常のスキャンテストを実行すること
が可能となる。また、FS＝１であるときに、スキャンパ
ス１１〜１４が一本のスキャンパスを形成するので、ス
キャンパス自体の試験が一度で済むという利点も得られ
る。

【００７４】ロジックBISTとスキャンテストには、それ
ぞれ、一長一短がある。例えば、スキャンテストでは、
(1)テストパターンの数、および、期待値が長い、(2)シ
ステムクロックに同期した試験を行うことが困難であ
る、などの弱点がある。例えば、システムクロックの周
波数が、100MHzであるとしても、スキャンテストは、通
常において、10MHz程度の低い周波数でしか行われ得な
い。このため、動作速度についても現実の動作を反映さ
せた試験が困難であるという弱点がある。

【００７５】これに対して、ロジックBISTでは、LFSR５
０をシステムクロックで動作させ、試験が終了した後
に、MISR５１で圧縮されたデータをテストクロックに同
期させて取り出すことが可能である。しかしながら、ロ
ジックBISTでは、テストパターンとして、疑似乱数が用
いられるために、故障検出率は、疑似乱数の循環周期に
も依存するが、スキャンテストに比べるならば、通常に
おいて低いものとなる。また、ロジックBISTでは、テス
ト結果が圧縮されるために、不良個所が判別できない。
このため、ロジックBISTは、不良解析には適しない。

【００７６】したがって、例えば、半導体メーカが、半
導体チップの形態で、製品出荷を行うときには、スキャ
ンテストとロジックBISTの双方を実行し、半導体チップ
をボードに組み込んで、システムを構築するシステムメ
ーカが、製品としてのボードの試験を行うときには、ロ
ジックBISTを用いるという、試験の使い分けが行われる
のが望ましい。この実施の形態の装置１０５は、この要
請にも応えることができる。

【００７７】以上のように、装置１０５では、メモリセ
ルの初期化なしでＲＡＭ１０に記憶される不定値の影響
を排して、ロジックBISTを迅速に実行することが可能で
あると同時に、ＲＡＭ１０に関しても、スキャンテスト
を実行することが可能である。また、装置１０１と同様
に、市販のテスト容易化設計用CADツールの使用に支障
を生じない。さらに、スキャンパス自体の試験を、能率
良く行うことができるという利点も得られる。

【００７８】なお、図６の装置１０５は、実施の形態３
の装置１０３において、ＲＡＭ１０のスキャンテストが
可能なように構成されたが、同様に、図３の装置１０２
に対して、同様に、ＲＡＭ１０のスキャンテストが可能
な構成を組み込むことも可能である。この形態において
も、メモリセルの初期化なしで不定値の影響を排除し
て、ロジックBISTを迅速に実行することが可能であると
同時に、ＲＡＭ１０に関しても、スキャンテストを実行
することが可能である。また、装置１０１と同様に、市
販のテスト容易化設計用CADツールの使用に支障を生じ
ない。

【００７９】＜実施の形態６＞以上の実施の形態では、
ＲＡＭ１０のデータ入力部di[n]のポート数とデータ出
力部do[n]のポート数とが、いずれも等しく１である例
を示した。しかしながら、本発明は、それらのポート数
が、互いに異なる半導体装置に対しても、実施が可能で
ある。以下の実施の形態では、そのように構成された半
導体装置について説明する。

【００８０】図７は、実施の形態６の半導体装置におけ
るＲＡＭとその近傍の構成を示すブロック図である。こ
の装置１０６では、ＲＡＭ２０が、１ポートのデータ入
力部di0[n]と、２ポートのデータ出力部do1[n],do2[n]
とを、備えている。すなわち、装置１０６は、記憶ユニ
ットとして、１ポート書き込み、２ポート読み出しのＲ
ＡＭ（1W2R-RAM）を備えている。

【００８１】装置１０６では、スキャンパス１７が備わ
り、このスキャンパス１７は、スキャンパス１４と同様
に、スキャンパス１３に並列に接続されている。すなわ
ち、３個のスキャンパス１３，１４，１７の入力端が、
スキャンパス１３の前段に位置するスキャンパス１２
（図１）の出力端に、共通に、接続されている。

【００８２】スキャンパス１３は、テストパターンをＲ
ＡＭ２０のデータ入力部di0[n]へと供給するとともに、
組み合わせ回路４０からデータ信号DI0[n]を取り込む。
スキャンパス１４は、テストパターンをデータ信号DO1
[n]として組み合わせ回路４０へ供給するとともに、Ｒ
ＡＭ２０のデータ出力部do1[n]からデータ信号を取り込
む。同様に、スキャンパス１７は、テストパターンをデ
ータ信号DO2[n]として組み合わせ回路４０へ供給すると
ともに、ＲＡＭ２０のデータ出力部do2[n]からデータ信
号を取り込む。

【００８３】これらの動作は、スキャンモード信号SMに
基づいて行われる。すなわち、スキャンモード信号SMが
１であるときには、スキャンパス１３は、テストパター
ンを、データ入力部di0[n]へ付与し、スキャンパス１４
は、同一のテストパターンを、データ信号DO1[n]とし
て、組み合わせ回路４０へ付与する。さらに、スキャン
パス１７は、スキャンパス１４と同様に、同一のテスト
パターンを、データ信号DO2[n]として、組み合わせ回路
４０へ付与する。

【００８４】一方、スキャンモード信号SMが０であると
きには、スキャンパス１３は、組み合わせ回路４０から
データ信号DI0[n]を取り込み、スキャンパス１４は、Ｒ
ＡＭ２０のデータ出力部do1[n]から、データ信号を取り
込む。また、スキャンパス１７は、スキャンパス１４と
同様に、ＲＡＭ２０のデータ出力部do2[n]から、データ
信号を取り込む。

【００８５】データ出力部do1[n],do2[n]から取り込ん
だデータ信号には、不定値が含まれる恐れがあるが、こ
れらのデータ信号は、スキャンパス２２を通じてMISR５
１（図１０）へと伝達されることはなく、MISR５１へ
は、スキャンパス１３で取り込まれたデータ信号DI[n]
のみが伝達される。したがって、ＲＡＭ２０の初期化な
しで、不定値の影響を受けることなく、組み合わせ回路
４０，４１，４２（図１３）のBIST、すなわちロジック
BISTを、正常に遂行することが可能である。

【００８６】また、スキャンパス１３，１４，１７が、
直列の関係ではなく、互いに並列の関係にあって、共通
にスキャンパス１２へと接続されているので、スキャン
パス１３，１４，１７は、等価的に図８で表現される。
すなわち、スキャンパス１３，１４，１７は、枝分かれ
のない単一のスキャンパス１３と等価に表現される。こ
のため、図７の回路に替えて、図８の回路を、シミュレ
ーション等の対象とすることにより、市販のテスト容易
化設計用CADツールを用いることが可能となる。

【００８７】以上のように、装置１０６では、ＲＡＭ２
０に記憶される不定値の影響を排して、ロジックBISTを
短期間で実行することが可能である。しかも、装置１０
１と同様に、市販のテスト容易化設計用CADツールの使
用に支障を生じない。

【００８８】＜実施の形態７＞図９は、実施の形態７の
半導体装置におけるＲＡＭとその近傍の構成を示すブロ
ック図である。この装置１０７では、スキャンパス２２
の入力端にセレクタ１５が接続され、このセレクタ１５
の２個の入力には、スキャンパス１３および１４の出力
端が、それぞれ接続されている。また、スキャンパス１
４の入力端にセレクタ１６が接続され、このセレクタ１
６の２個の入力には、スキャンパス１２および１３の出
力端が、それぞれ接続されている。さらに、スキャンパ
ス１７の入力端にセレクタ１８が接続され、このセレク
タ１８の２個の入力には、スキャンパス１２および１４
の出力端が、それぞれ接続されている。

【００８９】これらのセレクタ１５，１６，１８には、
フルスキャン信号FSが、外部から共通に入力される。フ
ルスキャン信号FSが０であるときには、セレクタ１５
は、スキャンパス１３の出力信号を選択してスキャンパ
ス２２へと伝達し、同時に、セレクタ１６は、スキャン
パス１２の出力信号を選択してスキャンパス１４へと伝
達する。また、セレクタ１８は、スキャンパス１２の出
力信号を選択してスキャンパス１７へと伝達する。この
とき、装置１０７は、装置１０６と等価であり、スキャ
ンパス１３，１４，１７は、等価的に図８で表現され
る。これにより、ＲＡＭ２０の不定値の影響を排除し
て、ロジックBISTを短期間で実行することができる。ま
た、テスト容易化設計用CADツールの使用も可能であ
る。

【００９０】一方、フルスキャン信号FSが１であるとき
には、セレクタ１５は、スキャンパス１７の出力信号を
選択して、スキャンパス２２へと伝達する。同時に、セ
レクタ１６は、スキャンパス１３の出力信号を選択し
て、スキャンパス１４へと伝達する。また、セレクタ１
８は、スキャンパス１４の出力信号を選択して、スキャ
ンパス１７へと伝達する。すなわち、スキャンパス１
３，１４，１７が、この順序で縦続的に連結され、一本
のスキャンパスが形成される。

【００９１】これによって、ＲＡＭ２０のデータ出力部
do1[n],do2[n]から出力されるデータ信号を、スキャン
パス１４，１７へと取り込み、後続するスキャンパス２
２へと伝達することが可能となる。したがって、ＲＡＭ
２０に関して、BISTあるいはスキャンテストを実行する
ことが可能となる。

【００９２】さらに、ＲＡＭ２０の試験を実行する際に
は、それに先だって、スキャンパス自体についての試験
を行う必要があるが、装置１０７では、FS＝１であると
きに、スキャンパス１３，１４，１７が一本のスキャン
パスを形成するので、スキャンパス自体の試験が一度で
済むという利点がある。

【００９３】以上のように、装置１０７では、ＲＡＭ２
０に記憶される不定値の影響を排して、ロジックBISTを
迅速に実行することが可能であると同時に、ＲＡＭ２０
に関しても、スキャンパス１３，１４，１７を用いて試
験を実行することが可能となっている。また、装置１０
１と同様に、市販のテスト容易化設計用CADツールの使
用に支障を生じない。さらに、スキャンパス自体の試験
を、能率良く行うことができる。

【００９４】＜変形例＞ (1) 以上の実施の形態では、スキャンパス１４，１７の
入力端は、スキャンパス１２の出力端へ、直接あるいは
セレクタを介して、接続された。したがって、スキャン
パス１３，１４，１７の間で、同一のテストパターンが
保持された。しかしながら、一般には、スキャンパス１
４，１７の入力端は、スキャンパス１３の出力端よりも
前段に位置するSFF２の出力に接続されてもよい。例え
ば、スキャンパス１４，１７の入力端が、スキャンパス
１１の出力端へ接続されてもよい。

【００９５】このことは、組み合わせ回路４０からＲＡ
Ｍ１０（，２０）へと伝達される信号を中継するFFを含
むスキャンパス１１，１２，１３の列を、第１スキャン
パスと称し、ＲＡＭ１０（，２０）から組み合わせ回路
４０へと伝達される記憶データ信号を中継するFFを含む
スキャンパス１４，１７を第２スキャンパスと称する
と、つぎのように表現することができる。すなわち、第
１スキャンパスの段数をｍとし、第２スキャンパスの段
数をｎ（ｎ≦ｍ）とすれば、第２スキャンパスの入力端
は、第１スキャンパスの第１段ないし第ｍ−ｎ段のいず
れかの出力へと、直接に、あるいはセレクタを介して間
接に、接続されておればよい。

【００９６】このときにも、第１および第２スキャンパ
スは、論理ユニットにとっては、枝分かれのないスキャ
ンパスと等価となる。したがって、論理シミュレーショ
ン等を行う上で、市販のテスト容易化設計用CADツール
の使用に支障を来さない。

【００９７】(2) 実施の形態６，７では、記憶ユニット
として、１ポート書き込み、２ポート読み出しのＲＡＭ
が備わる例を示したが、一般に、１ポート書き込み、ｋ
（ｋ≧２）ポート読み出しの形式の記憶ユニットが備わ
る形態へと拡張することが可能である。このとき、スキ
ャンパス１１，１２，１３の列を、第１スキャンパスと
称し、ｋポートのデータ出力部do1[n]〜dok[n]に接続さ
れるスキャンパスを、それぞれ、第２〜第ｋスキャンパ
スと称すると、図７の形態は、第２〜第ｋスキャンパス
の各々の入力端が、第１スキャンパスの第１段ないし第
ｍ−ｎ段のいずれかの出力へと接続された形態へと拡張
することができる。

【００９８】さらに、図９の形態は、第２〜第ｋスキャ
ンパスの入力端に、ｋ個のセレクタ（第２〜第ｋセレク
タ）が、それぞれ接続された形態へと拡張することがで
きる。第２〜第ｋセレクタは、フルスキャン信号FSが０
であるときには、拡張された図７の形態と等価となるよ
うに、第２〜第ｋスキャンパスを並列に接続する。フル
スキャン信号FSが１であるときには、第２〜第ｋセレク
タは、第１スキャンパス、および、第２〜第ｋスキャン
パスを、この順序で縦続接続し、一本のスキャンパスを
形成する。

【００９９】

【発明の効果】第１の発明の装置では、第１スキャンパ
スの一部から枝分かれするように、第２スキャンパスが
第１スキャンパスと接続されている。そして、第１スキ
ャンパスの出力端からの信号を、第２スキャンパスを経
ることなく、出力データ圧縮回路へと伝える伝達経路が
存在する。このため、記憶ユニットに記憶される不定値
の影響を排して、論理ユニットに対するBISTを実行する
ことが可能である。さらに、第２スキャンパスに保持さ
れるテストパターンは、第１スキャンパスの一部に保持
されるテストパターンと同一となるので、第１スキャン
パスの一部から直接に、論理ユニットへとテストパター
ンが入力される形態と等価である。このため、論理シミ
ュレーション等を行う際に、市販のテスト容易化設計用
CADツールを、支障なく使用することができる。同時
に、段数の少ないスキャンパスでBISTが行われ、また、
記憶ユニットの初期化が省略されるので、この点でもテ
スト時間が節減される。

【０１００】第２の発明の装置では、第１セレクタが備
わるので、第１スキャンパスの出力端からの信号だけで
なく、第２スキャンパスの出力端からの信号も、選択自
在に、出力データ圧縮回路へと伝達され得る。このた
め、記憶ユニットの試験をも行うことが可能である。

【０１０１】第３の発明の装置では、第２セレクタが備
わるので、選択自在に、第１および第２スキャンパスを
縦続接続することができる。このため、これらのスキャ
ンパス自体の試験を能率良く行うことができる。

【０１０２】第４の発明の装置では、信号生成回路が備
わり、記憶ユニットの記憶データを初期化ないしテスト
するための信号が、選択自在に、第１スキャンパスを通
じて、記憶ユニットへと入力されるので、記憶ユニット
の初期化を行った上で、記憶ユニットに対するBISTを実
行することが可能である。

【０１０３】第５の発明の装置では、テストパターンが
外部から入力可能であり、出力データ圧縮回路へ入力さ
れる信号が外部へと取り出し可能である。このため、記
憶ユニットに対するスキャンテストを実行することがで
きる。

【０１０４】第６の発明の装置では、第２スキャンパス
が、互いに同等に機能する複数（ｋ−１）個のスキャン
パスへと拡張されるので、複数ポートのデータ出力部を
備える記憶ユニットに対応することができる。

【０１０５】第７の発明の装置では、ｋ個のセレクタが
備わるので、第１スキャンパスの出力端からの信号だけ
でなく、第１〜第ｋスキャンパスが、この順序で縦続接
続されてなる１本のスキャンパスの出力端からの信号
も、選択自在に、出力データ圧縮回路へと伝達され得
る。このため、記憶ユニットの試験をも行うことが可能
である。また、第１スキャンパス〜第ｋスキャンパス自
体の試験をも、能率良く行うことができる。

【図面の簡単な説明】

【図１】実施の形態１の装置のブロック図である。

【図２】実施の形態１の装置の等価ブロック図であ
る。

【図３】実施の形態２の装置のブロック図である。

【図４】実施の形態３の装置のブロック図である。

【図５】実施の形態４の装置のブロック図である。

【図６】実施の形態５の装置のブロック図である。

【図７】実施の形態６の装置のブロック図である。

【図８】実施の形態６の装置の等価ブロック図であ
る。

【図９】実施の形態７の装置のブロック図である。

【図１０】従来の装置のブロック図である。

【図１１】 LFSRの内部ブロック図である。

【図１２】 MISRの内部ブロック図である。

【図１３】従来の装置の一部を詳細に説明するブロッ
ク図である。

【図１４】別の従来の装置のブロック図である。

【図１５】 SFFの内部ブロック図である。

【符号の説明】

１０，２０ＲＡＭ（記憶ユニット）、１１〜１３ス
キャンパス（第１スキャンパス）、１４スキャンパス
（第２スキャンパス；第１単位スキャンパス）、１５
セレクタ（第１セレクタ）、１６セレクタ（第２セレ
クタ；第１選択素子）、１８セレクタ（第２選択素
子）、１７スキャンパス（第２単位スキャンパス）、
２２スキャンパス（伝達経路）、２５〜２７セレク
タ（選択素子）、３０ RAM-BIST回路（信号生成回
路）、３１〜３４セレクタ（選択素子）、４０組み
合わせ回路（論理ユニット）、５０ LFSR（テストパタ
ーン発生回路）、５１ MISR（出力データ圧縮回路）、
７１ FF（記憶素子）、９３ピン、FS フルスキャン
信号（制御信号）、ＳＯシグニチャ。

Claims

【特許請求の範囲】

【請求項１】記憶ユニットと、当該記憶ユニットとの間でデータ信号をやり取りする論
理ユニットと、前記論理ユニットから前記記憶ユニットへデータ信号を
伝達するｍ段の第１スキャンパスと、前記論理記憶ユニットから前記論理ユニットへ記憶デー
タ信号を伝達するｎ（≦ｍ）段の第２スキャンパスと、テストパターンを生成し、前記第１スキャンパスの入力
端へと供給するテストパターン発生回路と、入力された信号を圧縮して表現する信号であるシグニチ
ャを、出力する出力データ圧縮回路と、前記第１スキャンパスの出力端からの信号を、前記第２
スキャンパスを経ることなく、前記出力データ圧縮回路
へと伝達する伝達経路と、を備え、前記第２スキャンパスの入力端が、前記第１スキャンパ
スの第１段ないし第ｍ−ｎ段のいずれかの出力へと接続
されている半導体装置。
【請求項２】請求項１に記載の半導体装置において、前記伝達経路に介挿され、外部から入力される制御信号
に応答して、前記第１スキャンパスの出力端からの信号
と前記第２スキャンパスの出力端からの信号との間で、
いずれかを選択して、前記出力データ圧縮回路へと伝達
する第１セレクタを、さらに備える半導体装置。
【請求項３】請求項２に記載の半導体装置において、前記第２スキャンパスの前記入力端と前記第１スキャン
パスの第１段ないし第ｍ−ｎ段のいずれかの前記出力と
の間に介挿される第２セレクタを、さらに備え、当該第２セレクタは、前記制御信号に応答して、前記第
１スキャンパスの前記出力からの信号と、前記第１スキ
ャンパスの前記出力端からの信号との間で、いずれかを
選択して前記第２スキャンパスの前記入力端へと出力
し、しかも、前記第１セレクタが前記第２スキャンパスの出
力端からの信号を選択するときには、前記第２セレクタ
は、前記第１スキャンパスの出力端からの信号を選択す
る半導体装置。
【請求項４】請求項２または請求項３に記載の半導体
装置において、前記記憶ユニットの記憶データを初期化ないしテストす
るための信号を生成する信号生成回路と、前記第１スキャンパスへと、前記信号生成回路からの指
示に応答して、前記テストパターンとの間で切り替え自
在に、前記信号生成回路が生成する前記信号を、供給す
る選択素子を、さらに備える半導体装置。
【請求項５】請求項２または請求項３に記載の半導体
装置において、前記制御信号に応答して、前記テストパターン発生回路
が生成する前記テストパターンと、外部から供給される
テストパターンとの間で、いずれかを選択して、前記第
１スキャンパスの前記入力端へと供給する選択素子と、前記出力データ圧縮回路へ入力される信号を外部へと取
り出し可能なピンと、をさらに備え、前記第１セレクタが前記第２スキャンパスの出力端から
の信号を選択するときには、前記選択素子は、外部から
供給される前記テストパターンを選択する半導体装置。
【請求項６】請求項１に記載の半導体装置において、第３〜第ｋ（ｋ≧３）スキャンパスを、さらに備え、前記第２〜第ｋスキャンパスの各々が、前記論理記憶ユ
ニットから前記論理ユニットへ伝達される各別のｎビッ
トの記憶データ信号を中継するｎ個の記憶素子を含むｎ
段であり、前記第２〜第ｋスキャンパスの各々の入力端が、前記第
１スキャンパスの第１段ないし第ｍ−ｎ段のいずれかの
出力へと接続されている半導体装置。
【請求項７】請求項６に記載の半導体装置において、外部から入力される制御信号に応答して、前記第１スキ
ャンパスの出力端からの信号と前記第ｋ単位スキャンパ
スの出力端からの信号との間で、いずれかを選択して、
前記出力データ圧縮回路へと伝達する第１セレクタと、前記第２〜第ｋ単位スキャンパスの入力端と前記第１ス
キャンパスの第１段ないし第ｍ−ｎ段のいずれかの前記
出力との間に、それぞれ介挿される、第２〜第ｋセレク
タとを、さらに備え、前記第２セレクタは、前記制御信号に応答して、前記第
１スキャンパスの前記出力からの信号と、前記第１スキ
ャンパスの前記出力端からの信号との間で、いずれかを
選択して前記第２スキャンパスの前記入力端へと出力
し、３≦ｊ≦ｋの範囲のすべてのｊに対して、前記第ｊセレ
クタは、前記制御信号に応答して、前記第１スキャンパ
スの前記出力からの信号と、前記第ｊ−１単位スキャン
パスの出力端からの信号との間で、いずれかを選択して
前記第ｊスキャンパスの前記入力端へと出力し、しかも、前記第１セレクタが前記第ｊスキャンパスの出
力端からの信号を選択するときには、前記第２セレクタ
は、前記第１スキャンパスの出力端からの信号を選択す
るともに、前記第ｊセレクタは、前記第ｊ−１スキャン
パスの出力端からの信号を選択する半導体装置。