JPH11352464A

JPH11352464A - 液晶表示装置および液晶パネル

Info

Publication number: JPH11352464A
Application number: JP17542798A
Authority: JP
Inventors: Masahito Nishimura; 雅人西村; Tatsuhisa Fukumoto; 達久福本; Isao Fujimaki; 功藤巻
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 1998-06-08
Filing date: 1998-06-08
Publication date: 1999-12-24

Abstract

(57)【要約】（修正有）【課題】薄膜トランジスタ（ＴＦＴ）型の液晶表示装
置において信号線ドライバの負担軽減とドット反転を同
時に実現する。【解決手段】各列（たとえばｊ列）において、全ての
画素電極…Ｐi-1,j ，Ｐi,j ，Ｐi+1,j …が、それぞれ
対応するＴＦＴ…ＴＦＴi-1,j ，ＴＦＴi,j ，ＴＦＴi-
1,j …を介して各列の信号線…Ｘj-1 ，Ｘj ，Ｘj+1 …
に接続する。各行（たとえばｉ行）においては、奇数列
…，（ｊ−１），（ｊ＋１）…に属する各ＴＦＴの制御
端子が後隣のゲート線Ｙi に接続され、偶数列…，（ｊ
−２），ｊ，（ｊ＋２）…に属する各ＴＦＴの制御端子
が前隣のゲート線Ｙi-1 に接続する。また、奇数列…，
に属する各画素電極…Ｐi,j-1 ，Ｐi,j+1 …が各対応す
る信号蓄積補助容量ＣS を介して前隣のゲート線Ｙi-1
に電気的に接続し、偶数列…，に属する各画素電極…Ｐ
i,j-2 ，Ｐi,j ，Ｐi,j+2 …が後隣のゲート線Ｙi+1 に
接続する。

Description

【発明の詳細な説明】

【００１０】

【発明の属する技術分野】本発明は、多階調表示を行う
薄膜トランジスタ（ＴＦＴ）型の液晶ディスプレイ（Ｔ
ＦＴ−ＬＣＤ）および液晶パネルに関する。

【００２０】

【従来の技術】図２６に、ゲート線の駆動方法として容
量結合駆動方式が用いられる従来のＴＦＴ液晶パネルの
回路構成を示す。

【００３０】この種の液晶パネルは、複数本のゲート線
…Ｙi-1 ，Ｙi ，Ｙi+1 …と複数本の信号線…Ｘj-1 ，
Ｘj ，Ｘj+1 …とをマトリクス状に交差配置し、各交差
点の画素に透明導電膜からなる１個の画素電極Ｐと１個
の薄膜トランジスタＴＦＴを配置してなる。ここでは、
…（ｉ−２），ｉ，（ｉ＋２）…を偶数行とし、…（ｉ
−１），（ｉ＋１）…を奇数行とする。

【００４０】各画素電極Ｐと対向電極ＣＯＭと両者の間
に挟まれた液晶Ｑによって１画素分の信号蓄積容量ＣL
が構成される。また、各画素電極Ｐが形成される側と同
じ側に、信号蓄積補助容量ＣS を形成するための補助電
極Ｇが配置されている。この液晶パネルでは、各補助電
極Ｇが前段（前隣）のゲート線Ｙの延長部分によって構
成されている。

【００５０】各列（たとえばｊ列）においては、全ての
画素電極…Ｐi-1,j ，Ｐi,j ，Ｐi+1,j …が、それぞれ
対応する薄膜トランジスタ…ＴＦＴi-1,j ，ＴＦＴi,j
，ＴＦＴi+1,j …を介して各列の信号線Ｘj に電気的
に共通接続されている。各行（たとえばｉ行）において
は、その行の全ての薄膜トランジスタ…ＴＦＴi,j-1 ，
ＴＦＴi,j ，ＴＦＴi,j+1 …の制御端子が共通のゲート
線Ｙi に電気的に接続されるとともに、全ての画素電極
…Ｐi,j-1 ，Ｐi,j ，Ｐi,j+1 …がそれぞれ対応する信
号蓄積補助容量ＣS を介して１つ前段（前隣）のゲート
線Ｙi-1 に電気的に接続されている。

【００６０】ゲート線…Ｙi-1 ，Ｙi ，Ｙi+1 …は、ゲ
ート線ドライバ（図示せず）により１フレーム期間（１
Ｖ）内に通常は線順次走査で１行ずつ選択されてアクテ
ィブ状態に駆動される。

【００７０】図２７に、このＴＦＴ液晶パネルのゲート
線Ｙを駆動するためのゲート電圧の波形およびタイミン
グを示す。

【００８０】この容量結合駆動方式では、対向電極ＣＯ
Ｍに一定の対向電圧ＶCOM を印加しながら、図示のよう
に波形の異なる２つのゲート電圧φa ，φb を一定時間
ずらして交互に線順次走査でゲート線…Ｙi-1 ，Ｙi ，
Ｙi+1 …に順次供給する。そして、各ゲート線…Ｙi-1
，Ｙi ，Ｙi+1 …に対しては、ゲート電圧φa ，φbを
１フレーム期間に相当する周期ＴF で交互に印加する。

【００９０】一方のゲート電圧φa は、２つのフェーズ
からなり、第１のフェーズでは薄膜トランジスタＴＦＴ
をオンさせる電圧レベルｖ2 を有し、第２のフェーズで
は定常の電圧レベルｖ1 よりも低い電圧レベルｖ3 を有
している。他方のゲート電圧φb も、２つのフェーズか
らなり、第１のフェーズでは上記電圧レベルｖ2 を有
し、第２のフェーズでは定常レベルｖ1 よりは高く薄膜
トランジスタＴＦＴをオフにする電圧レベルｖ4 を有し
ている。両ゲート電圧φa ，φb は第１フェーズの期間
だけ互いに時間をずらした関係にある。

【０１００】図２７には、この液晶パネル内で連続する
２つのゲート線Ｙi,Ｙi+1 上の各画素電極の電位（画素
電位）の時間的変化も示してある。

【０１１０】いま、（ｉ−１）行のゲート線Ｙi-1 がゲ
ート電圧φa で駆動されるとき、このゲート電圧φa が
第１フェーズで定常の電圧レベルｖ1 から電圧レベルｖ
2 まで上昇すると、信号蓄積補助容量ＣS のカップリン
グ効果によってｉ行上の各画素電極…Ｐi,j-1 ，Ｐi,j
，Ｐi,j+1 …の電位がそれまでの対向電極電圧ＶCOMよ
りも低いレベル（）から対向電極電圧ＶCOM よりも高
い値（）まで大きく上昇する。

【０１２０】次に、ゲート線Ｙi-1 上のゲート電圧φa
が第２フェーズで定常レベルｖ1 よりも低い電圧レベル
ｖ3 まで下がると、信号蓄積補助容量ＣS のカップリン
グ効果によってｉ行上の各画素電極…Ｐi,j-1 ，Ｐi,j
，Ｐi,j+1 …の電位がいったん対向電極電圧ＶCOM よ
りも低い値まで下がる（）。しかし、これと同時に、
ｉ行のゲート線Ｙi 上でゲート電圧φb が第１フェーズ
で定常レベルｖ1 から高い電圧レベルｖ2 まで上がり、
ｉ行の全ての薄膜トランジスタ…ＴＦＴi,j-1 ，ＴＦＴ
i,j ，ＴＦＴi,j+1 …がオン状態となる。

【０１３０】この状態の下で、信号線ドライバ（図示せ
ず）より、対向電極電圧ＶCOM を中心として所定の電圧
範囲Ｖk 内の電圧レベルを有する各階調電圧が各信号線
…Ｘj-1 ，Ｘj ，Ｘj+1 …に供給され、各画素電極…Ｐ
i,j-1 ，Ｐi,j ，Ｐi,j+1 …の電位は対向電極電圧ＶCO
M 付近の値となる（）。

【０１４０】一方、上記のようにゲート線Ｙi 上のゲー
ト電圧φb が第１フェーズで高い電圧レベルｖ2 まで上
がった時に、信号蓄積補助容量ＣS のカップリング効果
によって次段の（ｉ＋１）行上の各画素電極…Ｐi+1,j-
1 ，Ｐi+1,j ，Ｐi+1,j+1 …の電位がそれまでの対向電
極電圧ＶCOM よりも高いレベル（’）からさらに高い
レベル（’）まで大きく上昇する。

【０１５０】次に、ゲート線Ｙi 上のゲート電圧φb が
第２フェーズの電圧レベルｖ4 まで下がって、ｉ行の各
薄膜トランジスタ…ＴＦＴi,j-1 ，ＴＦＴi,j ，ＴＦＴ
i,j+1 …がオフ状態に戻り、各画素電極…Ｐi,j-1 ，Ｐ
i,j ，Ｐi,j+1 …はフローティング状態となる。この
時、前段のゲート線Ｙi-1 上でゲート電圧φb が第２フ
ェーズの低電圧レベルｖ3 から定常レベルｖ1 まで上昇
することにより、信号蓄積補助容量ＣS のカップリング
効果によって各画素電極…Ｐi,j-1 ，Ｐi,j ，Ｐi,j+1
…の電位は対向電極電圧ＶCOM よりも高いレベルまで上
昇する（）。

【０１６０】以後、ゲート電圧φb が第２フェーズの電
圧レベルｖ4 から定常の電圧レベルｖ1 に下がった時
に、各薄膜トランジスタ…ＴＦＴi,j-1 ，ＴＦＴi,j ，
ＴＦＴi,j+1 …のゲート・ソース間容量によるフィード
・スルー効果で少し下がるものの、各画素電極…Ｐi,j-
1 ，Ｐi,j ，Ｐi,j+1 …の電位は対向電極電圧ＶCOM よ
りも高いレベル（）に維持される。

【０１７０】一方、上記のようにｉ行ゲート線Ｙi 上の
ゲート電圧φb が第２フェーズで電圧レベルｖ4 まで下
がると、信号蓄積補助容量ＣS のカップリング効果によ
って（ｉ＋１）行上の各画素電極…Ｐi+1,j-1 ，Ｐi+1,
j ，Ｐi+1,j+1 …の電位が元のレベル（’）付近まで
下がる（’）。そして、これと同時に、（ｉ＋１）行
ゲート線Ｙi+1 上でゲート電圧φa が第１フェーズで高
い電圧レベルｖ2 まで上昇し、これにより（ｉ＋１）行
の全ての薄膜トランジスタ…ＴＦＴi+1,j-1 ，ＴＦＴi+
1,j ，ＴＦＴi+1,j+1 …がオン状態となる。

【０１８０】この状態の下で、信号線ドライバより、対
向電極電圧ＶCOM を中心として所定の電圧範囲Ｖk 内の
電圧レベルを有する各階調電圧が各信号線…Ｘj-1 ，Ｘ
j ，Ｘj+1 …に供給されることにより、各画素電極…Ｐ
i+1,j-1 ，Ｐi+1,j ，Ｐi+1,j+1 …の電位は対向電極電
圧ＶCOM 付近の値となる（’）。

【０１９０】次に、ゲート線Ｙi+1 上のゲート電圧φa
が第２フェーズで電圧レベルｖ3 まで下がって、各薄膜
トランジスタ…ＴＦＴi+1,j-1 ，ＴＦＴi+1,j ，ＴＦＴ
i+1,j+1 …がオフ状態に戻り、各画素電極…Ｐi+1,j-1
，Ｐi+1,j ，Ｐi+1,j+1 …はフローティング状態とな
る。この時、前段のｉ行のゲート線Ｙi 上でゲート電圧
φb が第２フェーズの電圧レベルｖ4 から定常のレベル
ｖ1 まで下がることにより、信号蓄積補助容量ＣS のカ
ップリング効果により各画素電極…Ｐi+1,j-1 ，Ｐi+1,
j ，Ｐi+1,j+1 …の電位が対向電極電圧ＶCOM よりも低
いレベルまで低下する（’）。

【０２００】以後、ゲート電圧φa が第２フェーズの電
圧レベルｖ4 から定常の電圧レベルｖ1 に上がった時
に、各薄膜トランジスタ…ＴＦＴi+1,j-1 ，ＴＦＴi+1,
j ，ＴＦＴi+1,j+1 …のゲート・ソース間容量によるフ
ィード・スルー効果で少し上がるものの、各画素電極…
Ｐi+1,j-1 ，Ｐi+1,j ，Ｐi+1,j+1 …の電位は対向電極
電圧ＶCOM よりも低いレベル（’）に維持される。

【０２１０】このように、当該フレーム期間内に、ｉ行
の各画素電極…Ｐi,j-1 ，Ｐi,j ，Ｐi,j+1 …には対向
電極電圧ＶCOM よりも高い階調電圧が書き込まれ、（ｉ
＋１）行の各画素電極…Ｐi+1,j-1 ，Ｐi+1,j ，Ｐi+1,
j+1 …には対向電極電圧ＶCOM よりも低い階調電圧が書
き込まれる。

【０２２０】同様にして、他の全ての偶数行…（ｉ−
２），（ｉ＋２）…の各画素電極Ｐには対向電極電圧Ｖ
COM より高い階調電圧が書き込まれ、他の全ての奇数行
…（ｉ−１），（ｉ＋３）…の各画素電極Ｐには対向電
極電圧ＶCOM より低い階調電圧が書き込まれる。

【０２３０】次のフレーム期間内では、各ゲート線…Ｙ
i-1 ，Ｙi ，Ｙi+1 …を駆動するゲート電圧φa ，φb
が互いに入れ替わり、偶数行の各ゲート線…Ｙi-2 ，Ｙ
i ，Ｙi+2 …にはゲート電圧φa が供給され、奇数行の
各ゲート線…Ｙi-1 ，Ｙi+1…にはゲート電圧φb が供
給される。これにより、上記と動作が反対になり、偶数
行…（ｉ−２），ｉ，（ｉ＋２）…の各画素電極Ｐには
対向電極電圧ＶCOM よりも低い階調電圧が書き込まれ、
奇数行…（ｉ−１），（ｉ＋１）…の各画素電極Ｐには
対向電極電圧ＶCOM よりも高い階調電圧が書き込まれ
る。

【０２４０】

【発明が解決しようとする課題】上記の容量結合駆動方
式によれば、ゲート電圧φa ，φb と信号蓄積容量Ｃs
を用いた容量結合駆動により、対向電極電圧ＶCOM を一
定レベルに固定するコモン一定駆動法において信号線Ｘ
に供給する階調電圧の範囲（振幅）Ｖk を小さくできる
ため、小型・低電圧型の信号線ドライバを使用できると
いう利点がある。

【０２５０】しかしながら、上記のような容量結合駆動
方式では、上記容量結合駆動が各行の全ての画素につい
て同じ作用で行われるため、Ｙ方向における１画素毎の
反転（ライン反転）は可能であるものの、Ｘ，Ｙ双方向
における１画素毎の反転（ドット反転）は行えないとい
う不都合がある。

【０２６０】図２８に、ドット反転のパターンを示す。
図示のように、フレームＦが切り替わる度毎に（Ｆn ，
Ｆn+1 ）、液晶パネル内の各画素に書き込まれる階調電
圧の極性が交互に反転する。そして、Ｙ方向で１ライン
毎に各画素の極性が反転するととともに、Ｘ方向でも１
画素毎に極性が反転する。

【０２７０】ドット反転においては、隣合う信号線ない
し画素電極で階調電圧の極性が反転するので、書き込み
時に対向電極等で流れる電流が隣同士で打ち消し合い、
これによって表示品質の低下が抑制される。ドット反転
は、これからの高精細化パネルで要求される駆動様式で
ある。

【０２８０】本発明は、かかる問題点に鑑みてなされた
もので、コモン一定駆動法において信号線ドライバの負
担軽減とドット反転を同時に実現する液晶パネルおよび
液晶表示装置を提供することを目的とする。

【０２９０】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の液晶パネルは、マトリクス状に配
置された複数の画素電極と１つの対向電極との間に液晶
が充填され、各列において全ての画素電極がそれぞれ対
応する薄膜トランジスタを介して各列分の信号線に電気
的に接続され、各行において、奇数列に属する各々の前
記薄膜トランジスタの制御端子が一方の隣の行と共有す
るゲート線に電気的に接続されるとともに、偶数列に属
する各々の前記薄膜トランジスタの制御端子が他方の隣
の行と共有するゲート線に電気的に接続され、奇数列に
属する各々の前記画素電極が各対応する信号蓄積補助容
量を介して前記他方の隣の行と共有するゲート線に電気
的に接続されるとともに、偶数列に属する各々の前記画
素電極が各対応する信号蓄積補助容量を介して前記一方
の隣の行と共有するゲート線に電気的に接続されている
構成とした。

【０３００】本発明の第１の液晶表示装置は、上記第１
の液晶パネルと、前記対向電極に一定の電圧を印加する
手段と、第１のフェーズで定常の第１の電圧レベルより
も高く前記薄膜トランジスタをオフ状態に維持する第２
の電圧レベルを有し、第２のフェーズで前記薄膜トラン
ジスタをオンさせる第３の電圧レベルを有し、第３のフ
ェーズで前記第１の電圧レベルよりも高く前記薄膜トラ
ンジスタをオフにする第４の電圧レベルを有する第１の
ゲート電圧と、第１のフェーズでは前記第１の電圧レベ
ルよりも低い第５の電圧レベルを有し、第２のフェーズ
で前記薄膜トランジスタをオンにする第６の電圧レベル
を有し、第３のフェーズで前記第１の電圧よりも低い第
７の電圧レベルを有する第２のゲート電圧とを互いにほ
ぼ１フェーズ期間だけ時間をずらしてそれぞれほぼ２フ
ェーズ期間の周期で前記ゲート線に線順次走査で順次供
給し、前記第１および第２のゲート電圧を１フレーム期
間に相当する周期で交互に切り換えて各々の前記ゲート
線を駆動するゲート線駆動手段と、各々の前記ゲート線
が前記第１または第２のゲート電圧の第２のフェーズで
活性化される期間中に各列の前記信号線を駆動して、オ
ン状態となっている各々の前記薄膜トランジスタを介し
て各対応する前記画素電極に所望の表示階調に対応した
電圧レベルを有する階調電圧を印加する信号線駆動手段
とを有する構成とした。

【０３１０】本発明の一実施態様によれば、上記第１の
液晶表示装置において、前記ゲート線駆動手段が、前記
第２の電圧レベルと前記第４の電圧レベル、前記第３の
電圧レベルと前記第６の電圧レベル、および前記第５の
電圧レベルと前記第７の電圧レベルをそれぞれ等しい値
で出力する電圧レベル発生手段を有する。

【０３２０】また、本発明の第２の液晶パネルは、マト
リクス状に配置された複数の画素電極と１つの対向電極
との間に液晶が充填され、各列において全ての画素電極
がそれぞれ対応する薄膜トランジスタを介して各列分の
信号線に電気的に接続され、各行において全ての前記薄
膜トランジスタの制御端子が各行のゲート線に電気的に
接続され、前記画素電極が各対応する信号蓄積補助容量
を介して１つ前段の行のゲート線に電気的接続されてい
る第１の画素と、前記画素電極が各対応する信号蓄積補
助容量を介して２つ前段の行のゲート線に電気的接続さ
れている第２の画素とが市松模様のパターンで配置され
ている構成とした。

【０３３０】本発明の第２の液晶表示装置は、上記第２
の液晶パネルと、前記対向電極に一定の電圧を印加する
手段と、第１フェーズで前記薄膜トランジスタをオンさ
せる第１の電圧レベルを有し、第２のフェーズで定常の
第２の電圧レベルよりも低い第３の電圧レベルを有し、
第３のフェーズで前記第２の電圧レベルよりも高く前記
薄膜トランジスタをオフ状態に維持する第４の電圧レベ
ルを有する第１のゲート電圧と、第１のフェーズで前記
薄膜トランジスタをオンさせる第５の電圧レベルを有
し、第２のフェーズで前記第２の電圧レベルよりも高く
前記薄膜トランジスタをオフ状態にする第６の電圧レベ
ルを有し、第３のフェーズで前記第２の電圧レベルより
も低い第７の電圧レベルを有する第２のゲート電圧とを
１フレーム期間に相当する周期で交互に切り換えて各々
の前記ゲート線に供給し、同一フレーム内では前記第１
もしくは第２のゲート電圧によりほぼ１フェーズ期間の
時間間隔で前記ゲート線を線順次走査で順次駆動するゲ
ート線駆動手段と、各々の前記ゲート線が前記第１また
は第２のゲート電圧の第２のフェーズで活性化される期
間中に各列の前記信号線を駆動して、オン状態となって
いる各々の前記薄膜トランジスタを介して各対応する前
記画素電極に所望の表示階調に対応した電圧レベルを有
する階調電圧を印加する信号線駆動手段とを有する構成
とした。

【０３４０】本発明の第３の液晶パネルは、マトリクス
状に配置された複数の画素電極と１つの対向電極との間
に液晶が充填され、各列において全ての画素電極がそれ
ぞれ対応する薄膜トランジスタを介して各列分の信号線
に電気的に接続され、各行において全ての前記薄膜トラ
ンジスタの制御端子が各行のゲート線に電気的に接続さ
れ、前記画素電極が各対応する信号蓄積補助容量を介し
て１つ前段の行のゲート線に電気的に接続される第１の
画素と、前記画素電極が各対応する信号蓄積補助容量を
介して１つ後段の行のゲート線に電気的に接続される第
２の画素とが市松模様のパターンで配置されている構成
とした。

【０３５０】本発明の第３の液晶表示装置は、上記第３
の液晶パネルと、前記対向電極に一定の電圧を印加する
手段と、第１のフェーズで定常の第１の電圧レベルより
も高く前記薄膜トランジスタをオフ状態に維持する第２
のレベルを有し、第２のフェーズで前記薄膜トランジス
タをオンさせる第３の電圧レベルを有し、第３のフェー
ズで前記第１の電圧レベルよりも低い第４の電圧レベル
を有する第１のゲート電圧と、第１のフェーズで前記第
１の電圧レベルよりも低い第５の電圧レベルを有し、第
２のフェーズで前記薄膜トランジスタをオンさせる第６
の電圧レベルを有し、第３のフェーズで前記第１の電圧
レベルよりも高く前記薄膜トランジスタをオフ状態にす
る第７の電圧レベルを有する第２のゲート電圧とを１フ
レーム期間に相当する周期で交互に切り換えて各々の前
記ゲート線に供給し、同一フレーム内では前記第１もし
くは第２のゲート電圧によりほぼ１フェーズ期間の時間
間隔で前記ゲート線を線順次走査で順次駆動するゲート
線駆動手段と、各々の前記ゲート線が前記第１または第
２のゲート電圧の第２のフェーズで活性化される期間中
に各列の前記信号線を駆動して、オン状態となっている
各々の前記薄膜トランジスタを介して各対応する前記画
素電極に所望の表示階調に対応した電圧レベルを有する
階調電圧を印加する信号線駆動手段とを有する構成とし
た。

【０３６０】本発明の第４の液晶パネルは、マトリクス
状に配置された複数の画素電極と１つの対向電極との間
に液晶が充填され、各列において全ての画素電極がそれ
ぞれ対応する薄膜トランジスタを介して各列分の信号線
に電気的に接続され、各行毎に第１および第２のゲート
線が設けられ、前記薄膜トランジスタの制御端子が各対
応する行の第１または第２のゲート線に電気的に接続さ
れるとともに前記画素電極が１つ前段の行の第１または
第２のゲート線に電気的に接続される第１の画素と、前
記薄膜トランジスタの制御端子が各対応する行の第２ま
たは第１のゲート線に電気的に接続されるとともに前記
画素電極が１つ前段の行の第２または第１のゲート線に
電気的に接続される第２の画素とが市松模様のパターン
で配置されている構成とした。

【０３７０】本発明の第４の液晶表示装置は、上記第４
の液晶パネルと、前記対向電極に一定の電圧を印加する
手段と、第１フェーズで前記薄膜トランジスタをオンさ
せる第１の電圧レベルを有し、第２のフェーズで定常の
第２の電圧レベルよりも高く前記薄膜トランジスタをオ
フ状態にする第３のレベルを有する第１のゲート電圧
と、第１のフェーズで前記薄膜トランジスタをオンさせ
る第４の電圧レベルを有し、第２のフェーズで前記第２
の電圧レベルよりも低い第５の電圧レベルを有する第２
のゲート電圧とを１フレーム期間に相当する周期で交互
に切り換えて各行の前記第１および第２のゲート線に供
給し、同一フレーム内では前記第１および第２のゲート
電圧によりほぼ１フェーズ期間の時間間隔で１行ずつ前
記ゲート線を線順次走査で順次駆動するゲート線駆動手
段と、各々の前記ゲート線が前記第１または第２のゲー
ト電圧の第２のフェーズで活性化される期間中に各列の
前記信号線を駆動して、オン状態となっている各々の前
記薄膜トランジスタを介して各対応する前記画素電極に
所望の表示階調に対応した電圧レベルを有する階調電圧
を印加する信号線駆動手段とを有する構成とした。

【０３８０】本発明の第５の液晶表示装置は、上記第４
の液晶パネルと、対向電極の電圧をゲート線選択時間毎
に交互に第１の電圧レベルと第２の電圧レベルとに切り
換える対向電極駆動手段と、非選択時間中は前記対向電
極電圧に同期した第１および第２のフェーズで前記薄膜
トランジスタをオフ状態に維持する第３および第４の電
圧レベルをそれぞれ有し、選択時間に対応する第１フェ
ーズで前記薄膜トランジスタをオンにする第５の電圧レ
ベルを有する第１のゲート電圧と、非選択時間中は前記
対向電極電圧に同期した第１および第２のフェーズで前
記薄膜トランジスタをオフ状態に維持する第６および第
７の電圧レベルをそれぞれ有し、選択時間に対応する第
２フェーズで前記薄膜トランジスタをオンにする第９の
電圧レベルを有する第２のゲート電圧とを１フレーム期
間に相当する周期で交互に切り換えて各々の前記ゲート
線に供給し、同一フレーム内では前記第１および第２の
ゲート電圧を１フェーズ期間だけ時間をずらして前記ゲ
ート線に線順次走査で順次供給するゲート線駆動手段
と、各々の前記ゲート線が前記第１または第２のゲート
電圧によって選択されている期間中に各列の前記信号線
を駆動して、オン状態となっている各々の前記薄膜トラ
ンジスタを介して各対応する前記画素電極に所望の表示
階調に対応した電圧レベルを有する階調電圧を印加する
信号線駆動手段とを有する構成とした。

【０３９０】

【発明の実施の形態】以下、図１〜図２５を参照して本
発明の実施例を説明する。

【０４００】図１に、本発明の一実施例によるアクティ
ブマトリクス方式のフルカラーＴＦＴ−ＬＣＤの構成を
模式的に示す。

【０４１０】このＴＦＴ−ＬＣＤは、ＴＦＴ液晶パネル
１０の周辺回路として、ゲート線Ｙ1,Ｙ2,…を駆動する
ための並列接続されたゲート線ドライバＧ1,Ｇ2,…と、
信号線Ｘ1,Ｘ2,…を駆動するための並列接続された信号
線（ソース）ドライバＳ1,Ｓ2,…と、各部の動作を制御
するコントローラ１２と、表示すべき画像信号に対して
所要の信号処理を行う画像信号処理回路１４と、フルカ
ラー（多階調表示）を実現するための多階調の電圧を発
生する階調電圧発生回路１６と、ゲート電圧を生成する
ための複数種類の電圧レベルを発生する電圧レベル発生
回路１８とを備えている。

【０４２０】画像信号処理回路１４は、各画素の表示階
調を表すディジタルの画像データＤＸを各信号線ドライ
バＳ1,Ｓ2,…に供給する。たとえば６４階調の場合は、
Ｒ，Ｇ，Ｂの各画素につき６ビットの画像データＤＸが
画像信号処理回路１４より各信号線ドライバＳ1,Ｓ2,…
に与えられる。

【０４３０】コントローラ１２は、水平同期信号ＨS お
よび垂直同期信号ＶS に同期した種々の制御信号または
タイミング信号を各ゲート線ドライバＧ1,Ｇ2,…および
各信号線ドライバＳ1,Ｓ2,…に供給する。階調電圧発生
回路１６は、液晶パネル１０のＶ（電圧）−Ｔ（透過
率）特性に基づいて表示の多階調に対応した電圧レベル
をそれぞれ有する多段階の階調電圧を各信号線ドライバ
Ｓ1,Ｓ2,…に供給する。

【０４４０】図２に本発明の第１の実施例における液晶
パネル１０の回路構成を示す。この液晶パネル１０は、
複数本のゲート線…Ｙi-1 ，Ｙi ，Ｙi+1 …と複数本の
信号線…Ｘj-1 ，Ｘj ，Ｘj+1 …とをマトリクス状に交
差配置し、各交差点の画素に透明導電膜からなる１個の
画素電極Ｐと１個の薄膜トランジスタＴＦＴを配置して
なる。

【０４５０】なお、図２では、…（ｉ−２），ｉ，（ｉ
＋２）…を偶数行とし、…（ｉ−１），（ｉ＋１）…を
奇数行とする。また、…（ｊ−２），ｊ，（ｊ＋２）…
を偶数列とし、…（ｊ−１），（ｊ＋１）…を奇数列と
する。

【０４６０】各画素電極Ｐと対向電極ＣＯＭと両者の間
に挟まれた液晶Ｑによって１画素分の信号蓄積容量ＣL
が構成される。また、各画素電極Ｐが形成される側と同
じ側に、信号蓄積補助容量ＣS を形成するための補助電
極Ｇが配置されている。この液晶パネルでは、各行（た
とえばｉ行）において、奇数列の各補助電極Ｇは前段の
（ｉ−１）行と共有する前隣のゲート線Ｙi-1 の延長部
分により構成され、偶数列の各補助電極Ｇは次段の（ｉ
＋１）行と共有する後隣のゲート線Ｙi の延長部分によ
って構成されている。

【０４７０】各列（たとえばｊ列）において、全ての画
素電極…Ｐi-1,j ，Ｐi,j ，Ｐi+1,j …は、それぞれ対
応する薄膜トランジスタ…ＴＦＴi-1,j ，ＴＦＴi,j ，
ＴＦＴi+1,j …を介して各列の信号線…Ｘj-1 ，Ｘj ，
Ｘj+1 …に電気的に接続されている。

【０４８０】各行（たとえばｉ行）においては、奇数列
…，（ｊ−１），（ｊ＋１）…に属する各薄膜トランジ
スタ…ＴＦＴi,j-1 ，ＴＦＴi,j+1 …の制御端子が後隣
のゲート線Ｙi に電気的に接続され、偶数列…，（ｊ−
２），ｊ，（ｊ＋２）…に属する各薄膜トランジスタ…
ＴＦＴi,j-2 ，ＴＦＴi,j ，ＴＦＴi,j+2 …の制御端子
が前隣のゲート線Ｙi-1 に電気的に接続されている。ま
た、奇数列…，（ｊ−１），（ｊ＋１）…に属する各画
素電極…Ｐi,j-1 ，Ｐi,j+1 …が各対応する信号蓄積補
助容量ＣS を介して前隣のゲート線Ｙi-1 に電気的に接
続され、偶数列…，（ｊ−２），ｊ，（ｊ＋２）…に属
する各画素電極…Ｐi,j-2 ，Ｐi,j ，Ｐi,j+2 …が各対
応する信号蓄積補助容量ＣS を介して後隣のゲート線Ｙ
i+1 に電気的に接続されている。

【０４９０】この液晶パネル構造は、従来のパネル構造
（図２６）と比較して偶数列の各画素内の配線上の相違
があるだけであり、従来と同じ製造プロセスで製作でき
る。

【０５００】図３に、この実施例における液晶パネル１
０のゲート線Ｙを駆動するためのゲート電圧の波形およ
びタイミングを示す。

【０５１０】本実施例における容量結合駆動方式では、
対向電極ＣＯＭに一定の対向電圧ＶCOM を印加しなが
ら、図示のように波形の異なる２つのゲート電圧φA ，
φB を一定時間ずらして交互に線順次走査でゲート線…
Ｙi-1 ，Ｙi ，Ｙi+1 …に順次供給する。そして、各ゲ
ート線…Ｙi-1 ，Ｙi ，Ｙi+1 …に対しては、ゲート電
圧φA ，φB を１フレーム期間に相当する周期ＴF で交
互に印加する。

【０５２０】一方のゲート電圧φA は、３つのフェーズ
からなり、第１のフェーズでは定常の電圧レベルＶ1
（たとえば５ボルト）よりも高く薄膜トランジスタＴＦ
Ｔをオフ状態に維持する電圧レベルＶ2 （たとえば１０
ボルト）を有し、第２のフェーズでは薄膜トランジスタ
ＴＦＴをオンさせる電圧レベルＶ3 （たとえば２５ボル
ト）を有し、第３のフェーズでは電圧レベルＶ2 を有す
る。

【０５３０】他方のゲート電圧φB も、３つのフェーズ
からなり、第１のフェーズでは定常の電圧レベルＶ1 よ
りも低い電圧レベルＶ4 （たとえば０ボルト）を有し、
第２のフェーズでは電圧レベルＶ3 を有し、第３のフェ
ーズでは電圧レベルＶ4 を有する。両ゲート電圧φA ，
φB は第１フェーズの期間だけ互いに時間をずらした関
係にある。

【０５４０】図４に、本実施例における作用を説明する
ための一例として、液晶パネル１０内で隣接する３つの
画素電極Ｐi,j-1 ，Ｐi+1,j ，Ｐi+1,j-1 の電位（画素
電位）の時間的変化を示す。

【０５５０】いま、（ｉ−１）行のゲート線Ｙi-1 がゲ
ート電圧φA で駆動されるとき、このゲート電圧φA が
第１フェーズで定常の電圧レベルＶ1 から中間の電圧レ
ベルＶ2 まで上昇すると、信号蓄積補助容量ＣS のカッ
プリング効果によってｉ行上で奇数列に属する（ｊ−
１）列の画素電極Ｐi,j-1 の電位がそれまでの対向電極
電圧ＶCOM よりも高いレベル（Ａ1 ）からさらに高いレ
ベル（Ａ2 ）まで上昇する。

【０５６０】次に、ゲート線Ｙi-1 上のゲート電圧φA
が第２フェーズで電圧レベルＶ2 よりさらに高い電圧レ
ベルＶ3 まで上がり、それに伴い、信号蓄積補助容量Ｃ
S のカップリング効果によって該画素電極Ｐi,j-1 の電
位が一層高いレベル（Ａ3 ）まで上がる。

【０５７０】これと同時に、ｉ行のゲート線Ｙi 上では
ゲート電圧φA が第１フェーズで定常レベルＶ1 から低
い電圧レベルＶ4 に下がる。そうすると、（ｉ＋１）行
上で奇数列に属する（ｊ−１）列の画素電極Ｐi+1,j-1
の電位は、信号蓄積補助容量ＣS のカップリング効果に
より、それまでの対向電極電圧ＶCOM よりも低いレベル
（Ｃ1 ）からさらに低いレベル（Ｃ2 ）まで低下する。

【０５８０】同じ（ｉ＋１）行上でも偶数列に属するｊ
列の画素電極Ｐi+1,j は、それと対応する信号蓄積補助
容量ＣS を介して（ｊ＋１）行のゲート線Ｙi+1 に電気
的に接続されているので、ゲート線Ｙi 側からの容量結
合効果はなく、それまでの電位（Ｂ1 ）は変化しない。

【０５９０】次に、ゲート線Ｙi-1 上のゲート電圧φA
が第３フェーズで中間の電圧レベルＶ2 に下がると、信
号蓄積補助容量ＣS のカップリング効果によって画素電
極Ｐi,j-1 の電位が第１フェーズの時のレベル（Ａ4 ）
まで下がる。同時に、後隣のゲート線Ｙi 上でゲート電
圧φB が第２フェーズで高い電圧レベルＶ2 まで上昇
し、これにより薄膜トランジスタＴＦＴi,j-1 はオン状
態となる。

【０６００】一方、ゲート線Ｙi+1 上でゲート電圧φA
が第１フェーズで定常レベルＶ1 から中間の電圧レベル
Ｖ2 まで上がり、信号蓄積補助容量ＣS のカップリング
効果によって画素電極Ｐi+1,j の電位がそれまでの電位
（Ｂ1 ）から幾らか高いレベル（Ｂ2 ）まで上がる。同
時に、上記のようにゲート線Ｙi 上のゲート電圧φBが
第２フェーズで高い電圧レベルＶ2 に上がることによ
り、薄膜トランジスタＴＦＴi+1,j がオン状態となる。

【０６１０】この状態の下で、信号線ドライバより、対
向電極電圧ＶCOM を中心として所定の電圧範囲ＶK 内の
電圧レベルを有する各階調電圧が各信号線…Ｘj-1 ，Ｘ
j ，Ｘj+1 …に供給され、オン状態の薄膜トランジスタ
ＴＦＴi,j-1 ，ＴＦＴi+1,jを介して当該画素電極…Ｐ
i,j-1 ，Ｐi+1,j に各階調電圧（Ａ5 ，Ｂ3 ）が書き込
まれる。

【０６２０】また、上記のようにゲート線Ｙi 上のゲー
ト電圧φB が第２フェーズで高い電圧レベルＶ2 まで上
昇することにより、信号蓄積補助容量ＣS のカップリン
グ効果によって次段の（ｉ＋１）行上の画素電極Ｐi+1,
j-1 の電位がそれまでの対向電極電圧ＶCOM よりもずっ
と低いレベル（Ｃ2 ）から対向電極電圧ＶCOM を越える
レベル（Ｃ3 ）まで大きく上昇する。

【０６３０】次に、ｉ行のゲート線Ｙi 上のゲート電圧
φB が第３フェーズで電圧レベルＶ4 まで下がって、薄
膜トランジスタ…ＴＦＴi,j-1 ，ＴＦＴi+1,j がオフ状
態に戻り、両画素電極…Ｐi,j-1 ，Ｐi+1,j はフローテ
ィング状態となる。この時、ゲート線Ｙi-1 上でゲート
電圧φA が定常の電圧レベルＶ1 に下がる。これによ
り、信号蓄積補助容量ＣS のカップリング効果で画素電
極Ｐi,j-1 の電位は対向電極電圧ＶCOM よりも低いレベ
ル（Ａ6 ）まで下がる。一方、ゲート線Ｙi+1 上のゲー
ト電圧φA は第２フェーズで高い電圧レベルＶ2 に上が
る。これにより、信号蓄積補助容量ＣS のカップリング
効果で画素電極Ｐi+1,j の電位は対向電極電圧ＶCOM よ
りも高いレベル（Ｂ4 ）まで上がる。

【０６４０】一方、上記のようにゲート線Ｙi 上のゲー
ト電圧φB が第３フェーズで電圧レベルＶ4 まで下がる
ことにより、信号蓄積補助容量ＣS のカップリング効果
によって画素電極Ｐi+1,j-1 の電位が対向電極電圧ＶCO
M よりも低いレベル（Ｃ4 ）までいったん下がる。しか
し、当該ゲート線Ｙi+1 上のゲート電圧φA が第２フェ
ーズで高い電圧レベルＶ2 に上がることにより、薄膜ト
ランジスタＴＦＴi+1,j-1 がオン状態となる。

【０６５０】この状態の下で、信号線ドライバより、対
向電極電圧ＶCOM を中心として所定の電圧範囲Ｖk 内の
電圧レベルを有する各階調電圧が各信号線…Ｘj-1 ，Ｘ
j ，Ｘj+1 …に供給され、当該画素電極…Ｐi+1,j-1 の
電位は対向電極電圧ＶCOM 付近のレベル（Ｃ5 ）とな
る。

【０６６０】次に、ゲート線Ｙi 上のゲート電圧φB が
第３フェーズの低い電圧レベルＶ4から定常レベルＶ1
に戻ると、薄膜トランジスタＴＦＴi,j-1 のゲート・ソ
ース間容量によるフィード・スルー効果で少し上がる。
以後、次のフレーム期間内で自己の選択（書き込み）時
間が来るまで、画素電極Ｐi,j-1 の電位は対向電極電圧
ＶCOM よりも低いレベル（Ａ7 ）に維持される。

【０６７０】一方、ゲート線Ｙi+1 上のゲート電圧φA
が第３フェーズで電圧レベルＶ4 まで下がることによ
り、信号蓄積補助容量ＣS のカップリング効果によって
画素電極Ｐi+1,j の電位が対向電極電圧ＶCOM 付近のレ
ベル（Ｂ5 ）まで下がる。

【０６８０】また、ゲート線Ｙi+1 上のゲート電圧φA
が第３フェーズで電圧レベルＶ2 まで下がって、薄膜ト
ランジスタ…ＴＦＴi+1,j-1 がオフ状態に戻り、画素電
極Ｐi+1,j-1 はフローティング状態となる。同時に、上
記のようにゲート線Ｙi 上のゲート電圧φB が第３フェ
ーズの低い電圧レベルＶ4 から定常レベルＶ1 に上がる
ことで、信号蓄積補助容量ＣS のカップリング効果で画
素電極Ｐi+1,j-1 の電位は対向電極電圧ＶCOM よりも高
いレベル（Ｃ6 ）まで上がる。

【０６９０】次に、ゲート線Ｙi+1 上のゲート電圧φA
が第３フェーズの電圧レベルＶ2 から定常レベルＶ1 に
下がる。これによって、信号蓄積補助容量ＣS のカップ
リング効果で画素電極Ｐi+1,j の電位が対向電極電圧Ｖ
COM よりも低いレベル（Ｂ6）まで下がる。以後、次の
フレーム期間内で自己の選択（書き込み）時間が来るま
で、画素電極Ｐi+1,j の電位はこの電圧レベル（Ｂ6 ）
に維持される。

【０７００】一方、画素電極Ｐi+1,j-1 の電位は、上記
のようにゲート線Ｙi+1 上のゲート電圧φA が定常レベ
ルＶ1 に戻った時に薄膜トランジスタＴＦＴi+1,j-1 の
ゲート・ソース間容量によるフィード・スルー効果で少
し低下するものの、対向電極電圧ＶCOM よりも高いレベ
ル（Ｃ7 ）に留まる。以後、次のフレーム期間内で自己
の選択（書き込み）時間が来るまで、画素電極Ｐi+1,j-
1 の電位はこの電圧レベル（Ｃ7 ）に維持される。

【０７１０】このように、当該フレーム期間内に、ｉ行
（ｊ−１）列の画素電極Ｐi,j-1 には対向電極電圧ＶCO
M よりも低い階調電圧が書き込まれ、（ｉ＋１）行ｊ列
の画素電極Ｐi+1,j にも対向電極電圧ＶCOM よりも低い
階調電圧が書き込まれ、（ｉ＋１）行（ｊ−１）列の画
素電極Ｐi+1,j-1 には対向電極電圧ＶCOM よりも高い階
調電圧が書き込まれる。

【０７２０】次のフレームでは、各ゲート線…Ｙi-1 ，
Ｙi ，Ｙi+1 …を駆動するゲート電圧φA ，φB が互い
に入れ替わり、偶数行の各ゲート線…Ｙi-2 ，Ｙi ，Ｙ
i+2…にはゲート電圧φA が供給され、奇数行の各ゲー
ト線…Ｙi-1 ，Ｙi +1…にはゲート電圧φB が供給され
る。

【０７３０】これにより、前のフレームのときとは動作
が反対になり、画素電極Ｐi,j-1 の電位は、ゲート線Ｙ
i 上のゲート電圧φA の前後でＣ1 〜Ｃ7 のレベル変化
を経て、対向電極電圧ＶCOM よりも高い階調電圧に反転
する。また、画素電極Ｐi+1,j の電位は、ゲート線Ｙi
上のゲート電圧φA の前後でＤ1 〜Ｄ7 のレベル変化を
経て、対向電極電圧ＶCOM よりも高い階調電圧に反転す
る。画素電極Ｐi+1,j-1 の電位は、ゲート線Ｙi+1 上の
ゲート電圧φB の前後でＡ1 〜Ａ7 のレベル変化を経
て、対向電極電圧ＶCOM よりも低い階調電圧に反転す
る。

【０７４０】このように、隣接する３つの画素電極Ｐi,
j-1 ，Ｐi+1,j ，Ｐi+1,j-1 のうち互いに斜め隣のＰi,
j-1 とＰi+1,j には同一フレーム内で対向電極電圧ＶCO
M に対し同極性の階調電圧が書き込まれ、それらと列方
向または行方向で隣接する画素電極Ｐi+1,j-1 には同一
フレーム内で逆極性の階調電圧が書き込まれる。

【０７５０】ここで、互いに上下隣の画素電極Ｐi,j-1
，Ｐi+1,j-1 の間では、選択（書き込み）時間に１フ
ェーズ分の差があり、同一フレーム内の選択時のレベル
変化において一方が（Ａ1 〜Ａ7 ）のときは他方が（Ｃ
1 〜Ｃ7 ）で、一方が（Ｃ1 〜Ｃ7 ）のときは他方が
（Ａ1 〜Ａ7 ）であるという関係がある。

【０７６０】画素電極Ｐi+1,j とその上隣（前段）の画
素電極Ｐi,j との間にも、上記のようなＰi+1,j-1 とＰ
i,j-1 間の関係に相当する関係がある。つまり、選択
（書き込み）時間に１フェーズ分の差があり、同一フレ
ーム内の選択時のレベル変化において一方が（Ｂ1 〜Ｂ
7 ）のときは他方が（Ｄ1 〜Ｄ7 ）で、一方が（Ｄ1 〜
Ｄ7 ）のときは他方が（Ｂ1 〜Ｂ7 ）であるという関係
がある。

【０７７０】したがって、同一フレーム内で、画素電極
Ｐi,j には画素電極Ｐi+1,j-1 とは同極性で画素電極Ｐ
i,j-1 ，Ｐi+1,j とは逆極性の階調電圧が書き込まれ
る。

【０７８０】なお、定常時における各画素電極Ｐの電位
（たとえばＡ1 ，Ａ7 ）は、電圧レベルＶ2 ，Ｖ4 の値
を変えることで調整できる。本実施例では、各ゲート電
圧φA ，φB の第１および第３フェーズの電圧レベルを
それぞれ等しい値Ｖ2 ，Ｖ4に設定し、しかも対向電極
電圧ＶCOM に対する電圧レベルＶ2 ，Ｖ4 の差の絶対値
を等しい値（５ボルト）に設定している。もっとも、必
要に応じて、各フェーズの電位レベルを独立した値に設
定することは可能である。後述する他の実施例でもこれ
と同様のことが当てはまる。

【０７９０】上記のように、本実施例における液晶パネ
ル構成および容量結合駆動方式によれば、対向電極電圧
ＶCOM を一定レベルに固定するコモン一定駆動法におい
て、信号蓄積容量Ｃs を用いた容量結合駆動により信号
線側の階調電圧の範囲（振幅）ＶK を小さくし、低電圧
型の信号線ドライバの使用を可能とするだけでなく、図
２８に示すようなドット反転を実現することができる。
これにより、低コスト・低消費電力化と高画質化とを両
立させることができる。

【０８００】次に、図５〜図９につき本実施例における
ゲート線ドライバＧを説明する。

【０８１０】図５に示すように、このゲート線ドライバ
Ｇは、各ゲート線…Ｙi-1 ，Ｙi ，Ｙi+1 …に対応する
Ｄ型フリップフロップ…２０(i-1) ，２０(i) ，２０(i
+1)…と、デコーダ…２２(i-1) ，２２(i) ，２２(i+1)
…と、スイッチ…２４(i-1) ，２４(i) ，２４(i+1)
…とを有している。

【０８２０】Ｄ型フリップフロップ…２０(i-1) ，２０
(i) ，２０(i+1) …は、全体で１つのシフトレジスタを
構成している。各フレーム期間の始めにコントローラ１
２より論理値ＨのパルスＳが初段のＤ型フリップフロッ
プ２０(1) に与えられる。以降、図６に示すようなタイ
ミングで、クロックCLOCK に同期してこの論理値Ｈのパ
ルスＳが順次後続のＤ型フリップフロップ２０(2) ，２
０(3) ，２０(4) …に転送される。

【０８３０】各Ｄ型フリップフロップ…２０(i-1) ，２
０(i) ，２０(i+1) …の出力端子Ｑに得られる論理値Ｈ
のパルス…Ｓ(i-1) ，Ｓ(i) ，Ｓ(i+1) …は、図６に示
すように各対応するゲート線…Ｙi-1 ，Ｙi ，Ｙi+1 …
の選択（活性化）時間またはゲート電圧φA ，φB の第
２フェーズを規定するものであり、各対応するデコーダ
…２２(i-1) ，２２(i) ，２２(i+1) …に入力される。

【０８４０】図７にデコーダ２２の回路構成例を示し、
図８にデコーダ２２内の各部の信号または電圧の波形を
示す。

【０８５０】各デコーダ２２（たとえば２２(i) ）で
は、コントローラ１２より図６に示すようなタイミング
で２相のクロックCLOCK ，WIDTH が入力端子ＣＬＫ、Ｗ
にそれぞれ入力される。また、各対応するフリップフロ
ップ２０(i) およびその前後の２つのフリップフロップ
２０(i-1) ，２０(i+1) の出力Ｓ(i) ，Ｓ(i-1) ，Ｓ(i
+1) が入力端子Ｋ，Ｋ−１，Ｋ＋１にそれぞれ入力され
る。また、コントローラ１２からのフレーム反転制御信
号ODD/EVENもしくはODD/EVEN- も入力端子Ｏ／Ｅに入力
される。両フレーム反転制御信号ODD/EVEN，ODD/EVEN-
はフレーム期間毎に反転する互いに相補的な論理値を有
し、ODD/EVENは偶数番目のデコーダ…２２(i-2) ，２２
(i) ，２２(i+2) …に与えられ、ODD/EVEN- は奇数番目
のデコーダ…２２(i-1) ，２２(i+1) …に与えられる。

【０８６０】図７において、ＯＲゲート２６の出力端子
には両クロックＣＬＫ（CLOCK ），Ｗ（WIDTH ）のＯＲ
論理をとった信号Ｆが得られる。ＮＡＮＤゲート２８の
出力端子には、この信号Ｆと対応するフリップフロップ
２０(i) の出力Ｓ(i) とのＮＡＮＤ論理をとった信号Ｅ
1-が得られる。レベルシフタ３２には、この信号Ｅ1-
と、インバータ３０を介してその逆論理値の信号Ｅ1 と
が入力される。レベルシフタ３２は、信号Ｅ1 と同じ論
理値を有する出力信号Ｓ1 を所定の電圧レベルで出力す
る。この信号Ｓ1 は、本実施例におけるゲート電圧φA
，φB の第２フェーズを規定する。

【０８７０】ＮＯＲゲート３４の出力端子には、連続す
る３つのＤ型フリップフロップ２０(i-1) ，２０(i) ，
２０(i+1) からの出力Ｋ−１（Ｓ(i-1) ），Ｋ（Ｓ(i)
），Ｋ＋１（Ｓ(i+1) ）のＮＯＲ論理をとった信号Ｅ3
が得られる。レベルシフタ３８には、この信号Ｅ3
と、インバータ３６を介してその逆論理値の信号Ｅ3-と
が入力される。レベルシフタ３８は、信号Ｅ3 と同じ論
理値を有する出力信号Ｓ3を所定の電圧レベルで出力す
る。この信号Ｓ3 は、本実施例におけるゲート電圧φA
，φB の全体（第１〜３フェーズ）の持続時間を規定
する。

【０８８０】ＮＯＲゲート４０の出力端子には両信号Ｅ
1 ，Ｅ3 のＮＯＲ論理をとった信号Ｇが得られる。この
信号ＧはＮＡＮＤゲート４４，４６の一方の入力端子に
与えられる。

【０８９０】ＮＡＮＤゲート４４の他方の入力端子には
フレーム反転制御信号Ｏ／Ｅ（ODD/EVENもしくはODD/EV
EN- ）が与えられ、ＮＡＮＤゲート４６の他方の入力端
子にはインバータ４２を介して信号Ｏ／Ｅと逆論理値の
信号Ｏ／Ｅ- が与えられる。これにより、図８に示すよ
うに、各フレーム期間においてインバータ４８，５２の
出力端子に得られる信号Ｅ2 ，Ｅ4 のいずれか一方が信
号Ｇと同じタイミングで論理値が変化し、他方は論理値
Ｌを維持する。そして、その次のフレーム期間では、反
対に、他方が信号Ｇと同期し、一方が論理値Ｌを維持す
る。

【０９００】レベルシフフタ５０，５４の出力信号Ｓ2
，Ｓ4 は、それぞれ信号Ｅ2 ，Ｅ4に対応し、フレーム
期間毎に交互にいずれか片方が信号Ｇに同期して論理値
が変化する。信号Ｓ2 ，Ｓ4 はゲート電圧φA ，φB の
第１および第３フェーズをそれぞれ規定する。当該デコ
ーダ２２に対応するゲート線Ｙに対して、ゲート電圧φ
A を供給するフレームでは信号Ｓ2 が信号Ｇに同期し、
ゲート電圧φB を供給するフレームでは信号Ｓ4 が信号
Ｇに同期する。

【０９１０】図９に、スイッチ２４の回路構成例を示
す。ＣＭＯＳトランスミッションゲート５６，５８，６
０，６２の入力端子には、電圧レベル発生回路１８より
ゲート電圧φA ，φB を形成するための４種類の電圧レ
ベルＶ1 ，Ｖ2 ，Ｖ3 ，Ｖ4 を有する電圧がそれぞれ入
力される。デコーダ２２からの制御信号Ｓ1 〜Ｓ4 は、
それぞれゲート５６，５８，６０，６２に与えられる。

【０９２０】図６につき、このスイッチ２４の動作を説
明する。定常時または非選択時間中は、対応するデコー
ダ２２（たとえば２２(i) ）からの出力信号Ｓ1 〜Ｓ4
のうちＳ3 だけが論理値Ｈ、他は全て論理値Ｌである。
これにより、トランスミッションゲート６０だけがオン
状態で、電圧レベルＶ1 が当該ゲート線Ｙi に供給され
ている。

【０９３０】前段のゲート線Ｙi-1 に対応する選択信号
Ｓ(i-1) が論理値Ｈになると、Ｓ3が論理値Ｌになると
同時に、Ｓ2 もしくはＳ4 が論理値Ｈになる。これによ
り、トランスミッションゲート５８もしくは６２だけが
オンになり、ゲート電圧φAもしくはφB の第１フェー
ズとして電圧レベルＶ2 もしくはＶ4 が当該ゲート線Ｙ
i に供給される。

【０９４０】次に、当該ゲート線Ｙi に対応する選択信
号Ｓ(i) が論理値Ｈになると、これに応動してＳ1 だけ
が論理値Ｈになり、トランスミッションゲート５６だけ
がオンになる。この時は、ゲート電圧φA もしくはφB
の第２フェーズとして電圧レベルＶ3 が選択されて、当
該ゲート線Ｙi に供給される。

【０９５０】次に、ゲート線Ｙi+1 に対応する選択信号
Ｓ(i+1) が論理値Ｈになると、この時間中はＳ2 もしく
はＳ4 だけが論理値Ｈで、トランスミッションゲート５
８もしくは６２だけがオンになり、ゲート電圧φA もし
くはφB の第３フェーズとして電圧レベルＶ2 もしくは
Ｖ4 が当該ゲート線Ｙi に供給される。

【０９６０】そして、Ｓ2 もしくはＳ4 が論理値Ｈから
Ｌに戻ると同時に、Ｓ3 が論理値ＬからＨに戻り、以後
次のフレーム期間の選択時間が来るまでトランスミッシ
ョンゲート６０を介して電圧レベルＶ1 が出力される。

【０９７０】次に、本発明の他の実施例による液晶パネ
ル１０の回路構成およびゲート線駆動方法を説明する。

【０９８０】図１０に、第２の実施例による液晶パネル
１０の回路構成を示す。

【０９９０】この実施例の液晶パネル１０では、各列
（たとえばｊ列）において全ての画素電極…Ｐi-1,j ，
Ｐi,j ，Ｐi+1,j …がそれぞれ対応する薄膜トランジス
タ…ＴＦＴi-1,j ，ＴＦＴi,j ，ＴＦＴi+1,j …を介し
て各列分の信号線Ｘj に電気的に接続され、各行（たと
えばｉ行）において全ての薄膜トランジスタ…ＴＦＴi,
j-1 ，ＴＦＴi,j ，ＴＦＴi,j+1 …の制御端子が各行の
ゲート線Ｙi に電気的に接続されている。

【１０００】そして、画素電極（たとえばＰi,j-1 ，Ｐ
i+1,j ）が各対応する信号蓄積補助容量ＣS を介して１
つ前段の行のゲート線（Ｙi-1 ，Ｙi ）に電気的に接続
される第１の画素と、画素電極（たとえばＰi,j ，Ｐi+
1,j-1 ）が各対応する信号蓄積補助容量ＣS を介して２
つ前段の行のゲート線（Ｙi-2 ，Ｙi-1 ）に電気的に接
続される第２の画素とが市松模様のパターンで配置され
ている。

【１０１０】図１１に、この実施例におけるゲート電圧
の波形およびタイミングを示すとともに、液晶パネル１
０内で隣接する３つの画素電極Ｐi,j ，Ｐi,j-1 ，Ｐi+
1,j-1 の電位（画素電位）の時間的変化を示す。

【１０２０】この実施例の容量結合駆動方式では、対向
電極ＣＯＭに一定の対向電圧ＶCOMを印加しながら、図
示のように波形の異なる２つのゲート電圧φA ，φB を
１フレーム期間に相当する周期ＴF で交互に切り換えて
各ゲート線…Ｙi-1 ，Ｙi ，Ｙi+1 …に供給する。

【１０３０】一方のゲート電圧φA は、３つのフェーズ
からなり、第１フェーズでは薄膜トランジスタＴＦＴを
オンさせる電圧レベルＶ3 （たとえば２５ボルト）を有
し、第２フェーズでは定常の電圧レベルＶ1 （たとえば
５ボルト）よりも低い電圧レベルＶ4 （たとえば０ボル
ト）を有し、第３フェーズでは定常レベルＶ1 よりは高
く薄膜トランジスタＴＦＴをオフ状態に維持する電圧レ
ベルＶ2 （たとえば１０ボルト）を有する。

【１０４０】他方のゲート電圧φB も、３つのフェーズ
からなり、第１のフェーズでは電圧レベルＶ3 を有し、
第２フェーズでは電圧レベルＶ2 を有し、第３フェーズ
では電圧レベルＶ4 を有する。

【１０５０】同一フレーム内では、共通のゲート電圧φ
A もしくはφB がほぼ１フェーズ期間の時間間隔でゲー
ト線…Ｙi-1 ，Ｙi ，Ｙi+1 …に線順次走査で供給され
る。

【１０６０】図１１に示すように、ゲート電圧φA で駆
動されるフレームでは、第２の画素における画素電極Ｐ
i,j の電位がＡ1 〜Ａ8 のレベル変化を経て対向電極電
圧ＶCOM よりも高いレベルＡ1 から低いレベルＡ8 に極
性反転し、それと斜め下隣の第２の画素における画素電
極Ｐi+1,j-1 の電位も１フェーズ期間遅れて同じＡ1〜
Ａ8 のレベル変化を経て対向電極電圧ＶCOM よりも高い
レベルＡ1 から低いレベルＡ8 に極性反転する。

【１０７０】一方、第１の画素に係る画素電極Ｐi,j-1
の電位は、Ｂ1 〜Ｂ7 のレベル変化を経て対向電極電圧
ＶCOM よりも低いレベルＢ1 から高いレベルＢ7 に極性
反転する。

【１０８０】ゲート電圧φB で駆動されるフレームで
は、第２の画素における画素電極Ｐi,j ，Ｐi+1,j-1 の
電位がＣ1 〜Ｃ8 のレベル変化を経て対向電極電圧ＶCO
M よりも低いレベルＣ1 から高いレベルＣ8 に極性反転
する一方で、第１の画素における画素電極Ｐi,j-1 の電
位はＤ1 〜Ｄ8 のレベル変化を経て対向電極電圧ＶCOM
よりも高いレベルＤ1 から低いレベルＤ7 に極性反転す
る。

【１０９０】画素電極Ｐi,j-1 と斜め下隣の第１の画素
に係る画素電極Ｐi+1,j の電位は、１フェーズ期間の遅
れをもって画素電極Ｐi,j-1 の電位と同じパターンのレ
ベル変化で極性反転する。

【１１００】このように、この実施例による液晶パネル
構成および容量結合駆動方式でも、対向電極電圧ＶCOM
を一定レベルに固定するコモン一定駆動法において、低
電圧型の信号線ドライバの使用とドット反転とを同時実
現することができる。

【１１１０】なお、この実施例による駆動方法を行うに
は、上記した第１の実施例における信号線ドライバＧに
おいて、コントローラ１２からのフレーム反転制御信号
ODD/EVEN，ODD/EVEN- をいずれか一方に一本化（共通
化）するとともに、デコーダ２２内のロジック回路（図
７）を適当に変更すればよい。

【１１２０】図１２に、第３の実施例による液晶パネル
１０の回路構成を示す。

【１１３０】この実施例の液晶パネル１０では、各列
（たとえばｊ列）において全ての画素電極…Ｐi-1,j ，
Ｐi,j ，Ｐi+1,j …がそれぞれ対応する薄膜トランジス
タ…ＴＦＴi-1,j ，ＴＦＴi,j ，ＴＦＴi+1,j …を介し
て各列分の信号線Ｘj に電気的に接続され、各行（たと
えばｉ行）において全ての薄膜トランジスタ…ＴＦＴi,
j-1 ，ＴＦＴi,j ，ＴＦＴi,j+1 …の制御端子が各行の
ゲート線Ｙi に電気的に接続されている。

【１１４０】そして、画素電極（たとえばＰi,j-1 ，Ｐ
i+1,j ）が各対応する信号蓄積補助容量ＣS を介して１
つ前段の行のゲート線（Ｙi-1 ，Ｙi ）に電気的に接続
される第１の画素と、画素電極（たとえばＰi,j ，Ｐi+
1,j-1 ）が各対応する信号蓄積補助容量ＣS を介して１
つ後段の行のゲート線（Ｙi+1 ，Ｙi+2 ）に電気的に接
続される第２の画素が市松模様のパターンで配置されて
いる。

【１１５０】図１３に、この実施例におけるゲート電圧
の波形およびタイミングを示すとともに、液晶パネル１
０内で隣接する２つの画素電極Ｐi,j ，Ｐi+1,j の電位
（画素電位）の時間的変化を示す。

【１１６０】上記した第２実施例と同様に、この実施例
でも、対向電極ＣＯＭに一定の対向電圧ＶCOM を印加し
ながら、図示のような波形の異なる２つのゲート電圧φ
A ，φB を１フレーム期間に相当する周期ＴF 毎に交互
に切り換えて各ゲート線…Ｙi-1 ，Ｙi ，Ｙi+1 …に供
給し、同一フレーム内では共通のゲート電圧φA もしく
はφB によりほぼ１フェーズ期間の時間間隔でゲート線
…Ｙi-1 ，Ｙi ，Ｙi+1 …を線順次走査で順次駆動す
る。

【１１７０】一方のゲート電圧φA は、３つのフェーズ
からなり、第１フェーズでは定常の電圧レベルＶ1 （た
とえば５ボルト）よりは高く薄膜トランジスタＴＦＴを
オフ状態に維持する電圧レベルＶ2 （たとえば１０ボル
ト）を有し、第２フェーズでは薄膜トランジスタＴＦＴ
をオンさせる電圧レベルＶ3 （たとえば２５ボルト）を
有し、第３フェーズでは定常レベルＶ1 よりも低い電圧
レベルＶ4 （たとえば０ボルト）を有する。

【１１８０】他方のゲート電圧φB も、３つのフェーズ
からなり、第１のフェーズでは電圧レベルＶ4 を有し、
第２フェーズでは電圧レベルＶ3 を有し、第３フェーズ
では電圧レベルＶ2 を有する。

【１１９０】図１３に示すように、ゲート電圧φA で駆
動されるフレームでは、第２の画素における画素電極Ｐ
i,j の電位がＡ1 〜Ａ7 のレベル変化を経て対向電極電
圧ＶCOM よりも高いレベルＡ1 から低いレベルＡ7 に極
性反転し、その下隣の第１の画素における画素電極Ｐi+
1,j の電位は１フェーズ期間遅れたタイミングでＢ1〜
Ｂ8 のレベル変化を経て対向電極電圧ＶCOM よりも低い
レベルＢ1 から高いレベルＢ7 に極性反転する。

【１２００】ゲート電圧φB で駆動されるフレームで
は、画素電極Ｐi,j の電位がＣ1 〜Ｃ7 のレベル変化を
経て対向電極電圧ＶCOM よりも低いレベルＣ1 から高い
レベルＣ7 に極性反転し、画素電極Ｐi+1,j の電位は１
フェーズ期間遅れたタイミングでＤ1 〜Ｄ7 のレベル変
化を経て対向電極電圧ＶCOM よりも高いレベルＤ1 から
低いレベルＤ7 に極性反転する。

【１２１０】図示しないが、画素電極Ｐi,j の斜め下隣
の第２の画素における画素電極Ｐi+1,j-1 の電位は、画
素電極Ｐi,j の電位よりも１フェーズ期間遅れて同じパ
ターン（Ａ1 〜Ａ7 ），（Ｃ1 〜Ｃ7 ）のレベル変化を
経て極性反転する。また、画素電極Ｐi+1,j の斜め上隣
の第１の画素における画素電極Ｐi,j-1 の電位は、画素
電極Ｐi+1,j の電位よりも１フェーズ期間進み同じパタ
ーン（Ｂ1 〜Ｂ7 ），（Ｄ1 〜Ｄ7 ）のレベル変化を経
て極性反転する。

【１２２０】このように、この実施例による液晶パネル
構成および容量結合駆動方式でも、対向電極電圧ＶCOM
を一定レベルに固定するコモン一定駆動法において、低
電圧型の信号線ドライバの使用とドット反転とを同時実
現することができる。

【１２３０】図１４〜図１８に、この第３実施例の変形
例を示す。いずれの変形例も、配線の配置パターンを変
形したものであり、回路構成および駆動方法に実質的な
変更はない。したがって、上記と同様の作用が奏され
る。

【１２４０】図１４の変形例は、信号線…Ｘj-1 ，Ｘj
，Ｘj+1 …を一定間隔ではなく、２列分を１組…（Ｘj
-2 ，Ｘj-1 ），（Ｘj ，Ｘj+1 ），（Ｘj+2 ，Ｘj+1
）…として近接させて配線するものである。

【１２５０】図１５の変形例は、ゲート線…Ｙi-1 ，Ｙ
i ，Ｙi+1 …を一定間隔ではなく、２行分を１組…（Ｙ
i-3 ，Ｙi-2 ），（Ｙi-1 ，Ｙi ），（Ｙi+1 ，Ｙi+2
）…として近接させて配線する。

【１２６０】図１６の変形例は、図１４の配線方式と第
１５の配線方式とを合成したものであって、信号線Ｘお
よびゲート線Ｙの双方を２画素単位に寄せて配線する。

【１２７０】図１７の変形例では、奇数行と偶数行とで
位相を１８０゜ずらして各ゲート線…Ｙj-1 ，Ｙj ，Ｙ
j+1 …を１画素の周期で直角に折り曲げて配線する。

【１２８０】図１８の変形例は、図１７のゲート線配線
構成に第１４の信号線配線構成を合成したものである。

【１２９０】図１９に、第４の実施例による液晶パネル
１０の回路構成を示す。

【１３００】この実施例の液晶パネル１０では、各列
（たとえばｊ列）において全ての画素電極…Ｐi-1,j ，
Ｐi,j ，Ｐi+1,j …がそれぞれ対応する薄膜トランジス
タ…ＴＦＴi-1,j ，ＴＦＴi,j ，ＴＦＴi+1,j …を介し
て各列分の信号線Ｘj に電気的に接続されている点は上
記した実施例と共通しているが、各行毎に一対のゲート
線…［Ｙ(i-1)+，Ｙ(i-1)-］，［Ｙ(i)+，Ｙ(i)-］，
［Ｙ(i+1)+，Ｙ(i+1)-］…が設けられている。

【１３１０】そして、薄膜トランジスタ（たとえばＴＦ
Ｔi,j ，ＴＦＴi+1,j-1 ）の制御端子が各対応する行の
第１のゲート線｛Ｙ(i)+，Ｙ(i+1)+｝に電気的に接続さ
れるとともに画素電極（Ｐi,j ，Ｐi+1,j-1 ）が１つ前
段の行の第１のゲート線｛Ｙ(i-1)+，Ｙ(i)+｝に電気的
に接続される第１の画素と、薄膜トランジスタ（たとえ
ばＴＦＴi,j-1 ，ＴＦＴi+1,j ）の制御端子が各対応す
る行の第２のゲート線｛Ｙ(i)-，Ｙ(i+1)-｝に電気的に
接続されるとともに画素電極（Ｐi,j-1 ，Ｐi+1,j ）が
１つ前段の行の第２のゲート線｛Ｙ(i-1)-，Ｙ(i)-｝に
電気的に接続される第２の画素とが市松模様のパターン
で配置されている。

【１３２０】図２０に、この実施例におけるゲート電圧
の波形およびタイミングを示すとともに、液晶パネル１
０内で隣接する４つの画素電極Ｐi,j ，Ｐi+1,j-1 ，Ｐ
i,j-1 ，Ｐi+1,j の電位の時間的変化を示す。ここで、
画素電極Ｐi,j ，Ｐi+1,j-1は第１の画素に係り、画素
電極Ｐi,j-1 ，Ｐi+1,j は第２の画素に係る。

【１３３０】この実施例では、対向電極ＣＯＭに一定の
対向電圧ＶCOM を印加しながら、図示のような波形の異
なる２つのゲート電圧φA ，φB を１フレーム期間に相
当する周期ＴF で交互に切り換えて各行のゲート線対
（Ｙ+ ，Ｙ- ）に供給し、同一フレーム内ではこれらの
ゲート電圧φA ，φB によりほぼ１フェーズ期間の時間
間隔で１行ずつゲート線を線順次走査で順次駆動する。

【１３４０】一方のゲート電圧φA は、２つのフェーズ
からなり、第１フェーズでは薄膜トランジスタＴＦＴを
オンさせる電圧レベルＶ3 （たとえば２５ボルト）を有
し、第２フェーズでは定常レベルＶ1 （たとえば５ボル
ト）よりは高く薄膜トランジスタＴＦＴをオフ状態にす
る電圧レベルＶ2 （たとえば１０ボルト）を有する。

【１３５０】他方のゲート電圧φB も、２つのフェーズ
からなり、第１のフェーズでは電圧レベルＶ3 を有し、
第２フェーズでは定常レベルＶ1 よりも低い電圧レベル
Ｖ4（たとえば０ボルト）を有する。

【１３６０】図２０に示すように、各行において第１の
ゲート線Ｙ+ にゲート電圧φA が供給され第２のゲート
線Ｙ- にゲート電圧φB が供給されるフレームでは、第
１の画素における画素電極Ｐi,j ，Ｐi+1,j-1 の電位が
Ａ1 〜Ａ6 のレベル変化を経て対向電極電圧ＶCOM より
も高いレベルＡ1 から低いレベルＡ6 に極性反転し、第
２の画素における画素電極Ｐi,j-1 ，Ｐi+1,j の電位が
Ｂ1 〜Ｂ6 のレベル変化を経て対向電極電圧ＶCOM より
も低いレベルＢ1 から高いレベルＢ6 に極性反転する。

【１３７０】また、各行において第１のゲート線Ｙ+ に
ゲート電圧φB が供給され第２のゲート線Ｙ- にゲート
電圧φA が供給されるフレームでは、上記と反対に、第
１の画素における画素電極Ｐi,j ，Ｐi+1,j-1 の電位が
Ｂ1 〜Ｂ7 のレベル変化を経て対向電極電圧ＶCOM より
も低いレベルＢ1 から高いレベルＢ6 に極性反転し、第
２の画素における画素電極Ｐi,j-1 ，Ｐi+1,j の電位が
Ａ1 〜Ａ6 のレベル変化を経て対向電極電圧ＶCOM より
も高いレベルＡ1 から低いレベルＡ6 に極性反転する。

【１３８０】なお、本発明の液晶表示装置では、各画素
電極Ｐにおける選択時間の終了直後に、その画素電極に
信号蓄積補助容量を介して電気的に接続されているゲー
ト線上のゲート電圧のレベルを変化させることにより、
容量結合駆動を行って、選択時間中に書き込まれた階調
電圧をシフトさせるようにしている。この点に関して
は、選択時間の終了時点より容量結合駆動の開始タイミ
ングを少し遅らせる方が安定確実な動作を保証できる。
このためには、図２０に示すように、各ゲート電圧φA
，φB の最後のフェーズ期間を他のフェーズ期間より
も少し長目に設定すればよい。上記した他の実施例でも
同様のことが当てはまる。

【１３９０】このように、この実施例による液晶パネル
構成および容量結合駆動方式でも、対向電極電圧ＶCOM
を一定レベルに固定するコモン一定駆動法において、低
電圧型の信号線ドライバの使用とドット反転とを同時実
現することができる。

【１４００】図２１に、第４の実施例による液晶パネル
１０の回路構成の変形例を示す。この変形例は、各行
（たとえばｉ行）における全ての薄膜トランジスタ…Ｔ
ＦＴi,j-1 ，ＴＦＴi,j ，ＴＦＴi,j-1 …の制御端子を
第１または第２のゲート線のどちらか一方（図２１は第
２のゲート線Ｙ(i)-を示す）に電気的に共通接続するも
のである。他は変更していない。この回路構成において
も、上記同様のゲート線駆動方法を使用することができ
る。

【１４１０】図２２に、この実施例の液晶パネル１０
（図１９）に使用可能な別のゲート線駆動方法を示す。

【１４２０】この駆動方法では、図２２の点線で示すよ
うに、対向電極電圧ＶCOM をゲート線選択時間毎に交互
に２つの電圧レベルＶc ，Ｖd 間で切り換える。このた
めの対向電極駆動回路（図示せず）が設けられる。

【１４３０】そして、図示のような波形の異なる２つの
ゲート電圧φA ，φB を１フェーズ期間だけ時間をずら
してゲート線…Ｙ(i-1)+，Ｙ(i-1)-，Ｙ(i)+，Ｙ(i)-，
Ｙ(i+1)+，Ｙ(i+1)-…に線順次走査で順次供給し、各ゲ
ート線Ｙに対しては１フレーム期間に相当する周期でゲ
ート電圧φA ，φB を交互に切り換える。

【１４４０】一方のゲート電圧φA は、非選択時間中は
対向電極電圧ＶCOM に同期した第１および第２のフェー
ズでそれぞれ薄膜トランジスタＴＦＴをオフ状態に維持
する電圧レベルＶe ，Ｖf を有し、選択時間に対応する
第１フェーズで薄膜トランジスタＴＦＴをオンにする電
圧レベルＶa を有する。

【１４５０】他方のゲート電圧φB は、非選択時間中は
対向電極電圧ＶCOM に同期した第１および第２のフェー
ズで薄膜トランジスタＴＦＴをオフ状態に維持する電圧
レベルＶe ，Ｖf を有し、選択時間に対応する第２フェ
ーズで薄膜トランジスタＴＦＴをオンにする電圧レベル
Ｖb を有する。

【１４６０】図２３に、対向電極電圧ＶCOM および両ゲ
ート電圧φA ，φB の各電圧レベルＶa ，Ｖb ，Ｖc ，
Ｖd ，Ｖe ，Ｖf の選定例を示す。図中のφC は対向電
極電圧Ｖcom を固定する場合の従来方式におけるゲート
電圧の波形であり、非選択時間中に薄膜トランジスタＴ
ＦＴをオフ状態に維持する電圧レベルＶB と選択時間中
に薄膜トランジスタＴＦＴをオンさせる電圧レベルＶA
とを有する。ここで、ＶA ＝Ｖcom ＋ＶG とする。

【１４７０】この例では、従来方式の対向電極電圧レベ
ルＶcom に対して、本実施例方式の対向電極電圧レベル
ＶCOM の電圧Ｖc ，Ｖd をＶc ＝Ｖcom ＋ＶP ，Ｖc ＝
Ｖcom −ＶM と設定し、非選択時間中におけるゲートφ
A ，φB の電圧レベルＶe ，Ｖf をＶe ＝ＶG ＋ＶP ，
Ｖf ＝ＶG −ＶM と設定し、選択時間中におけるゲート
φA ，φB の電圧レベルＶa ，Ｖb をＶa ＝Ｖc ＋ＶG
，Ｖb ＝Ｖd ＋ＶG と設定している。

【１４８０】この駆動方法によれば、図２２に示すよう
に、各行の第１のゲート線Ｙ+ がゲート電圧φB で駆動
され第２のゲート線Ｙ- がゲート電圧φA で駆動される
フレームでは、第１の画素における画素電極Ｐi-1,j-1
のＰi,j の電位がＢ1 〜Ｂ6のレベル変化を経て対向電
極電圧ＶCOM よりも相対的に低いレベルから相対的に高
いレベルに極性反転し、第２の画素における画素電極Ｐ
i-1,j ，Ｐi,j-1 の電位がＡ1 〜Ａ6 のレベル変化を経
て対向電極電圧ＶCOM よりも相対的に高いレベルから相
対的に低いレベルに極性反転する。

【１４９０】また、図示しないが、各行において第１の
ゲート線Ｙ+ にゲート電圧φA が供給され第２のゲート
線Ｙ- にゲート電圧φB が供給されるフレームでは、上
記と反対になり、第１の画素における画素電極Ｐi-1,j-
1 のＰi,j の電位がＡ1 〜Ａ6 のレベル変化を経て対向
電極電圧ＶCOM よりも相対的に高いレベルから相対的に
低いレベルに極性反転し、第２の画素における画素電極
Ｐi-1,j ，Ｐi,j-1 の電位がＢ1 〜Ｂ6 のレベル変化を
経て対向電極電圧ＶCOM よりも相対的に低いレベルから
相対的に高いレベルに極性反転する。

【１５００】なお、図２２において、電圧レベルＡ2 、
Ｂ2 は、当該画素電極が信号蓄積補助容量ＣS を介して
電気的に接続されている前段のゲート線が選択されてそ
のゲート線上のゲート電圧φA ，φB が電圧レベルＶa
，Ｖb に上昇したことによる容量カップリング効果で
ある。

【１５１０】このように、図１９の液晶パネル構成にお
いては、対向電極電圧を振る方式のゲート線駆動法で
も、ドット反転を実現することができる。

【１５２０】図２４に、この第４の実施例における液晶
パネル１０の回路構成の別の変形例を示す。この変形例
では、各画素における画素電極Ｐと各対応する信号蓄積
補助電極を介して電気的に接続される１つ前段の行のゲ
ート線（Ｙ+ ，Ｙ- ）が図１９と反対になっている。他
の構成は同じである。

【１５３０】つまり、画素電極（Ｐi,j ，Ｐi+1,j-1 ）
が１つ前段の行の第２のゲート線｛Ｙ(i-1)-，Ｙ(i)-｝
に電気的に接続される第１の画素と、画素電極（Ｐi,j-
1 ，Ｐi+1,j ）が１つ前段の行の第１のゲート線｛Ｙ(i
-1)+，Ｙ(i)+｝に電気的に接続される第２の画素とが市
松模様のパターンで配置されている。

【１５４０】図２５に、この図２４の変形例に対するゲ
ート電圧φA ，φB の波形およびタイミングを示す。

【１５５０】

【発明の効果】以上説明したように、本発明の液晶パネ
ルおよび液晶表示装置によれば、コモン一定駆動法にお
いて信号線ドライバの負担軽減とドット反転を同時に実
現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるアクティブマトリクス
方式のフルカラーＴＦＴ−ＬＣＤの構成を模式的に示す
ブロック図である。

【図２】第１の実施例における液晶パネルの回路構成を
示す回路図である。

【図３】第１の実施例におけるゲート電圧の波形および
タイミングを示す図である。

【図４】第１の実施例における液晶パネル内の画素電極
の電位（画素電位）の時間的変化を示す図である。

【図５】実施例におけるゲート線ドライバの回路構成例
を示すブロック図である。

【図６】実施例のゲート線ドライバ内の各部の信号また
は電圧の波形およびタイミングを示す図である。

【図７】実施例のゲート線ドライバにおけるデコーダの
回路構成例を示すブロック図である。

【図８】実施例のデコーダ内の各部の信号または電圧の
波形およびタイミングを示す図である。

【図９】実施例のゲート線ドライバにおけるスイッチの
回路構成例を示すブロック図である。

【図１０】第２の実施例における液晶パネルの回路構成
を示す回路図である。

【図１１】第２の実施例におけるゲート電圧の波形およ
びタイミングと画素電極の電位の時間的変化とを示す図
である。

【図１２】第３の実施例における液晶パネルの回路構成
を示す回路図である。

【図１３】第３の実施例におけるゲート電圧の波形およ
びタイミングと画素電極の電位の時間的変化とを示す図
である。

【図１４】第３の実施例の一変形例における液晶パネル
の回路構成を示す回路図である。

【図１５】第３実施例の別の変形例における液晶パネル
の回路構成を示す回路図である。

【図１６】第３実施例の他の変形例における液晶パネル
の回路構成を示す回路図である。

【図１７】第３実施例の他の変形例における液晶パネル
の回路構成を示す回路図である。

【図１８】第３実施例の他の変形例における液晶パネル
の回路構成を示す回路図である。

【図１９】第４の実施例における液晶パネルの回路構成
を示す回路図である。

【図２０】第４の実施例におけるゲート電圧の波形およ
びタイミングと画素電極の電位の時間的変化とを示す図
である。

【図２１】第４の実施例の一変形例における液晶パネル
の回路構成を示す回路図である。

【図２２】第４の実施例の変形例によるゲート電圧の波
形およびタイミングと画素電極の電位の時間的変化とを
示す図である。

【図２３】図２２のゲート線駆動法における各種電圧レ
ベルの選定例を示す図である。

【図２４】第４の実施例の別の変形例による液晶パネル
の回路構成を示す回路図である。

【図２５】図２４の液晶パネル構造に使用可能なゲート
線駆動法におけるゲート電圧の波形およびタイミングと
画素電極の電位の時間的変化とを示す図である。

【図２６】従来のＴＦＴ−ＬＣＤにおける液晶パネルの
回路構成を示す回路図である。

【図２７】従来のＴＦＴ−ＬＣＤにおけるゲート電圧の
波形およびタイミングと画素電極の電位の時間的変化と
を示す図である。

【図２８】ＴＦＴ−ＬＣＤにおけるドット反転のパター
ンを示す図である。

【符号の説明】

１０液晶パネル１２コントローラ１４画像信号処理回路１６階調電圧発生回路１８電圧レベル発生回路Ｇ1 ，Ｇ2 … ゲート線ドライバＳ1 ，Ｓ2 … 信号線ドライバ …Ｙi-1 ，Ｙi ，Ｙi+1 … ゲート線 …Ｘj-1 ，Ｘj ，Ｘj+1 … 信号線２０Ｄ型フリップフロップ２２デコーダ２４スイッチ

Claims

【特許請求の範囲】

【請求項１】マトリクス状に配置された複数の画素電
極と１つの対向電極との間に液晶が充填され、各列にお
いて全ての画素電極がそれぞれ対応する薄膜トランジス
タを介して各列分の信号線に電気的に接続され、各行に
おいて、奇数列に属する各々の前記薄膜トランジスタの
制御端子が一方の隣の行と共有するゲート線に電気的に
接続されるとともに、偶数列に属する各々の前記薄膜ト
ランジスタの制御端子が他方の隣の行と共有するゲート
線に電気的に接続され、奇数列に属する各々の前記画素
電極が各対応する信号蓄積補助容量を介して前記他方の
隣の行と共有するゲート線に電気的に接続されるととも
に、偶数列に属する各々の前記画素電極が各対応する信
号蓄積補助容量を介して前記一方の隣の行と共有するゲ
ート線に電気的に接続されている液晶パネル。
【請求項２】請求項１の液晶パネルと、前記対向電極
に一定の電圧を印加する手段と、第１のフェーズで定常の第１の電圧レベルよりも高く前
記薄膜トランジスタをオフ状態に維持する第２の電圧レ
ベルを有し、第２のフェーズで前記薄膜トランジスタを
オンさせる第３の電圧レベルを有し、第３のフェーズで
前記第１の電圧レベルよりも高く前記薄膜トランジスタ
をオフにする第４の電圧レベルを有する第１のゲート電
圧と、第１のフェーズで前記第１の電圧レベルよりも低
い第５の電圧レベルを有し、第２のフェーズで前記薄膜
トランジスタをオンにする第６の電圧レベルを有し、第
３のフェーズで前記第１の電圧よりも低い第７の電圧レ
ベルを有する第２のゲート電圧とを互いにほぼ１フェー
ズ期間だけ時間をずらしてそれぞれほぼ２フェーズ期間
の周期で前記ゲート線に線順次走査で順次供給し、前記
第１および第２のゲート電圧を１フレーム期間に相当す
る周期で交互に切り換えて各々の前記ゲート線を駆動す
るゲート線駆動手段と、各々の前記ゲート線が前記第１または第２のゲート電圧
の第２のフェーズで活性化される期間中に各列の前記信
号線を駆動して、オン状態となっている各々の前記薄膜
トランジスタを介して各対応する前記画素電極に所望の
表示階調に対応した電圧レベルを有する階調電圧を印加
する信号線駆動手段とを有する液晶表示装置。
【請求項３】前記ゲート線駆動手段が、前記第２の電
圧レベルと前記第４の電圧レベル、前記第３の電圧レベ
ルと前記第６の電圧レベル、および前記第５の電圧レベ
ルと前記第７の電圧レベルをそれぞれ等しい電圧レベル
で出力する電圧発生手段を有することを特徴とする請求
項２に記載の液晶表示装置。
【請求項４】マトリクス状に配置された複数の画素電
極と１つの対向電極との間に液晶が充填され、各列にお
いて全ての画素電極がそれぞれ対応する薄膜トランジス
タを介して各列分の信号線に電気的に接続され、各行に
おいて全ての前記薄膜トランジスタの制御端子が各行の
ゲート線に電気的に接続され、前記画素電極が各対応す
る信号蓄積補助容量を介して１つ前段の行のゲート線に
電気的に接続される第１の画素と、前記画素電極が各対
応する信号蓄積補助容量を介して２つ前段の行のゲート
線に電気的に接続される第２の画素とが市松模様のパタ
ーンで配置されている液晶パネル。
【請求項５】請求項４の液晶パネルと、前記対向電極
に一定の電圧を印加する手段と、第１フェーズで前記薄膜トランジスタをオンさせる第１
の電圧レベルを有し、第２のフェーズで定常の第２の電
圧レベルよりも低い第３の電圧レベルを有し、第３のフ
ェーズで前記第２の電圧レベルよりも高く前記薄膜トラ
ンジスタをオフ状態に維持する第４の電圧レベルを有す
る第１のゲート電圧と、第１のフェーズで前記薄膜トラ
ンジスタをオンさせる第５の電圧レベルを有し、第２の
フェーズで前記第２の電圧レベルよりも高く前記薄膜ト
ランジスタをオフ状態にする第６の電圧レベルを有し、
第３のフェーズで前記第２の電圧レベルよりも低い第７
の電圧レベルを有する第２のゲート電圧とを１フレーム
期間に相当する周期で交互に切り換えて各々の前記ゲー
ト線に供給し、同一フレーム内では前記第１もしくは第
２のゲート電圧によりほぼ１フェーズ期間の時間間隔で
前記ゲート線を線順次走査で順次駆動するゲート線駆動
手段と、各々の前記ゲート線が前記第１または第２のゲート電圧
の第２のフェーズで活性化される期間中に各列の前記信
号線を駆動して、オン状態となっている各々の前記薄膜
トランジスタを介して各対応する前記画素電極に所望の
表示階調に対応した電圧レベルを有する階調電圧を印加
する信号線駆動手段とを有する液晶表示装置。
【請求項６】マトリクス状に配置された複数の画素電
極と１つの対向電極との間に液晶が充填され、各列にお
いて全ての画素電極がそれぞれ対応する薄膜トランジス
タを介して各列分の信号線に電気的に接続され、各行に
おいて全ての前記薄膜トランジスタの制御端子が各行の
ゲート線に電気的に接続され、前記画素電極が各対応す
る信号蓄積補助容量を介して１つ前段の行のゲート線に
電気的に接続される第１の画素と、前記画素電極が各対
応する信号蓄積補助容量を介して１つ後段の行のゲート
線に電気的に接続される第２の画素とが市松模様のパタ
ーンで配置されている液晶パネル。
【請求項７】請求項６の液晶パネルと、前記対向電極に一定の電圧を印加する手段と、第１のフェーズで定常の第１の電圧レベルよりも高く前
記薄膜トランジスタをオフ状態に維持する第２のレベル
を有し、第２のフェーズで前記薄膜トランジスタをオン
させる第３の電圧レベルを有し、第３のフェーズで前記
第１の電圧レベルよりも低い第４の電圧レベルを有する
第１のゲート電圧と、第１のフェーズで前記第１の電圧
レベルよりも低い第５の電圧レベルを有し、第２のフェ
ーズで前記薄膜トランジスタをオンさせる第６の電圧レ
ベルを有し、第３のフェーズで前記第１の電圧レベルよ
りも高く前記薄膜トランジスタをオフ状態にする第７の
電圧レベルを有する第２のゲート電圧とを１フレーム期
間に相当する周期で交互に切り換えて各々の前記ゲート
線に供給し、同一フレーム内では前記第１もしくは第２
のゲート電圧によりほぼ１フェーズ期間の時間間隔で前
記ゲート線を線順次走査で順次駆動するゲート線駆動手
段と、各々の前記ゲート線が前記第１または第２のゲート電圧
の第２のフェーズで活性化される期間中に各列の前記信
号線を駆動して、オン状態となっている各々の前記薄膜
トランジスタを介して各対応する前記画素電極に所望の
表示階調に対応した電圧レベルを有する階調電圧を印加
する信号線駆動手段とを有する液晶表示装置。
【請求項８】マトリクス状に配置された複数の画素電
極と１つの対向電極との間に液晶が充填され、各列にお
いて全ての画素電極がそれぞれ対応する薄膜トランジス
タを介して各列分の信号線に電気的に接続され、各行毎
に第１および第２のゲート線が設けられ、前記薄膜トラ
ンジスタの制御端子が各対応する行の第１もしくは第２
のゲート線に電気的に接続されるとともに前記画素電極
が１つ前段の行の第１もしくは第２のゲート線に電気的
に接続される第１の画素と、前記薄膜トランジスタの制
御端子が各対応する行の第２もしくは第１のゲート線に
電気的に接続されるとともに前記画素電極が１つ前段の
行の第２もしくは第１のゲート線に電気的に接続される
第２の画素とが市松模様のパターンで配置されている液
晶パネル。
【請求項９】請求項８の液晶パネルと、前記対向電極に一定の電圧を印加する手段と、第１フェーズで前記薄膜トランジスタをオンさせる第１
の電圧レベルを有し、第２のフェーズで定常の第２の電
圧レベルよりも高く前記薄膜トランジスタをオフ状態に
する第３のレベルを有する第１のゲート電圧と、第１の
フェーズで前記薄膜トランジスタをオンさせる第４の電
圧レベルを有し、第２のフェーズで前記第２の電圧レベ
ルよりも低い第５の電圧レベルを有する第２のゲート電
圧とを１フレーム期間に相当する周期で交互に切り換え
て各行の前記第１および第２のゲート線に供給し、同一
フレーム内では前記第１および第２のゲート電圧により
ほぼ１フェーズ期間の時間間隔で１行ずつ前記ゲート線
を線順次走査で順次駆動するゲート線駆動手段と、各々の前記ゲート線が前記第１または第２のゲート電圧
の第２のフェーズで活性化される期間中に各列の前記信
号線を駆動して、オン状態となっている各々の前記薄膜
トランジスタを介して各対応する前記画素電極に所望の
表示階調に対応した電圧レベルを有する階調電圧を印加
する信号線駆動手段とを有する液晶表示装置。
【請求項１０】請求項８の液晶パネルと、対向電極の電圧をゲート線選択時間毎に交互に第１の電
圧レベルと第２の電圧レベルとに切り換える対向電極駆
動手段と、非選択時間中は前記対向電極電圧に同期した第１および
第２のフェーズで前記薄膜トランジスタをオフ状態に維
持する第３および第４の電圧レベルをそれぞれ有し、選
択時間に対応する第１フェーズで前記薄膜トランジスタ
をオンにする第５の電圧レベルを有する第１のゲート電
圧と、非選択時間中は前記対向電極電圧に同期した第１
および第２のフェーズで前記薄膜トランジスタをオフ状
態に維持する第６および第７の電圧レベルをそれぞれ有
し、選択時間に対応する第２フェーズで前記薄膜トラン
ジスタをオンにする第９の電圧レベルを有する第２のゲ
ート電圧とを１フレーム期間に相当する周期で交互に切
り換えて各々の前記ゲート線に供給し、同一フレーム内
では前記第１および第２のゲート電圧を１フェーズ期間
だけ時間をずらして前記ゲート線に線順次走査で順次供
給するゲート線駆動手段と、各々の前記ゲート線が前記第１または第２のゲート電圧
によって選択されている期間中に各列の前記信号線を駆
動して、オン状態となっている各々の前記薄膜トランジ
スタを介して各対応する前記画素電極に所望の表示階調
に対応した電圧レベルを有する階調電圧を印加する信号
線駆動手段とを有する液晶表示装置。