JPH11352918A - ダイナミック方式表示器の駆動回路 - Google Patents

Abstract

(57)【要約】 【課題】 ダイナミック方式の表示器の駆動を、１つの
デュアルポートメモリの使用で表示画面のちらつき、揺
らぎ、歪みなどの防止を可能にする。 【解決手段】 ＣＰＵ制御回路１１は、ＬＥＤ表示パネ
ル１８でダイナミック方式で表示する表示データを、デ
ュアルポートメモリで構成される表示データメモリ回路
１３に書込む。表示データメモリ回路１３の内部は、２
ブロック化され、ＣＰＵ制御回路１１から出力されるブ
ロック選択信号２４によってブロックの切換えが行われ
る。表示データ制御回路１２は、ＣＰＵ制御回路１１に
よって書込みが行われていないブロックに記憶されてい
る表示データを読出し、ダイナミック方式でＬＥＤ表示
パネル１８に表示させる。ＣＰＵ制御回路１１は、表示
データ制御回路１２による１画面分の表示が終わると、
ブロック選択信号２４で表示データメモリ回路１３のブ
ロックを切換えて次の表示データの書込みを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、発光ダイオード
（以下「ＬＥＤ」と略称する）などの表示素子を配列し
てダイナミック方式で点灯する表示を行うダイナミック
方式表示器の駆動回路に関する。

【０００２】

【従来の技術】従来から、複数のＬＥＤ素子をマトリク
ス状に配置して、文字や図形などのデータを表示させる
マトリクスＬＥＤ表示装置が用いられている。マトリク
スＬＥＤ表示装置には、多くのＬＥＤ素子が含まれるの
で、各ＬＥＤ素子を個別に駆動するようにすると駆動回
路の数がＬＥＤ素子の数だけ必要となり、駆動回路が大
規模なものになってしまう。マトリクスＬＥＤ表示装置
を用いる表示は、人間の視覚を対象としているので、瞬
間的に駆動するＬＥＤ表示素子を順次切換えながら表示
しても、人間の視覚には全体が同時に駆動されているよ
うに見える。このような考え方で、ダイナミック点灯方
式の駆動が行われており、駆動回路の数が削減されてい
る。

【０００３】図８は、従来からの典型的なダイナミック
スキャン方式によるＬＥＤ表示装置であるダイナミック
方式表示器５０の概略的な構成を示す。ダイナミック方
式表示器５０は、ＣＰＵ（中央演算処理装置）制御回路
５１、表示データ制御回路５２、表示データメモリ回路
５３、ダイナミックスキャン回路５４、シフトレジスタ
回路５５、ラッチ回路５６、表示ドライバ回路５７およ
びＬＥＤ表示パネル５８で構成される。表示データメモ
リ回路５３は、２つの表示データメモリ５３Ａ，５３Ｂ
を、セレクタ５９で切換え可能に構成されている。ＣＰ
Ｕ制御回路５１は、表示用のデータ一式を記憶するデー
タ記憶メモリ６０を含む。

【０００４】ＣＰＵ制御回路５１は、データ記憶メモリ
６０から１表示画面分である１コマ分ずつ表示データメ
モリ回路５０に書込む。先の表示内容に対して変更を加
えて新たな表示内容とする場合のように、必要があると
きＣＰＵ制御回路５１は、表示データメモリ回路５３か
ら表示データを読出し、読出した表示データを加工して
さらに表示データメモリ回路５３に書込む処理を行う。
ＣＰＵ制御回路５１から表示データメモリ回路５３へ
は、表示データの読出しや書込みのためのアドレス信号
６１およびコントロール信号６２を出力する。

【０００５】表示データ制御回路５２は、表示データメ
モリ回路５３に書込まれている表示データを読出すため
に、アドレス信号６３およびコントロール信号６４を表
示データメモリ回路５３に与える。表示データメモリ回
路５３の２つの表示データメモリ５３Ａ，５３Ｂは、そ
れぞれデュアルポートメモリであり、同一のアドレスに
対してアクセスが競合する場合のような特別の場合を除
いて、書込みと読出しとを別個に行うことができる。

【０００６】ＣＰＵ制御回路５１と表示データ制御回路
５２とは非同期で動作し、表示データ制御回路５２によ
って読出される表示データは、ダイナミックスキャン回
路５４の走査周波数のタイミングに同期したクロック信
号６５によってシフトレジスタ回路５５にて読込まれ
る。１走査線分の表示データの読込みが行われると、シ
フトレジスタ回路５５から個別のＬＥＤ素子で表示すべ
きデータに対応する信号が、ラッチ信号６６に同期して
ラッチ回路５６に送られる。ラッチ回路５６にラッチさ
れた信号は、表示ドライバ回路５７に送られ、イネーブ
ル信号６７によって表示ドライバ回路５７の動作を有効
にして、ＬＥＤ表示パネル５８を構成するＬＥＤ素子６
８の駆動を行う。ＬＥＤ素子６８は、表示ドライバ回路
５７によって駆動されると点灯し、駆動されなければ不
点灯の動作を行う。

【０００７】図９は、ＬＥＤパネル５８表示面の構成を
示す。このＬＥＤ表示パネル５８は、たとえば１６×１
６ドットマトリクス状に配置されるＬＥＤ素子６８によ
って、表示データを、たとえば数ＭＨｚという走査周波
数で繰返し表示動作を行うことができる。瞬間的には、
たとえば水平方向に配列されるＬＥＤ素子の１走査ライ
ン分のみが駆動されていても、人間の目には残像を利用
して、１６×１６のＬＥＤ表示パネル１８のＬＥＤマト
リクス全体に文字や図形などのデータが表示されている
ように見える。

【０００８】ＬＥＤ表示パネル５８では、表示データを
次々に切換えることによって、文字や図形のデータが移
動するように見える工夫を行ったり、動画表示を行った
りすることができる。動画表示を円滑に行うためには、
１画面分の表示データをＬＥＤ表示パネル５８で表示し
ている間に、次に表示すべき表示データを表示データメ
モリ回路５３に書込んでおく必要がある。表示データメ
モリ回路５３を２つの表示データメモリ５３Ａ，５３Ｂ
を用いて構成し、セレクタ５９で一方に対する書込みを
行っている間は他方から読出しを行うように切換えるよ
うにしている。このような先行技術は、たとえば特開平
６−１８０５５３に開示されている。

【０００９】

【発明が解決しようとする課題】図８に示すように、表
示データメモリ回路５３を２つのデュアルポートメモリ
である表示データメモリ５３Ａ，５３Ｂを交互に切換え
るように構成すると、たとえば表示データメモリ５３Ａ
からの表示データの読出し中に、もう一方の表示データ
メモリ回路Ｂに次の表示データを書込むことができる。
これによって、表示データの書込み中に、表示データを
同時に読出す衝突を防ぐことが可能になる。しかしなが
ら、２つのデュアルポートメモリを用いることは１つの
デュアルポートメモリのみで動作させるのに比較し、切
換えのための制御線やアドレス信号やデータ信号のため
のアドレスバスおよびデータバス等が２倍ほど必要にな
ってしまう。このことは、部品点数が増え、さらにセレ
クタ５９なども必要となり、さらに駆動回路のために必
要なプリント配線基板などの面積も大きくなることを意
味し、製造コストの増大も招く。

【００１０】また、ＣＰＵ制御回路５１と表示データ制
御回路５２とは非同期で動作し、２つの表示データメモ
リ５３Ａ，５３Ｂの切換えは、ＣＰＵ制御回路５１がセ
レクタ５９を制御して行う。セレクタ５９は、表示デー
タメモリ５３Ａ，５３Ｂのうちの一方を書込み用に選択
すると、他方は読出し用に選択されるので、ＬＥＤ表示
パネル５８の駆動が、画面全体の途中までしか行われて
いない段階であっても、ＣＰＵ制御回路５１側の都合で
勝手に切換えられてしまう。このため、たとえば図９に
示すように、１６×１６のＬＥＤ素子６８で構成される
ＬＥＤ表示パネル５８のうち、アドレス０からアドレス
Ｅの途中までには前のフレームの表示データが表示さ
れ、アドレスＥの残りからアドレスＦには、斜線を施し
て示すように、次のフレームの表示データの一部が混在
して表示されてしまう。

【００１１】図１０は、図９のような混在した表示が行
われる表示データメモリ回路５３の切換えのタイミング
を示す。ＬＥＤ表示パネル５８での表示のタイミング
が、アドレスＥにあるときの途中で、ＣＰＵ制御回路５
１は１画面分の表示データの書込みを終了し、次の画面
分の表示データの書込みに切換えるため、セレクタ５８
を制御して表示データメモリ回路５３での書込み対象
を、表示データメモリ５３Ａから表示データメモリ５３
Ｂに切換える。これに合わせて、表示データ制御回路５
２が読出してＬＥＤ表示パネル５８で表示される表示デ
ータメモリ回路の表示データは、表示データメモリ５３
Ｂから表示データメモリ５３Ａに切換わる。このためＬ
ＥＤ表示パネル５８では、図９に示すように、アドレス
Ｅの途中から表示内容の切換えが行われてしまう。

【００１２】図９に示すような、表示内容の切換えは、
ＬＥＤ表示パネル５８のどの部分で行われるかは一定し
ない。また、ＬＥＤ表示パネル５８で表示する表示デー
タが、同一の表示データを一定時間繰返して表示するよ
うな場合には、最初に表示が行われる瞬間以外には表示
の混在の問題は生じない。しかしながら、動画表示やス
クロール表示などを行う際には、フレーム毎に表示内容
が変化するので、表示画面のちらつき、揺らぎ、歪みな
ど、２つの表示データが同一の表示画面に混合して表示
される不自然な表示になってしまうことが避けられな
い。

【００１３】また、表示データメモリ回路５３の切換え
を制御するＣＰＵ制御回路５１側が、ＬＥＤ表示パネル
５８でデータの表示時間を管理し、表示データの混合が
生じないようにタイミングを制御することもできるけれ
ども、ＣＰＵ制御回路５１の動作に負担がかかってしま
う。

【００１４】本発明の目的は、１つのデュアルポートメ
モリを表示データメモリ回路として用いて、しかも品質
のよい表示を行うことができるダイナミック方式表示器
の駆動回路を提供することである。

【００１５】

【課題を解決するための手段】本発明は、複数の表示素
子を配列してダイナミック方式の表示を行う表示器を駆
動する回路において、２画面分の表示に必要なデータを
記憶可能で、１つのデュアルポートメモリから成る表示
データメモリと、該表示データメモリにデータを書込む
書込み制御回路と、該表示データメモリから表示器へデ
ータを読出す読出し制御回路とを含み、該表示データメ
モリの内部は、２つにブロック化され、該読出し制御回
路が一方のブロックから表示データを読出していると
き、該書込み制御回路は次の表示データを他方のブロッ
クに書込み、該読出し制御回路が他方のブロックから表
示データを読出しているときは、該書込み制御回路は次
の表示データを一方のブロックに書込むことを特徴とす
るダイナミック方式表示器の駆動回路である。

【００１６】本発明に従えば、複数の表示素子を配列し
てダイナミック方式の表示を行う表示器を駆動する回路
に、２画面分の表示に必要なデータを記憶可能で、１つ
のデュアルボートメモリから成る表示データメモリと、
表示データメモリにデータを書込む書込み制御回路と、
表示データメモリから表示器へデータを読出す読出し制
御回路とを含む。表示データメモリの内部は、２つにブ
ロック化され、読出し制御回路が一方のブロックから表
示データを読出しているときに、書込み制御回路は他方
のブロックに次の表示データを書込む。読出し制御回路
が他方のブロックから表示データを読出しているとき
は、書込み制御回路は次の表示データを一方のブロック
に書込む。読出し制御回路が１つのブロックからの表示
データの全部を読出して１画面分の表示を行った後、読
出すブロックを切換えるので、書込み制御回路は一方の
ブロックからの表示データの読出し中に、他方のブロッ
クに対して次の表示データの書込みを行っておけば、表
示データを確実に切換えて表示することができる。

【００１７】また本発明で、前記表示データメモリは、
２色以上の表示素子を同時に表示させて１画素とする多
色表示が可能なように、２画面分表示に必要なデータを
その使用色分記憶可能であることを特徴とする。

【００１８】本発明に従えば、２色以上の表示素子を同
時に表示して、１画素を多色で表示する場合であって
も、２つのブロックを交互に表示し、表示の間に表示を
行っていない側のブロックに書込みを行うことによっ
て、確実なブロックの切換えを行うことができる。

【００１９】また本発明で、前記書込み制御回路は、前
記読出し制御回路による表示画面の走査周期を優先させ
て、読出しが行われていないブロックを表示データの書
込みを行うべきブロックとして確認し、前記表示データ
メモリへの書込みを行うことを特徴とする。

【００２０】本発明に従えば、読出し制御回路による表
示画面の走査周期を優先して、書込み制御回路は読出し
が行われていないブロックを表示データの書込みを行う
べきブロックとして確認し、表示データメモリへの書込
みを行うので、表示画面のちらつきや揺らぎ、あるいは
歪み等を防ぐことができる。

【００２１】また本発明で、前記書込み制御回路は、前
記読出し制御回路による表示画面の走査周期を優先させ
て、読出しが行われていないブロックを表示データの書
込みを行うべきブロックとして確認し、前記読出し制御
回路が表示データとして読出すアドレスの切換えを制御
して、表示データの書込みを行うことを特徴とする。

【００２２】本発明に従えば、読出し制御回路による表
示画面の走査周期で、読出しが行われていないブロック
を書込み制御回路は表示データの書込みを行うべきブロ
ックとして確認し、読出し制御回路が表示データとして
読出すアドレスの切換えを制御して、表示データの書込
みを行うので、表示データメモリの２つのブロックの切
換えを確実に行うことができ、表示画面のちらつき、揺
らぎあるいは歪みなどを防止することができる。

【００２３】また本発明で、前記表示データメモリは、
２つ以上のデュアルポートメモリを用いて構成され、前
記書込み制御回路および前記読出し制御回路は、該２つ
以上のデュアルポートメモリを１つの表示データメモリ
として取扱うことを特徴とする。

【００２４】本発明に従えば、書込み制御回路および読
出し制御回路は、２つ以上のデュアルポートメモリを用
いて構成される表示データメモリも、１つの表示データ
メモリとして取扱うので、表示データメモリとして大き
な容量が必要なときであっても、複数のデュアルポート
メモリを用いて１つのデュアルポートメモリとして取扱
うことができる。

【００２５】また本発明で、前記書込み制御回路および
前記読出し制御回路は、同期して動作することを特徴と
する。

【００２６】本発明に従えば、書込み制御回路と読出し
制御回路とは、同期して動作するので、表示画面のちら
つきなどを確実に防ぐことができる。

【００２７】また本発明で、前記表示素子は、ＬＥＤで
あることを特徴とする。本発明に従えば、ＬＥＤを表示
素子として表示器を構成するので、広く使用されている
ダイナミックスキャン方式のＬＥＤ表示パネルの駆動回
路を低コストで構成し、かつ表示品質の向上を図ること
ができる。

【００２８】

【発明の実施の形態】図１は、本発明の実施の第１形態
としてのダイナミック方式表示器１０の概略的な構成を
示す。表示データ書込みは、書込み制御回路であるＣＰ
Ｕ制御回路１１によって行われ、表示データの読出しは
読出し制御回路である表示データ制御回路１２によっ
て、それぞれ表示データメモリ回路１３に対して行われ
る。ダイナミックスキャン回路１４、シフトレジスタ回
路１５、ラッチ回路１６および表示ドライバ回路１７
は、ＬＥＤ表示パネル１８をダイナミック方式で駆動
し、画像表示を行う。

【００２９】ＣＰＵ制御回路１１は、各種方式で予め作
成される一連の表示用データ一式をたとえばコードデー
タとして記憶するデータ記憶メモリ２０を有する。デー
タ記憶メモリ２０に記憶されている表示データは、ＣＰ
Ｕ制御回路１１によって表示用のビットデータに加工さ
れ、表示データメモリ回路１３に書込まれる。データ記
憶メモリ２０に記憶される一式データには、ＬＥＤ表示
パネル１８に表示させるための文字や図形などの画像デ
ータと、画像データをスクロールさせるときに、その速
度を管理するためなどに用いる制御データが含まれる。
ＣＰＵ制御回路１１は、表示データメモリ回路１３にア
クセスするために、アドレス信号２１およびコントロー
ル信号２２を生成する。ＣＰＵ制御回路１１から表示デ
ータメモリ回路１３に書込まれる表示データは、データ
信号２３としてＣＰＵ制御回路１１から表示データメモ
リ回路１３に与えられる。表示データメモリ回路１３か
らＣＰＵ制御回路１１が読出す表示データもデータ信号
２３として与えられる。表示データメモリ回路１３は、
内部が２つのブロックに分割され、ＣＰＵ制御回路１１
からブロック選択信号２４を与えてブロックの選択を行
う。

【００３０】デュアルポートメモリによって構成される
表示データメモリ回路１３は、表示データ制御回路１２
からＣＰＵ制御回路１１と同時にアクセスすることがで
きる。読出し制御回路である表示データ制御回路１２
は、アドレス信号２５およびコントロール信号２６を表
示データメモリ回路１３に出力して、ＣＰＵ制御回路１
１によって書込まれている表示データをデータ信号２７
として読出す。ＣＰＵ制御回路１１および表示データ制
御回路１２による表示データメモリ回路１３へのアクセ
スは、異なるブロックに対して行われるので、同一のア
ドレスに対するアクセスが衝突することはない。表示デ
ータ制御回路１２によって読出された表示データがダイ
ナミックスキャン回路１４、シフトレジスタ回路１５、
ラッチ回路１６、表示ドライバ回路１７およびＬＥＤ表
示パネル１８で表示される過程は、図８でダイナミック
スキャン回路５４、シフトレジスタ回路５５、ラッチ回
路５６、表示ドライバ回路５７およびＬＥＤ表示パネル
５８で表示される過程と同等である。

【００３１】図２は、図１の表示データメモリ回路１３
の内部を２分割してブロック化している状態を示す。表
示データメモリ回路１３は、たとえば１６ビットのデー
タバスと、１２ビットのアドレスバスとを持つ６４Ｋビ
ットのデュアルメモリであると想定する。２つのブロッ
クＡ，Ｂは、最上位であるアドレス１１のビットが
「１」となるアドレス＄８００から切換えられる。この
アドレス（＄）は１６進数で示している。ブロックＡと
ブロックＢとを切換えるためには、アドレス信号の最上
位ビットであるアドレス１１を用いることができる。こ
の最上位ビットは、ＣＰＵ制御回路１１がブロック選択
信号２４として出力するので、現在書込みを行っている
ブロックを確認することができ、表示データを読出すた
めにアドレス信号２５で指定されるアドレスを含むブロ
ックが、アドレス信号２１で指定されるアドレスを含む
書込み中のブロックと衝突しないように調整されてい
る。

【００３２】表示データ制御回路１２は、表示データメ
モリ回路１３に書込まれている表示データを、ＬＥＤ表
示パネル１８に表示するための制御を行う。表示データ
制御回路１２では、ダイナミックスキャン回路１４の走
査信号を生成し、これに同期して表示データをＬＥＤ表
示パネル１８の表示に合わせて読出すためのアドレス信
号２５やコントロール信号２６などを表示する。データ
信号２７として読出される表示データは、シフトレジス
タ回路１５、ラッチ回路１６および表示ドライバ回路１
７からＬＥＤ表示パネル１８に出力され、ダイナミック
スキャン回路１４で選択されているアドレスの行に対し
て表示が行われる。

【００３３】ＬＥＤ表示パネル１８を駆動して表示を開
始する際には、まず表示データメモリ回路１３のデータ
がすべてクリアされている状態にしておく。ＣＰＵ制御
回路１１は、表示データ読出し用のアドレスをブロック
Ｂに切換えるブロック選択信号２４を出力し、１画面分
の表示データを表示データメモリ回路１３のブロック
Ａに書込む。表示データの書込みが完了したら、ＣＰ
Ｕ制御回路１１はブロック選択信号２４を表示データ用
のアドレスがブロックＡに切換わるように制御する。表
示データ制御回路１３は、表示データ読出しアドレスが
ブロックＡに切換えられているので、ブロックＡの表示
データをＬＥＤ表示パネル１８に出力する。

【００３４】続いて、ＣＰＵ制御回路１１では、次の表
示データを表示データメモリ回路１３のブロックＢへ
書込む作業を開始する。同様に、ブロックＢの書込みが
完了したところで、ＣＰＵ制御回路１１は、表示データ
メモリ回路１３の読出しアドレスをブロックＢへと切換
えるため、ブロック選択信号を切換えて出力する。表示
データ制御回路１２は、ブロックＢの表示データをＬ
ＥＤ表示パネル１８に出力する。続いてＣＰＵ制御回路
１１は、次の表示データを表示データメモリ回路１３
のブロックＡへ書込む作業を開始する。以下、同様の手
順で交互に書込みと読出しとを行う動作を繰返す。

【００３５】２色以上のＬＥＤ素子を用いて１画素を構
成する多色表示を行う場合には、たとえば赤色と緑色と
の２色のＬＥＤ素子を用いてＬＥＤ表示パネルを構成す
る。１つのデュアルポートメモリで表示データメモリ回
路を構成する場合には、単色の場合にＬＥＤ表示パネル
１画面分で表示データメモリ回路は２ブロック分が必要
となるので、これに表示色分のブロックが必要となり、
最終的に４ブロック分の容量を必要とする。表示データ
メモリ回路における表示メモリの配置の方法は、表示色
のデータの出力方法によって変わるけれども、赤色と緑
色との表示データを同時に読出すような２色分の構成で
あれば、みかけ上２ブロックの切換えで動作することが
できる。図３は、１画面分の表示内容の例を示す。たと
えば「漢」がマトリクスで表示される。

【００３６】図４は、本発明の実施の第２形態としての
ダイナミック方式表示器４０の概略的な構成を示す。本
実施形態で図１の実施形態に対応する部分には同一の参
照符を付し、重複した説明を省略する。本実施形態で
は、書込み制御回路であるＣＰＵ制御回路４１と読出し
制御回路である表示データ制御回路４２の表示データメ
モリ回路４３に対する動作の関係が、図１の実施形態と
は異なっている。本実施形態では、表示データ制御回路
４２の走査周期を優先させるために、走査周期毎に切換
わる表示データ読出しアドレスを示すアドレス信号２５
のブロック切換えビットを、表示データ制御回路４２か
らＣＰＵ制御回路４１へブロック切換え信号４４として
送っている。表示データ制御回路４２が出力するアドレ
ス信号２５は、図１の実施形態とは異なり、必要な１２
ビットのアドレスすべてを出力する。ＣＰＵ制御回路４
１は、現在どちらのブロックが読出し中かを、ブロック
切換え信号４４によって判断し、書込みを行うブロック
が読出しを行うブロックと衝突することを防ぐ。

【００３７】本実施形態では、図５に示す考え方でブロ
ック切換えのタイミングを調整し、１画面の最終アドレ
ス「Ｆ」と次の画面の最初のアドレスである「０」との
間で確実に切換えられるようにしている。図４の実施形
態では、表示データ制御回路４２から出力されるブロッ
ク切換え信号４４に同期してダイナミックスキャン回路
１４が走査するアドレスを切換えるようにしている。

【００３８】図６は、図４の実施形態での表示データ制
御回路４２およびＣＰＵ制御回路４１の動作を示す。ス
テップｓ１から動作を開始し、ステップｓ２では、表示
データメモリ回路４３に記憶されている表示データをす
べてクリアする。クリアは、たとえば表示データの全ビ
ットを「０」とすることによって行う。次にステップｓ
３で、ＣＰＵ制御回路４１は、表示データ制御回路４２
から出力されるブロック切換え信号４４が切換わるタイ
ミングを待つ。ブロック切換え信号４４がブロックＡに
切換わると、ステップｓ４に移行して、ＣＰＵ制御回路
４１は１画面分の表示データを表示データメモリ回路
４３のブロックＢに書込む。表示データの書込みが完
了すると、ＣＰＵ制御回路４１は、ステップｓ５で、表
示データ制御回路４２から出力されるブロック切換え信
号４４に切換わるタイミングを待つ。次にブロック切換
え信号４４がブロックＢに切換わると、ステップｓ６
で、ＣＰＵ制御回路４１は、表示データメモリ回路４３
のブロックＡに次の表示データを書込む。続いてステ
ップｓ３に戻り、ＣＰＵ制御回路４１では、次のブロッ
ク切換え信号４４が切換わるのを待つ。以下、ステップ
ｓ３からステップｓ６までの手順を繰返す。

【００３９】表示データ制御回路４２は、ステップｓ３
でブロック切換え信号４４が切換えられると、ステップ
ｓ４の間にブロックＡに書込まれている表示データを読
出し、ＬＥＤ表示パネル１８に表示させる。ステップｓ
６で、ＣＰＵ制御回路４１が表示データメモリ回路４３
のブロックＡに表示データを書込んでいる際には、ブ
ロックＢから表示データを読出してＬＥＤ表示パネル
１８に表示する。

【００４０】図４の実施形態では表示データ制御回路４
２からＣＰＵ制御回路４１にブロック切換え信号４４を
与えて、表示データ制御回路４２が表示画面の走査周期
を優先してブロックの切換えを行っているけれども、Ｃ
ＰＵ制御回路４１側でブロックの切換えを行うようにす
ることもできる。ＣＰＵ制御回路４１から表示データ制
御回路４２へ表示データの読出しアドレスのブロック切
換えを命令する信号を与えると、表示データ制御回路４
２では、この切換え命令信号で次のブロックの切換え先
を判断し、次の走査周期の先頭から有効にする。このブ
ロックの選択は、１走査周期中には切換えない。ＣＰＵ
制御回路４１は現在どちらのブロックを読出し中かを判
断し、書込み中のブロックと読出し中のブロックとを衝
突させることを防ぐ。

【００４１】また、１つの表示データを、たとえば１０
秒程度静止して表示する場合には、わざわざ同じデータ
を何度も表示データメモリ回路４３へ書換えて表示させ
ることは無駄である。表示データ制御回路４２側に、Ｃ
ＰＵ制御回路４１が表示ブロックの切換えを行う指示を
与えるようにすれば、このような場合の時間の調整も行
うことができる。

【００４２】このときの動作手順も、基本的には図６に
示す手順と同等に行うことができる。ただしステップｓ
２の表示データメモリ回路４３のクリア処理が終了した
後、ＣＰＵ制御回路４１は、表示データ制御回路４２へ
ブロックＢを読出しアドレスとして選択させる。この命
令は、表示データ制御回路４２の走査周期の先頭から有
効となるため、ＣＰＵ制御回路４１はこの信号が切換わ
るタイミングをステップｓ３で待つ。ブロック切換え信
号４４によって、ブロックＢに切換えられると、ＣＰＵ
制御回路４１は、１画面分の表示データをステップｓ
４で表示データメモリ回路４３のブロックＡに書込む。
この表示データの書込みが完了したら、ＣＰＵ制御回
路４１はブロックをＡに切換える命令の信号を出力し、
次の走査開始から表示データ制御回路４２は、ブロック
Ａの表示データの読出しを行う。次にＣＰＵ制御回路
４１は、表示データを書換える必要があるかを判断し、
表示データ制御回路４２へ表示アドレスの切換え信号を
出力する。もし必要がなければ、切換えは行わず、次の
表示データ制御回路４２から出力される１走査周期毎に
切換わる出力信号が切換わるまで待つ。ＣＰＵ制御回路
４１は、この出力信号が何回切換わったかによって、出
力されている表示データがどれくらいの時間表示されて
いるかを判断することができる。ＣＰＵ制御回路４１側
には、その回数をカウントするだけで次の表示データの
書込み時期まで待つ。ここで４回分の表示を行ってから
次の表示データの書込みを行う場合には、表示データ制
御回路４２から４回目の切換え信号を受けたときに、Ｃ
ＰＵ制御回路４１は次の表示データをブロックＢに書
込む。表示データの書込みが完了したら、ＣＰＵ制御
回路４１はブロックをＢに切換える命令の信号を出力
し、次の走査開始から表示データ制御回路４２がブロッ
クＢの表示データの読出しを行うという動作を繰返
す。

【００４３】また、このような次の表示データが切換え
られるまでに時間があるときに、先に次の表示データを
次のブロックに書込んでおき、所定の時間が経過してか
ら表示データ制御回路４２がブロック切換え信号４４を
切換えるのを待つような方法も可能である。

【００４４】図７は、図４に示す実施形態で、ブロック
切換えを行うタイミングを示す。表示データ制御回路４
２から、アドレス信号２５に同期して一定のタイミング
のブロック切換え信号４４が出力されるので、アドレス
「Ｆ」と「０」との間でブロックの切換えを行うことが
できる。また、従来からＬＥＤ表示パネル１８の制御で
は、アドレスを切換える際にＬＥＤ素子３８を点灯し続
けていると、切換え時にデータが不安定となるため、イ
ネーブル信号を用いて不点灯状態としている。このイネ
ーブル期間に合わせてブロックを切換えると、切換え時
のちらつき等を防ぐことができる。イネーブル期間がた
とえば１０μ秒であれば、その期間が切換え期間とな
る。しかし、イネーブル期間外でも、実際に表示データ
メモリ回路４３にアクセスする時間と衝突さえしなけれ
ば、特に問題にはならない。

【００４５】以上説明した各実施形態では、表示データ
メモリ回路１３，４３として１つのデュアルポートメモ
リを用いているけれども、２つ以上のデュアルポートメ
モリを用いて１つの表示データメモリ回路を構成するこ
ともできる。このときには、図８に示すように、２つの
デュアルポートメモリを別々のメモリとして取扱うので
はなく、あくまでも１つのメモリと考えて使用する。こ
れによって、ＣＰＵ制御回路１１，４１および表示デー
タ制御回路１２，４２は、１つのデュアルポートメモリ
として複数のデュアルポートメモリを共通に使用するこ
とができる。複数のデュアルポートメモリを使用すれ
ば、記憶容量を大きくとったり、複数色のＬＥＤ素子な
どを用い１画素で複数色の表示を行ったり、あるいは１
画素毎に階調表示を行ったりすることもできる。

【００４６】また本発明では、ＣＰＵ制御回路１１，４
１と表示データ制御回路１２，４２とが非同期式で同一
のデュアルポートメモリで構成される表示データメモリ
回路１３，４３にアクセスする場合だけでなく、同期式
のＣＰＵ制御回路１１，４１と表示データ制御回路１
２，４２とが表示データメモリ回路１３，４３にアクセ
スする場合にも同様に適用することができる。

【００４７】さらに、各実施形態のＬＥＤ表示パネル１
８は、ＬＥＤ素子３８で１６×１６のマトリクス状に配
置されて構成されているけれども、マトリクスの形状は
他の形状であってもよく、あるいはＬＥＤ素子３８が直
線上に配置されているような他の形状の配列の場合で
も、本発明を同様に適用することができる。さらに、表
示素子としてＬＥＤ素子３８について説明しているけれ
ども、他の表示素子、たとえば液晶表示素子やエレクト
ロルミネッセンス表示などに対しても、同様に本発明を
適用することができる。

【００４８】

【発明の効果】以上のように本発明によれば、１つのデ
ュアルポートメモリと、書込みを行う書込み制御回路と
読出しを行う読出し制御回路とを設け、デュアルポート
メモリ内は２つのブロックに分け、ブロックが読出し時
と書込み時とに衝突しないようにしている。これによっ
て、１つのデュアルポートメモリを用いても、表示画面
のちらつき、揺らぎあるいは歪みを防ぐことができる。

【００４９】また本発明によれば、２色以上の表示素子
を用いて１画素を多色表示する場合でも、各色毎の表示
データを１つのデュアルポートメモリを２つのブロック
に分けて交互に書込みと読出しとを行い、読出しと書込
みとの衝突を防ぎ、表示画面の品質向上を図ることがで
きる。

【００５０】また本発明によれば、読出し制御回路によ
る走査周期を優先させ表示の切換えを１画面毎に行うの
で、画面の切換え時に起こる表示画面のちらつき、揺ら
ぎあるいは歪みなどを防ぐことができる。

【００５１】また本発明によれば、読出し制御回路の走
査周期を優先して表示を行い読出し制御回路側で表示デ
ータメモリのブロックの切換えを制御するので、書込み
制御回路側の負担を軽減しながら、表示画面のちらつ
き、揺らぎあるいは歪みを防ぐことができる。

【００５２】また本発明によれば、２つ以上のデュアル
ポートメモリを１つのデュアルポートメモリによる表示
データメモリとして取扱うことができるので、表示素子
の数が多い大規模な表示器に対する駆動も、容易に行う
ことができる。

【００５３】また本発明によれば、ＬＥＤを表示素子と
する表示器で、ダイナミック方式の駆動回路を、低コス
トで、かつ表示品質が良好なように構成することができ
る。

【図面の簡単な説明】

【図１】本発明の実施の第１形態のダイナミック方式表
示器１０の概略的な電気的構成を示すブロック図であ
る。

【図２】図１の表示データメモリ回路１３のブロック化
状態を示すメモリマップである。

【図３】図１のＬＥＤ表示パネル１８における１画面分
の表示例を示す図である。

【図４】本発明の実施の第２形態のダイナミック方式表
示器４０の概略的な電気的構成を示すブロック図ある。

【図５】図４の実施形態で表示データメモリ回路４３に
対するブロック切換えのタイミングについての考え方を
示すタイムチャートである。

【図６】図４に示す実施形態の動作を示すフローチャー
トである。

【図７】図４に示す実施形態での表示データメモリ回路
４３でのブロック切換えタイミングを示すタイムチャー
トである。

【図８】従来からのダイナミック方式表示器５０の概略
的な電気的構成を示すブロック図である。

【図９】図８に示すようなＬＥＤ表示パネル５８で、混
合した表示が行われている状態を示す図である。

【図１０】図９に示すような混合した表示が行われるア
クセス切換えのタイミングを示すタイムチャートであ
る。

【符号の説明】

１０，４０ ダイナミック方式表示器 １１，４１ ＣＰＵ制御回路 １２，４２ 表示データ制御回路 １３，４３ 表示データメモリ回路 １５ シフトレジスタ回路 １６ ラッチ回路 １７ 表示ドライバ回路 １８ ＬＥＤ表示パネル ２０ データ記憶メモリ ２４ ブロック選択信号 ３８ ＬＥＤ素子 ４４ ブロック切換え信号

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数の表示素子を配列してダイナミック
   方式の表示を行う表示器を駆動する回路において、 ２画面分の表示に必要なデータを記憶可能で、１つのデ
   ュアルポートメモリから成る表示データメモリと、 該表示データメモリにデータを書込む書込み制御回路
   と、 該表示データメモリから表示器へデータを読出す読出し
   制御回路とを含み、 該表示データメモリの内部は、２つにブロック化され、
   該読出し制御回路が一方のブロックから表示データを読
   出しているとき、該書込み制御回路は次の表示データを
   他方のブロックに書込み、 該読出し制御回路が他方のブロックから表示データを読
   出しているときは、該書込み制御回路は次の表示データ
   を一方のブロックに書込むことを特徴とするダイナミッ
   ク方式表示器の駆動回路。
2. 【請求項２】 前記表示データメモリは、２色以上の表
   示素子を同時に表示させて１画素とする多色表示が可能
   なように、２画面分表示に必要なデータをその使用色分
   記憶可能であることを特徴とする請求項１記載のダイナ
   ミック方式表示器の駆動回路。
3. 【請求項３】 前記書込み制御回路は、前記読出し制御
   回路による表示画面の走査周期を優先させて、読出しが
   行われていないブロックを表示データの書込みを行うべ
   きブロックとして確認し、前記表示データメモリへの書
   込みを行うことを特徴とする請求項１または２記載のダ
   イナミック方式表示器の駆動回路。
4. 【請求項４】 前記書込み制御回路は、前記読出し制御
   回路による表示画面の走査周期を優先させて、読出しが
   行われていないブロックを表示データの書込みを行うべ
   きブロックとして確認し、前記読出し制御回路が表示デ
   ータとして読出すアドレスの切換えを制御して、表示デ
   ータの書込みを行うことを特徴とする請求項１または２
   記載のダイナミック方式表示器の駆動回路。
5. 【請求項５】 前記表示データメモリは、２つ以上のデ
   ュアルポートメモリを用いて構成され、 前記書込み制御回路および前記読出し制御回路は、該２
   つ以上のデュアルポートメモリを１つの表示データメモ
   リとして取扱うことを特徴とする請求項１〜４のいずれ
   かに記載のダイナミック方式表示器の駆動回路。
6. 【請求項６】 前記書込み制御回路および前記読出し制
   御回路は、同期して動作することを特徴とする請求項１
   〜５のいずれかに記載のダイナミック方式表示器の駆動
   回路。
7. 【請求項７】 前記表示素子は、ＬＥＤであることを特
   徴とする請求項１〜６のいずれかに記載のダイナミック
   方式表示器の駆動回路。