JPH0635420A - フラットパネルディスプレイ - Google Patents
フラットパネルディスプレイInfo
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- JPH0635420A JPH0635420A JP4211032A JP21103292A JPH0635420A JP H0635420 A JPH0635420 A JP H0635420A JP 4211032 A JP4211032 A JP 4211032A JP 21103292 A JP21103292 A JP 21103292A JP H0635420 A JPH0635420 A JP H0635420A
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- image memory
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Abstract
(57)【要約】
【目的】 コントローラのマルチ画面対応を実現し、ド
ライブの駆動周波数の低下を図る。 【構成】 ホストコンピュータ１の画像データを画像メ
モリ部４に書き込む入力部３と、画像データが書き込ま
れる画像メモリ部４とドライバ部６に画像メモリ部４の
画像データを書き込む出力部５とにより構成される。画
像メモリ部４から並列にデータバスがドライバ部６に入
力されており、各ドライバ部のブロックに常時画像デー
タが並列に入力されるので、ドライバ部６の駆動周波数
は、その並列処理数だけ遅くすることが可能となる。
ライブの駆動周波数の低下を図る。 【構成】 ホストコンピュータ１の画像データを画像メ
モリ部４に書き込む入力部３と、画像データが書き込ま
れる画像メモリ部４とドライバ部６に画像メモリ部４の
画像データを書き込む出力部５とにより構成される。画
像メモリ部４から並列にデータバスがドライバ部６に入
力されており、各ドライバ部のブロックに常時画像デー
タが並列に入力されるので、ドライバ部６の駆動周波数
は、その並列処理数だけ遅くすることが可能となる。
Description
【０００１】
【技術分野】本発明は、フラットパネルディスプレイに
関し、より詳細には、ドライブ部に入力される画像デー
タを並列に分割することで、駆動周波数の遅いドライバ
の使用を可能としたフラットパネルディスプレイに関す
る。
関し、より詳細には、ドライブ部に入力される画像デー
タを並列に分割することで、駆動周波数の遅いドライバ
の使用を可能としたフラットパネルディスプレイに関す
る。
【０００２】
【従来技術】液晶ディスプレイ用のコントローラについ
ては、例えば、特開昭６１−１２３８８２号公報に記載
されている。また、ＶＧＡサイズ（640×480画素程度）
の液晶ディスプレイ用コントローラは、すでに知られて
いる。これらのコントローラには、ホストコンピュータ
からの命令により画像メモリ部に画像データを書き込
み、その画像データをシリアルに液晶駆動用ドライバに
転送するタイプのものと、ビデオ信号出力を展開して画
像メモリ部に書き込み、その画像データをシリアルに液
晶駆動用ドライバ部に転送する。
ては、例えば、特開昭６１−１２３８８２号公報に記載
されている。また、ＶＧＡサイズ（640×480画素程度）
の液晶ディスプレイ用コントローラは、すでに知られて
いる。これらのコントローラには、ホストコンピュータ
からの命令により画像メモリ部に画像データを書き込
み、その画像データをシリアルに液晶駆動用ドライバに
転送するタイプのものと、ビデオ信号出力を展開して画
像メモリ部に書き込み、その画像データをシリアルに液
晶駆動用ドライバ部に転送する。
【０００３】図１４は、従来の液晶ディスプレイの構成
図で、図中、２１はホストコンピュータ、２２はバス、
２３は液晶コントローラ、２４は画像用メモリ、２５は
液晶ドライバ、２６は液晶パネルである。一般的に、フ
ラットパネルディスプレイは、液晶素子やＥＬ素子など
が形成されているパネル部２６と、液晶素子やＥＬ素子
に信号を印加するドライバ部２５と、該ドライバ部に画
像データを送るコントローラ部２３からなる。コントロ
ーラ部２３は、ホストコンピュータ２１の命令により画
像メモリ部２４に画像を描く機能と、ドライバ部２５に
その画像信号を転送する機能とを有する。このため、フ
ラットパネルディスプレイの画面サイズ毎にコントロー
ラを作製しなければならなかった。表１に各種ディスプ
レイの規格を示す。
図で、図中、２１はホストコンピュータ、２２はバス、
２３は液晶コントローラ、２４は画像用メモリ、２５は
液晶ドライバ、２６は液晶パネルである。一般的に、フ
ラットパネルディスプレイは、液晶素子やＥＬ素子など
が形成されているパネル部２６と、液晶素子やＥＬ素子
に信号を印加するドライバ部２５と、該ドライバ部に画
像データを送るコントローラ部２３からなる。コントロ
ーラ部２３は、ホストコンピュータ２１の命令により画
像メモリ部２４に画像を描く機能と、ドライバ部２５に
その画像信号を転送する機能とを有する。このため、フ
ラットパネルディスプレイの画面サイズ毎にコントロー
ラを作製しなければならなかった。表１に各種ディスプ
レイの規格を示す。
【０００４】
【表１】
【０００５】また、ディスプレイの高精細化や多階調化
のためには、パネル部の高精細化だけでなく、コントロ
ーラ部やドライバ部の高速化が必要になる。これは、デ
ィスプレイが高精細・多階調になり、１画面あたりのデ
ータ数が増加してもそのフレーム周波数を低くできない
ためである。仮に、ＸＧＡクラス（画素数；1024×76
8）の場合、 データ数… 1024 × 768 × 4 ＝ 3.15 Mbit／画面
（各画素 16 階調） 画素周波数…データ数×フレーム周波数 3.15 M × 60
＝ 189 MHz ここで、ドライバのデータバスサイズが８bitと仮定す
ると、 ドライバの駆動周波数…画素周波数÷８＝ 23.6 MHz になる。また、カラーの場合には、この３倍もの駆動周
波数が要求される。さらに、液晶パネルのマルチプレッ
クス方式（ＭＩＭ駆動のＡＭ−ＬＣＤやＳＴＮ方式）の
駆動方法の場合、画素数が多くなると駆動電圧が高くな
るため、ドライバに求められる性能は高速・高耐圧が求
められ、この条件を満足するドライバは非常に高価なも
のになる。
のためには、パネル部の高精細化だけでなく、コントロ
ーラ部やドライバ部の高速化が必要になる。これは、デ
ィスプレイが高精細・多階調になり、１画面あたりのデ
ータ数が増加してもそのフレーム周波数を低くできない
ためである。仮に、ＸＧＡクラス（画素数；1024×76
8）の場合、 データ数… 1024 × 768 × 4 ＝ 3.15 Mbit／画面
（各画素 16 階調） 画素周波数…データ数×フレーム周波数 3.15 M × 60
＝ 189 MHz ここで、ドライバのデータバスサイズが８bitと仮定す
ると、 ドライバの駆動周波数…画素周波数÷８＝ 23.6 MHz になる。また、カラーの場合には、この３倍もの駆動周
波数が要求される。さらに、液晶パネルのマルチプレッ
クス方式（ＭＩＭ駆動のＡＭ−ＬＣＤやＳＴＮ方式）の
駆動方法の場合、画素数が多くなると駆動電圧が高くな
るため、ドライバに求められる性能は高速・高耐圧が求
められ、この条件を満足するドライバは非常に高価なも
のになる。
【０００６】
【目的】本発明は、上述のごとき実情に鑑みてなされた
もので、コントローラのマルチ画面対応を実現するこ
と、また、ドライバの駆動周波数の低下を図るようにし
たフラットパネルディスプレイを提供することを目的と
してなされたものである。
もので、コントローラのマルチ画面対応を実現するこ
と、また、ドライバの駆動周波数の低下を図るようにし
たフラットパネルディスプレイを提供することを目的と
してなされたものである。
【０００７】
【構成】本発明は、上記目的を達成するために、（１）
ホストコンピュータの画像データを入力する入力部と、
該入力部からの画像データを記憶する画像メモリ部と、
液晶パネル部の素子に信号を印加するドライブ部と、前
記画像メモリ部の画像データを前記ドライブ部に転送す
るコントローラ部とから成り、前記画像メモリ部を複数
に分割して一枚の画像データを構成し、該画像データを
並列に前記ドライブ部に転送すること、更には、（２）
前記画像メモリ部と、２５６カラム以下のマルチポート
ＲＡＭで構成され、該画像メモリ部の一画素がマルチポ
ートＲＡＭの１アドレスに対応し、カラム方向のアドレ
スをカウントすることにより各種方式に対応すること、
更には、（３）フラットパネルディスプレイの各ブロッ
ク毎に前記画像メモリ部を分割して構成し、カラム方向
のアドレスをカウントすることにより各種方式に対応す
ること、更には、（４）前記画像メモリ部のカラム数が
前記ドライバ部の出力数と一致しているか、またはその
整数倍であることを特徴としたものである。以下、本発
明の実施例に基づいて説明する。
ホストコンピュータの画像データを入力する入力部と、
該入力部からの画像データを記憶する画像メモリ部と、
液晶パネル部の素子に信号を印加するドライブ部と、前
記画像メモリ部の画像データを前記ドライブ部に転送す
るコントローラ部とから成り、前記画像メモリ部を複数
に分割して一枚の画像データを構成し、該画像データを
並列に前記ドライブ部に転送すること、更には、（２）
前記画像メモリ部と、２５６カラム以下のマルチポート
ＲＡＭで構成され、該画像メモリ部の一画素がマルチポ
ートＲＡＭの１アドレスに対応し、カラム方向のアドレ
スをカウントすることにより各種方式に対応すること、
更には、（３）フラットパネルディスプレイの各ブロッ
ク毎に前記画像メモリ部を分割して構成し、カラム方向
のアドレスをカウントすることにより各種方式に対応す
ること、更には、（４）前記画像メモリ部のカラム数が
前記ドライバ部の出力数と一致しているか、またはその
整数倍であることを特徴としたものである。以下、本発
明の実施例に基づいて説明する。
【０００８】図１は、本発明によるフラットパネルディ
スプレイの一実施例を説明するための構成図で、図中、
１はホストコンピュータ、２はバス、３は液晶コントロ
ーラ入力部、４は画像メモリ部（ＶＲＡＭ）、５は液晶
コントローラ出力部、６は液晶ドライバ部、７は液晶パ
ネルである。
スプレイの一実施例を説明するための構成図で、図中、
１はホストコンピュータ、２はバス、３は液晶コントロ
ーラ入力部、４は画像メモリ部（ＶＲＡＭ）、５は液晶
コントローラ出力部、６は液晶ドライバ部、７は液晶パ
ネルである。
【０００９】ホストコンピュータ１の画像データを画像
メモリ（マルチポートＶＲＡＭ；Video Random Access
Memory）４に書き込むための液晶コントローラ入力部３
と、画像データが書き込まれるＶＲＡＭ部４と、ドライ
バ部６にＶＲＡＭ４のデータを書き込む出力部５とによ
り構成される。画像メモリ部から並列にデータバスがド
ライバに入力される。このため、各ドライバブロックに
常時画像データが並列に入力されるので、ドライバの駆
動周波数はその並列処理数だけ遅くすることが可能にな
る。図２（ａ）〜（ｇ）にタイミングチャートを示す。
図（ａ）はＬａ、図（ｂ）はクロック信号、図（ｃ）は
従来のデータ信号、図（ｄ）〜（ｇ）は本発明における
データ信号である。
メモリ（マルチポートＶＲＡＭ；Video Random Access
Memory）４に書き込むための液晶コントローラ入力部３
と、画像データが書き込まれるＶＲＡＭ部４と、ドライ
バ部６にＶＲＡＭ４のデータを書き込む出力部５とによ
り構成される。画像メモリ部から並列にデータバスがド
ライバに入力される。このため、各ドライバブロックに
常時画像データが並列に入力されるので、ドライバの駆
動周波数はその並列処理数だけ遅くすることが可能にな
る。図２（ａ）〜（ｇ）にタイミングチャートを示す。
図（ａ）はＬａ、図（ｂ）はクロック信号、図（ｃ）は
従来のデータ信号、図（ｄ）〜（ｇ）は本発明における
データ信号である。
【００１０】図３（ａ）〜（ｆ）は、各種方式のフラッ
トパネルディスプレイの実装構成を示す図で、図（ａ）
はカラー、図（ｂ）はモノクロ、図（ｃ）はＶＧＡ（Vi
deoGraphic Array）カラー，クラス１のカラー、図
（ｄ）はクラス２のモノクロ、図（ｅ）はＸＧＡカラ
ー,クラス２のカラー、図（ｆ）はクラス２のモノクロ
を各々示している。画素ピッチとドライバ（ＴＡＢ；Ta
pe Automated Bonding）ピッチとの関係より片側駆動の
場合と上下駆動の場合が考えられる。画素ピッチがＴＡ
Ｂの接続ピッチより大きい場合には、片側駆動にすれば
ユニットの小型化が図れる。小さい場合には、上下駆動
にすれば基板サイズの増大防止などのコスト面から有利
になる。ＴＡＢの一般的なピッチは、180μm程度のため
カラーディスプレイ（通常１dot；110μm）の場合には
上下駆動となり、モノクロディスプレイ（通常１dot；3
30μm）の場合には片側駆動となる。この他にも、液晶
パネルを上下で分割し、液晶のdutyを低くし、画質を向
上させる場合などもある。
トパネルディスプレイの実装構成を示す図で、図（ａ）
はカラー、図（ｂ）はモノクロ、図（ｃ）はＶＧＡ（Vi
deoGraphic Array）カラー，クラス１のカラー、図
（ｄ）はクラス２のモノクロ、図（ｅ）はＸＧＡカラ
ー,クラス２のカラー、図（ｆ）はクラス２のモノクロ
を各々示している。画素ピッチとドライバ（ＴＡＢ；Ta
pe Automated Bonding）ピッチとの関係より片側駆動の
場合と上下駆動の場合が考えられる。画素ピッチがＴＡ
Ｂの接続ピッチより大きい場合には、片側駆動にすれば
ユニットの小型化が図れる。小さい場合には、上下駆動
にすれば基板サイズの増大防止などのコスト面から有利
になる。ＴＡＢの一般的なピッチは、180μm程度のため
カラーディスプレイ（通常１dot；110μm）の場合には
上下駆動となり、モノクロディスプレイ（通常１dot；3
30μm）の場合には片側駆動となる。この他にも、液晶
パネルを上下で分割し、液晶のdutyを低くし、画質を向
上させる場合などもある。
【００１１】クラス１サイズのカラーディスプレイの場
合、カラム方向を２分割にすることにより、上下駆動方
式と併用して駆動周波数を１／４にすることにより達成
できる。この場合、１ブロックは480 bitとなる。 駆動周波数＝１ブロック×ロウライン数×フレーム周波
数×バス数×１画素 当たりのbit ＝ 480 × 480 × 60 ÷８×４＝6.91 MHz
合、カラム方向を２分割にすることにより、上下駆動方
式と併用して駆動周波数を１／４にすることにより達成
できる。この場合、１ブロックは480 bitとなる。 駆動周波数＝１ブロック×ロウライン数×フレーム周波
数×バス数×１画素 当たりのbit ＝ 480 × 480 × 60 ÷８×４＝6.91 MHz
【００１２】クラス２サイズのモノクロディスプレイの
場合、カラム方向を４分割することにより、駆動周波数
を１／４にすることにより達成できる。この場合、１ブ
ロックは 320 bitとなる。 駆動周波数＝ 320 × 1024 × 60 ÷８×４＝9.83 MHz
場合、カラム方向を４分割することにより、駆動周波数
を１／４にすることにより達成できる。この場合、１ブ
ロックは 320 bitとなる。 駆動周波数＝ 320 × 1024 × 60 ÷８×４＝9.83 MHz
【００１３】クラス２サイズのカラーディスプレイの場
合、カラム方向を４分割することにより、上下駆動方式
と併用して駆動周波数を１／８にすることにより達成で
きる。この場合、１ブロックは 320 bitとなり、駆動周
波数はモノクロディスプレイと同一になる。
合、カラム方向を４分割することにより、上下駆動方式
と併用して駆動周波数を１／８にすることにより達成で
きる。この場合、１ブロックは 320 bitとなり、駆動周
波数はモノクロディスプレイと同一になる。
【００１４】図４は、本発明による画像メモリ部の構成
図（請求項２）である。画像メモリ部は、256カラムの
マルチポートＲＡＭがカラム方向に５個、ロウ方向に２
個配列されている。このため、この方式では、 カラム … 256 × 5 ＝ 1280 ロウ … 512 × 2 ＝ 1024 のサイズのディスプレイまで対応可能である。また、各
アドレス毎に最大 16 bitの画像データを記憶すること
ができる。ＶＲＡＭ出力は出力部にクロック信号が入力
されると、それに同期して画像データが出力されるよう
になっている。また、カラム方向のスタートアドレスは
任意に設定可能である。そこで、各ＶＲＡＭのスタート
アドレスを設定した後、このクロック入力を行えば、各
液晶ドライバに画像データを転送することが可能にな
り、これをカウントすることにより各方式に対応した画
像データを並列に入力することができる。以下、各方式
について詳しく説明する。
図（請求項２）である。画像メモリ部は、256カラムの
マルチポートＲＡＭがカラム方向に５個、ロウ方向に２
個配列されている。このため、この方式では、 カラム … 256 × 5 ＝ 1280 ロウ … 512 × 2 ＝ 1024 のサイズのディスプレイまで対応可能である。また、各
アドレス毎に最大 16 bitの画像データを記憶すること
ができる。ＶＲＡＭ出力は出力部にクロック信号が入力
されると、それに同期して画像データが出力されるよう
になっている。また、カラム方向のスタートアドレスは
任意に設定可能である。そこで、各ＶＲＡＭのスタート
アドレスを設定した後、このクロック入力を行えば、各
液晶ドライバに画像データを転送することが可能にな
り、これをカウントすることにより各方式に対応した画
像データを並列に入力することができる。以下、各方式
について詳しく説明する。
【００１５】図５（ａ）,（ｂ）は、クラス１（カラ
ー）の場合の構成図とタイミングチャートを示す。ま
ず、ホストコントローラの描画命令によってＶＲＡＭに
画像データを入力する。この場合、16 bitのうち各色
（赤・緑・青）４bitで構成する（各色８bitの場合に
は、基本構成を 24 bit構成にすれば良い）。また、使
用するＶＲＡＭは、カラム方向に３個、ロウ方向に２個
である。 （１）ＶＲＡＭのスタートアドレスとして、ａ,ｃのＶ
ＲＡＭには０番地を設定し、ｂのＶＲＡＭには 64番地
を設定する。 （２）ａ,ｃのＶＲＡＭのＳＡＭ部にクロック信号（Ｓ
Ｃ）を入力すると、12×2 bitの画像データが出力され
る。 （３）クロック数が 192 に達したならば、ａ,ｃのＶＲ
ＡＭのＳＡＭ部にクロック信号を入力し、ｂ部のクロッ
クは停止状態とする。 （４）クロック信号が 256 に達したならば、ｂ,ｃのＶ
ＲＡＭのＳＡＭ部にクロック信号を入力し、ａ部のクロ
ック状態は停止状態とする。 （５）クロック信号が 320 に達したならば、ロウアド
レスを+1とし、前記(１)に戻る。 この方式の場合、１クロックで 24 bit（12×2）のデー
タが出力されるが、液晶ドライバ部は 32 bit（8×4）
のデータが入力できる。この場合、バッファメモリなど
を用いてタイミングをとる必要がある。
ー）の場合の構成図とタイミングチャートを示す。ま
ず、ホストコントローラの描画命令によってＶＲＡＭに
画像データを入力する。この場合、16 bitのうち各色
（赤・緑・青）４bitで構成する（各色８bitの場合に
は、基本構成を 24 bit構成にすれば良い）。また、使
用するＶＲＡＭは、カラム方向に３個、ロウ方向に２個
である。 （１）ＶＲＡＭのスタートアドレスとして、ａ,ｃのＶ
ＲＡＭには０番地を設定し、ｂのＶＲＡＭには 64番地
を設定する。 （２）ａ,ｃのＶＲＡＭのＳＡＭ部にクロック信号（Ｓ
Ｃ）を入力すると、12×2 bitの画像データが出力され
る。 （３）クロック数が 192 に達したならば、ａ,ｃのＶＲ
ＡＭのＳＡＭ部にクロック信号を入力し、ｂ部のクロッ
クは停止状態とする。 （４）クロック信号が 256 に達したならば、ｂ,ｃのＶ
ＲＡＭのＳＡＭ部にクロック信号を入力し、ａ部のクロ
ック状態は停止状態とする。 （５）クロック信号が 320 に達したならば、ロウアド
レスを+1とし、前記(１)に戻る。 この方式の場合、１クロックで 24 bit（12×2）のデー
タが出力されるが、液晶ドライバ部は 32 bit（8×4）
のデータが入力できる。この場合、バッファメモリなど
を用いてタイミングをとる必要がある。
【００１６】図６（ａ）〜（ｃ）は、クラス２（モノク
ロ）の場合の構成図とタイミングチャートとセルを示
す。まず、ホストコントローラの描画命令によってＶＲ
ＡＭに画像データを入力する。256 階調の場合、８bit
で構成する（16階調の場合には４bitになる）。また、
使用するＶＲＡＭは、カラム方向に５個、ロウ方向に２
個である。 （１）ＶＲＡＭのスタートアドレスとして、ａ,ｅのＶ
ＲＡＭには０番地を設定し、ｂのＶＲＡＭには 64番地
を設定する。ｃのＶＲＡＭには 128番地を設定する。ｄ
のＶＲＡＭには 192番地を設定する。 （２）ａ〜ｄのＶＲＡＭのＳＡＭ部にクロック信号（Ｓ
Ｃ）を入力すると、８×４bitの画像データが出力され
る。 （３）クロック数が 64 に達したならば、ｄのＶＲＡＭ
のＳＡＭ部のクロック信号を停止し、ｅ部にクロック信
号を入力する。
ロ）の場合の構成図とタイミングチャートとセルを示
す。まず、ホストコントローラの描画命令によってＶＲ
ＡＭに画像データを入力する。256 階調の場合、８bit
で構成する（16階調の場合には４bitになる）。また、
使用するＶＲＡＭは、カラム方向に５個、ロウ方向に２
個である。 （１）ＶＲＡＭのスタートアドレスとして、ａ,ｅのＶ
ＲＡＭには０番地を設定し、ｂのＶＲＡＭには 64番地
を設定する。ｃのＶＲＡＭには 128番地を設定する。ｄ
のＶＲＡＭには 192番地を設定する。 （２）ａ〜ｄのＶＲＡＭのＳＡＭ部にクロック信号（Ｓ
Ｃ）を入力すると、８×４bitの画像データが出力され
る。 （３）クロック数が 64 に達したならば、ｄのＶＲＡＭ
のＳＡＭ部のクロック信号を停止し、ｅ部にクロック信
号を入力する。
【００１７】（４）クロック数が 128 に達したなら
ば、ｃのＶＲＡＭのＳＡＭ部のクロック信号を停止し、
ｄ部にクロック信号を入力する。 （５）クロック数が 192 に達したならば、ｂのＶＲＡ
ＭのＳＡＭ部のクロック信号を停止し、ｃ部にクロック
信号を入力する。 （６）クロック数が 256 に達したならば、ａのＶＲＡ
ＭのＳＡＭ部のクロック信号を停止し、ｂ部にクロック
信号を入力する。 （７）クロック信号が 320 に達したならば、ロウアド
レスを+1とし、前記(１)に戻る。 この方式の場合、１クロックで 32 bit（8×4）のデー
タが出力され、液晶ドライバ部は 32 bit（8×4）のデ
ータが入力できる。１画素が４bitの場合には、バッフ
ァメモリなどを用いてタイミングをとる必要がある。
ば、ｃのＶＲＡＭのＳＡＭ部のクロック信号を停止し、
ｄ部にクロック信号を入力する。 （５）クロック数が 192 に達したならば、ｂのＶＲＡ
ＭのＳＡＭ部のクロック信号を停止し、ｃ部にクロック
信号を入力する。 （６）クロック数が 256 に達したならば、ａのＶＲＡ
ＭのＳＡＭ部のクロック信号を停止し、ｂ部にクロック
信号を入力する。 （７）クロック信号が 320 に達したならば、ロウアド
レスを+1とし、前記(１)に戻る。 この方式の場合、１クロックで 32 bit（8×4）のデー
タが出力され、液晶ドライバ部は 32 bit（8×4）のデ
ータが入力できる。１画素が４bitの場合には、バッフ
ァメモリなどを用いてタイミングをとる必要がある。
【００１８】また、高画質化するために２分割駆動を行
い、duty比を低くした場合には、ロウ方向の画像メモリ
から同時にデータ出力すれば、さらに駆動周波数を低く
することが可能になる。この場合における構成図とタイ
ミングチャートとセルを図７（ａ）〜（ｃ）に示す。
い、duty比を低くした場合には、ロウ方向の画像メモリ
から同時にデータ出力すれば、さらに駆動周波数を低く
することが可能になる。この場合における構成図とタイ
ミングチャートとセルを図７（ａ）〜（ｃ）に示す。
【００１９】図８（ａ）〜（ｃ）は、クラス２（カラ
ー）の場合の構成図とタイミングチャートとセルを示
す。まず、ホストコントローラの描画命令によってＶＲ
ＡＭに画像データを入力する。この場合、16 bitのう
ち、各色（赤・緑・青）４bitで構成する（各色８bitの
場合には、基本構成を 24 bit構成にすれば良い）。ま
た、使用するＶＲＡＭは、カラム方向に５個、ロウ方向
に２個である。 （１）ＶＲＡＭのスタートアドレスとして、ａ,ｅのＶ
ＲＡＭには０番地を設定し、ｂのＶＲＡＭには 64番地
を設定する。ｃのＶＲＡＭには 128番地を設定する。ｄ
のＶＲＡＭには 192番地を設定する。 （２）ａ〜ｄのＶＲＡＭのＳＡＭ部にクロック信号（Ｓ
Ｃ）を入力すると、８×４bitの画像データが出力され
る。
ー）の場合の構成図とタイミングチャートとセルを示
す。まず、ホストコントローラの描画命令によってＶＲ
ＡＭに画像データを入力する。この場合、16 bitのう
ち、各色（赤・緑・青）４bitで構成する（各色８bitの
場合には、基本構成を 24 bit構成にすれば良い）。ま
た、使用するＶＲＡＭは、カラム方向に５個、ロウ方向
に２個である。 （１）ＶＲＡＭのスタートアドレスとして、ａ,ｅのＶ
ＲＡＭには０番地を設定し、ｂのＶＲＡＭには 64番地
を設定する。ｃのＶＲＡＭには 128番地を設定する。ｄ
のＶＲＡＭには 192番地を設定する。 （２）ａ〜ｄのＶＲＡＭのＳＡＭ部にクロック信号（Ｓ
Ｃ）を入力すると、８×４bitの画像データが出力され
る。
【００２０】（３）クロック数が 64 に達したならば、
ｄのＶＲＡＭのＳＡＭ部のクロック信号を停止し、ｅ部
にクロック信号を入力する。 （４）クロック数が 128 に達したならば、ｃのＶＲＡ
ＭのＳＡＭ部のクロック信号を停止し、ｄ部にクロック
信号を入力する。 （５）クロック数が 192 に達したならば、ｂのＶＲＡ
ＭのＳＡＭ部のクロック信号を停止し、ｃ部にクロック
信号を入力する。 （６）クロック数が 256 に達したならば、ａのＶＲＡ
ＭのＳＡＭ部のクロック信号を停止し、ｂ部にクロック
信号を入力する。 （７）クロック信号が 320 に達したならば、ロウアド
レスを+1とし、前記(１)に戻る。 この方式の場合、１クロックで 48 bit（24×4）のデー
タが出力され、液晶ドライバ部は 32 bit（8×4）のデ
ータが入力できるので、バッファメモリなどを用いてタ
イミングをとる必要がある。
ｄのＶＲＡＭのＳＡＭ部のクロック信号を停止し、ｅ部
にクロック信号を入力する。 （４）クロック数が 128 に達したならば、ｃのＶＲＡ
ＭのＳＡＭ部のクロック信号を停止し、ｄ部にクロック
信号を入力する。 （５）クロック数が 192 に達したならば、ｂのＶＲＡ
ＭのＳＡＭ部のクロック信号を停止し、ｃ部にクロック
信号を入力する。 （６）クロック数が 256 に達したならば、ａのＶＲＡ
ＭのＳＡＭ部のクロック信号を停止し、ｂ部にクロック
信号を入力する。 （７）クロック信号が 320 に達したならば、ロウアド
レスを+1とし、前記(１)に戻る。 この方式の場合、１クロックで 48 bit（24×4）のデー
タが出力され、液晶ドライバ部は 32 bit（8×4）のデ
ータが入力できるので、バッファメモリなどを用いてタ
イミングをとる必要がある。
【００２１】以上のように、同一のクロック（ＳＣ）数
で切り替えることにより、各種ディスプレイサイズに対
応することができる。なお、ここでは 256カラムのマル
チポートＶＲＡＭを使用したが、512カラムのマルチポ
ートＲＡＭのスプリットレジスタ動作を用い、256カラ
ム動作させても同様の効果が得られる。
で切り替えることにより、各種ディスプレイサイズに対
応することができる。なお、ここでは 256カラムのマル
チポートＶＲＡＭを使用したが、512カラムのマルチポ
ートＲＡＭのスプリットレジスタ動作を用い、256カラ
ム動作させても同様の効果が得られる。
【００２２】図９は、本発明による画像メモリ部の他の
構成図（請求項３）を示す。画像メモリ部は、512カラ
ムのマルチポートＲＡＭがカラム方向に４個、ロウ方向
に２個配列されている。このため、この方式では、 カラム … 512 × 4 ＝ 2048 ロウ … 512 × 2 ＝ 1024 のサイズのディスプレイまで対応可能である。また、各
アドレス毎に最大 12 bitの画像データを記憶すること
ができる。ＶＲＡＭへの画像データの入力は、ホストコ
ントローラから画像メモリ部のアドレス指定と、その画
像データの入力がペアで入力される。そこで、各ＶＲＡ
Ｍの基本サイズ（基準カラム数；通常 256,512カラム）
を液晶ドライバの基本サイズ（通常 160の整数倍で320,
480程度）に変化すれば、各ＶＲＡＭの出力が液晶ドラ
イバの入力に一対一に対応させることができる。以下、
各方式について詳しく説明する。
構成図（請求項３）を示す。画像メモリ部は、512カラ
ムのマルチポートＲＡＭがカラム方向に４個、ロウ方向
に２個配列されている。このため、この方式では、 カラム … 512 × 4 ＝ 2048 ロウ … 512 × 2 ＝ 1024 のサイズのディスプレイまで対応可能である。また、各
アドレス毎に最大 12 bitの画像データを記憶すること
ができる。ＶＲＡＭへの画像データの入力は、ホストコ
ントローラから画像メモリ部のアドレス指定と、その画
像データの入力がペアで入力される。そこで、各ＶＲＡ
Ｍの基本サイズ（基準カラム数；通常 256,512カラム）
を液晶ドライバの基本サイズ（通常 160の整数倍で320,
480程度）に変化すれば、各ＶＲＡＭの出力が液晶ドラ
イバの入力に一対一に対応させることができる。以下、
各方式について詳しく説明する。
【００２３】図１０（ａ）,（ｂ）は、クラス１（カラ
ー）の場合の構成図とタイミングチャートを示す。12 b
itは各色（赤・緑・青）４bitで構成する（各色８bitの
場合には、基本構成を24bit構成にすれば良い）。ま
た、使用するＶＲＡＭは、カラム方向に２個、ロウ方向
に２個である。ホストコントローラから出力されるカラ
ムアドレス信号を以下のように変換する。 １．１〜320までは、そのままＶＲＡＭ部に転送する。 ２．320〜480までは、そのアドレスに＋192をプラスし
たアドレスを入力する。 この方式の場合、１クロックで 24 bit（12×2）のデー
タが出力されるが、液晶ドライバ部は 32 bit（8×4）
のデータが入力できる。この場合、バッファメモリなど
を用いてタイミングをとる必要がある。また、クラス２
（モノクロ・カラー）においても、ホストコントローラ
から出力されるカラムアドレス信号をドライバの分割数
に合わせれば、各ドライバ部に並列に画像データを転送
すれば良い。
ー）の場合の構成図とタイミングチャートを示す。12 b
itは各色（赤・緑・青）４bitで構成する（各色８bitの
場合には、基本構成を24bit構成にすれば良い）。ま
た、使用するＶＲＡＭは、カラム方向に２個、ロウ方向
に２個である。ホストコントローラから出力されるカラ
ムアドレス信号を以下のように変換する。 １．１〜320までは、そのままＶＲＡＭ部に転送する。 ２．320〜480までは、そのアドレスに＋192をプラスし
たアドレスを入力する。 この方式の場合、１クロックで 24 bit（12×2）のデー
タが出力されるが、液晶ドライバ部は 32 bit（8×4）
のデータが入力できる。この場合、バッファメモリなど
を用いてタイミングをとる必要がある。また、クラス２
（モノクロ・カラー）においても、ホストコントローラ
から出力されるカラムアドレス信号をドライバの分割数
に合わせれば、各ドライバ部に並列に画像データを転送
すれば良い。
【００２４】図１１（ａ）,（ｂ）は、本発明の更に他
の実施例（請求項４）の構成図とタイミングチャートを
示す図である。一般のＶＲＡＭのカラム数は、256 ある
いは 512になっている。一方、液晶ドライバは、80,160
出力となっている。そこで、ドライバの出力数を 256,1
28出力に変更すれば、特別な回路を用いずに各種方式に
対応することが可能になる。この場合、各ブロックが 2
56単位になれば良いので、160 ＋ 96のような構成も可
能である。
の実施例（請求項４）の構成図とタイミングチャートを
示す図である。一般のＶＲＡＭのカラム数は、256 ある
いは 512になっている。一方、液晶ドライバは、80,160
出力となっている。そこで、ドライバの出力数を 256,1
28出力に変更すれば、特別な回路を用いずに各種方式に
対応することが可能になる。この場合、各ブロックが 2
56単位になれば良いので、160 ＋ 96のような構成も可
能である。
【００２５】図１２は、本発明によるフラットパネルデ
ィスプレイの他の実施例を示す図で、図中、１１はコン
トローラ、１２はＧＳＰ（グラフィックスプロセッ
サ）、１３はワークＲＡＭ、１４はプログラムＲＯＭ、
１５はＶＲＡＭ、１６はＬogic＋バッファ、１７はＦＩ
ＦＯ、１８は液晶ドライバ、１９は液晶パネルである。
液晶パネル部には、硬質炭素膜（ｉ−Ｃ）を用いたＭＩ
Ｍ方式の液晶パネルディスプレイを用い、ホトスコント
ローラとして PC9801を用い、そのコマンドによりＶＲ
ＡＭ部に画像データを描くＧＳＰ（グラフィックプロセ
ッサ：TMS34020；ＴＩ社製）と、256 ×８bit構成の１M
bitのマルチポートＶＲＡＭを１０個とを拡張ボード上
に搭載し、液晶ドライバのバッファメモリとしてＦＩＦ
Ｏメモリを用いた液晶コントローラを作製した。画面サ
イズ等は、ＧＳＰのレジスタに書き込むだけで各種サイ
ズの表示が可能になった。また、ＶＲＡＭのカウントに
は汎用のカウンタを用い、３ステートバッファの出力を
切り替えることにより対応した。PC9801でＧＳＰ制御用
のプログラムを作成し、各種サイズの液晶パネルを動作
させ、駆動周波数の低い液晶駆動用ドライバを用いても
大画面の液晶ディスプレイを表示させることができた。
ィスプレイの他の実施例を示す図で、図中、１１はコン
トローラ、１２はＧＳＰ（グラフィックスプロセッ
サ）、１３はワークＲＡＭ、１４はプログラムＲＯＭ、
１５はＶＲＡＭ、１６はＬogic＋バッファ、１７はＦＩ
ＦＯ、１８は液晶ドライバ、１９は液晶パネルである。
液晶パネル部には、硬質炭素膜（ｉ−Ｃ）を用いたＭＩ
Ｍ方式の液晶パネルディスプレイを用い、ホトスコント
ローラとして PC9801を用い、そのコマンドによりＶＲ
ＡＭ部に画像データを描くＧＳＰ（グラフィックプロセ
ッサ：TMS34020；ＴＩ社製）と、256 ×８bit構成の１M
bitのマルチポートＶＲＡＭを１０個とを拡張ボード上
に搭載し、液晶ドライバのバッファメモリとしてＦＩＦ
Ｏメモリを用いた液晶コントローラを作製した。画面サ
イズ等は、ＧＳＰのレジスタに書き込むだけで各種サイ
ズの表示が可能になった。また、ＶＲＡＭのカウントに
は汎用のカウンタを用い、３ステートバッファの出力を
切り替えることにより対応した。PC9801でＧＳＰ制御用
のプログラムを作成し、各種サイズの液晶パネルを動作
させ、駆動周波数の低い液晶駆動用ドライバを用いても
大画面の液晶ディスプレイを表示させることができた。
【００２６】図１３は、本発明によるフラットパネルデ
ィスプレイの更に他の実施例を示す図である。ホストコ
ントローラとして PC9801を用い、ＧＳＰに描画命令を
送ることによりＶＲＡＭに画像データを描かせる。ＶＲ
ＡＭのアドレバス上に論理回路を設け、"320" 以下の場
合にはそのままのアドレスを出力し、それ以上の場合に
はそのアドレスから "320" をマイナスし、その次のＶ
ＲＡＭをアクセスするようなアドレデコーダを設けた。
PC9801でＧＳＰ制御用のプログラムを作成し、各種サイ
ズの液晶パネルを動作させ、駆動周波数の低い液晶駆動
用ドライバを用いても大画面の液晶ディスプレイを表示
させることができた。
ィスプレイの更に他の実施例を示す図である。ホストコ
ントローラとして PC9801を用い、ＧＳＰに描画命令を
送ることによりＶＲＡＭに画像データを描かせる。ＶＲ
ＡＭのアドレバス上に論理回路を設け、"320" 以下の場
合にはそのままのアドレスを出力し、それ以上の場合に
はそのアドレスから "320" をマイナスし、その次のＶ
ＲＡＭをアクセスするようなアドレデコーダを設けた。
PC9801でＧＳＰ制御用のプログラムを作成し、各種サイ
ズの液晶パネルを動作させ、駆動周波数の低い液晶駆動
用ドライバを用いても大画面の液晶ディスプレイを表示
させることができた。
【００２７】
【効果】以上の説明から明らかなように、本発明による
と、以下のような効果がある。 （１）請求項１に対応する効果：ドライバ部に入力させ
る画像データを並列に分割することができるので、駆動
周波数の遅いドライバを使用することができるので、低
コストで大画面のフラットパネルディスプレイを提供す
ることができる。 （２）請求項２に対応する効果：同一のアドレス（１，
64，128，192，256，320）において、ＶＲＡＭを切り替
えれば良いので、各種サイズのフラットパネルディスプ
レイに対応することが可能になる。 （３）請求項３に対応する効果：同一アドレス（320 bi
t）において、ＶＲＡＭを切り替えれば良いので、各種
フラットパネルディスプレイに対応することが可能にな
る。 （４）請求項４に対応する効果：ＶＲＡＭのカラム数と
同一のカラム数のドライバを用いたので、コントローラ
回路が単純になり、コントローラ部の低コスト化が図れ
る。
と、以下のような効果がある。 （１）請求項１に対応する効果：ドライバ部に入力させ
る画像データを並列に分割することができるので、駆動
周波数の遅いドライバを使用することができるので、低
コストで大画面のフラットパネルディスプレイを提供す
ることができる。 （２）請求項２に対応する効果：同一のアドレス（１，
64，128，192，256，320）において、ＶＲＡＭを切り替
えれば良いので、各種サイズのフラットパネルディスプ
レイに対応することが可能になる。 （３）請求項３に対応する効果：同一アドレス（320 bi
t）において、ＶＲＡＭを切り替えれば良いので、各種
フラットパネルディスプレイに対応することが可能にな
る。 （４）請求項４に対応する効果：ＶＲＡＭのカラム数と
同一のカラム数のドライバを用いたので、コントローラ
回路が単純になり、コントローラ部の低コスト化が図れ
る。
【図１】 本発明によるフラットパネルディスプレイの
一実施例を説明するための構成図である。
一実施例を説明するための構成図である。
【図２】 図１における各信号のタイミングチャートを
示す図である。
示す図である。
【図３】 本発明を説明するための各種方式のフラット
パネルディスプレイの実装構成を示す図である。
パネルディスプレイの実装構成を示す図である。
【図４】 本発明による画像メモリ部の構成を示す図で
ある。
ある。
【図５】 本発明によるクラス１（カラー）の場合の構
成図とタイミングチャートを示す図である。
成図とタイミングチャートを示す図である。
【図６】 本発明によるクラス２（モノクロ）の場合の
構成図とタイミングチャートとセルを示す図である。
構成図とタイミングチャートとセルを示す図である。
【図７】 本発明によるクラス２（モノクロ，上下２分
割駆動）の場合の構成図とタイミングチャートとセルを
示す図である。
割駆動）の場合の構成図とタイミングチャートとセルを
示す図である。
【図８】 本発明によるクラス２（カラー）の場合の構
成図とタイミングチャートとセルを示す図である。
成図とタイミングチャートとセルを示す図である。
【図９】 本発明による画像メモリ部の他の実施例を示
す図である。
す図である。
【図１０】 本発明のクラス１（カラー）の場合の構成
図とタイミングチャートを示す図である。
図とタイミングチャートを示す図である。
【図１１】 本発明の請求項４記載の構成図とタイミン
グチャートを示す図である。
グチャートを示す図である。
【図１２】 本発明によるフラットパネルディスプレイ
の他の実施例を示す図である。
の他の実施例を示す図である。
【図１３】 本発明によるフラットパネルディスプレイ
の更に他の実施例を示す図である。
の更に他の実施例を示す図である。
【図１４】 従来の液晶ディスプレイの構成図である。
１…ホストコンピュータ、２…バス、３…液晶コントロ
ーラ入力部、４…画像メモリ部、５…液晶コントローラ
出力部、６…液晶ドライバ部、７…液晶パネル。
ーラ入力部、４…画像メモリ部、５…液晶コントローラ
出力部、６…液晶ドライバ部、７…液晶パネル。
Claims (4)
- 【請求項１】 ホストコンピュータの画像データを入力
する入力部と、該入力部からの画像データを記憶する画
像メモリ部と、液晶パネル部の素子に信号を印加するド
ライブ部と、前記画像メモリ部の画像データを前記ドラ
イブ部に転送するコントローラ部とから成り、前記画像
メモリ部を複数に分割して一枚の画像データを構成し、
該画像データを並列に前記ドライブ部に転送することを
特徴とするフラットパネルディスプレイ。 - 【請求項２】 前記画像メモリ部は、256カラム以下の
マルチポートＲＡＭで構成され、該画像メモリ部の一画
素がマルチポートＲＡＭの１アドレスに対応し、カラム
方向のアドレスをカウントすることにより各種方式に対
応することを特徴とする請求項１記載のフラットパネル
ディスプレイ。 - 【請求項３】 フラットパネルディスプレイの各ブロッ
ク毎に前記画像メモリ部を分割して構成し、カラム方向
のアドレスをカウントすることにより各種方式に対応す
ることを特徴とする請求項１記載のフラットパネルディ
スプレイ。 - 【請求項４】 前記画像メモリ部のカラム数が前記ドラ
イバ部の出力数と一致しているか、またはその整数倍で
あることを特徴とする請求項１記載のフラットパネルデ
ィスプレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211032A JPH0635420A (ja) | 1992-07-14 | 1992-07-14 | フラットパネルディスプレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211032A JPH0635420A (ja) | 1992-07-14 | 1992-07-14 | フラットパネルディスプレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635420A true JPH0635420A (ja) | 1994-02-10 |
Family
ID=16599240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4211032A Pending JPH0635420A (ja) | 1992-07-14 | 1992-07-14 | フラットパネルディスプレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635420A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100383751B1 (ko) * | 1999-11-30 | 2003-05-14 | 인터내셔널 비지네스 머신즈 코포레이션 | 화상 디스플레이 시스템, 호스트 장치, 화상 디스플레이장치 및 화상 디스플레이 방법 |
| WO2006126626A1 (ja) | 2005-05-27 | 2006-11-30 | Asahi Kasei Chemicals Corporation | グリコール酸の製造方法 |
| JP2007156425A (ja) * | 2005-12-08 | 2007-06-21 | Quanta Display Inc | 二地点間伝送技術を用いた表示装置 |
| JP2007164152A (ja) * | 2005-12-16 | 2007-06-28 | Chi Mei Electronics Corp | フラットパネルディスプレイとその駆動装置および駆動方法 |
-
1992
- 1992-07-14 JP JP4211032A patent/JPH0635420A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100383751B1 (ko) * | 1999-11-30 | 2003-05-14 | 인터내셔널 비지네스 머신즈 코포레이션 | 화상 디스플레이 시스템, 호스트 장치, 화상 디스플레이장치 및 화상 디스플레이 방법 |
| WO2006126626A1 (ja) | 2005-05-27 | 2006-11-30 | Asahi Kasei Chemicals Corporation | グリコール酸の製造方法 |
| EP2361900A2 (en) | 2005-05-27 | 2011-08-31 | Asahi Kasei Chemicals Corporation | Method for producing glycolic acid |
| JP2007156425A (ja) * | 2005-12-08 | 2007-06-21 | Quanta Display Inc | 二地点間伝送技術を用いた表示装置 |
| JP2007164152A (ja) * | 2005-12-16 | 2007-06-28 | Chi Mei Electronics Corp | フラットパネルディスプレイとその駆動装置および駆動方法 |
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