JPH11353205A - トレースメモリ内蔵のプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】ＬＳＩに搭載されているＣＰＵやＤＳＰ等のプ
ログラム実行やデータアクセス等の動作履歴を格納する
機能（トレースメモリ）を同ＬＳＩ内部に持たせる場合
において、トレース用メモリの小容量化を実現し、高速
なＬＳＩに対してのリアルタイムトレースを実現できる
ように、トレース用メモリへ記憶させるべきトレース情
報の圧縮方法を工夫すること。 【解決手段】プログラムアドレスのトレースの際、シー
ケンシャルな動作または分岐動作の違いを特定ビットで
表し、これをアドレスの代わりにトレースメモリに記憶
し、分岐の際、パイプラインの段数だけ分岐先アドレス
を分割し、パイプラインハザード期間にこの分割された
分岐先アドレスと分岐を表す特定ビットをトレースメモ
リへ記憶させること。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩに搭載されてい
るＣＰＵやＤＳＰ等のプログラム実行やデータアクセス
等の動作履歴を格納する機能（トレースメモリ）を同Ｌ
ＳＩ内部に持たせる場合において、有効にトレースメモ
リを使用するための手段、方法に関するものであり、ト
レースメモリを最小限のメモリ容量で実現することがで
き、チップ面積を低減することができるものである。

【０００２】

【従来の技術】一般的にソフトウエアの開発支援装置で
あるインサーキット・エミュレータ（以下ＩＣＥ）の機
能であるリアルタイムトレースは、ターゲットチップの
外部にトレース用メモリを持たせることにより実現して
いる。リアルタイムトレースは、ターゲットチップ内部
のＣＰＵやＤＳＰのアドレス、データ、ステータス等の
情報（以下、トレースデータ）をトレースしたい期間だ
け外部トレース用メモリに逐次書き込み保存する（当然
ながらトレース用メモリの書き込み制御信号もターゲッ
トチップから出力される）。トレース終了後そのデータ
を読み出し、パソコン等でソフト的に処理し、ＣＲＴに
出力することによりターゲットチップの動作履歴を確
認、解析することが可能となる。この場合、ターゲット
チップの外部にトレース用メモリがあるため、トレース
データのビット数分の端子が、ターゲットチップに必要
となる。例えば、アドレス３２ビット、データ３２ビッ
ト、ステータス８ビットであれば３２ビット分の端子が
別途必要となってしまう。また、アドレス、データが数
系統ある様なＣＰＵ，ＤＳＰを使用している場合は非常
に多くの端子が必要となってしまい、チップ面積は実際
の回路規模ではなく端子数により決定されチップのコス
トが高くなってしまう問題がある。また、ターゲットチ
ップとトレース用メモリはＩＣＥボード上に実装されて
おり、動作速度が非常に高速なチップではボード上の配
線遅延、ノイズ、トレース用メモリの性能等によりトレ
ース用メモリへの書き込みが間に合わず、正常に書き込
むことができない場合があり、ターゲットチップとトレ
ース用メモリとのインターフェース部を精度よく設計し
ていても、実際にはボード実装後のデバッグ時間がかな
り必要となっているという問題がある。近年ではこれら
の問題から、ターゲットチップ内部にトレース用メモリ
を搭載することにより、ＩＣＥ用端子の削減、ＩＣＥボ
ードのデバック時間の短縮、高速動作時でのリアルタイ
ムトレースが可能となっている。しかしながら、トレー
ス用メモリをターゲットチップ内に搭載する場合におい
て、例えば、実行プログラムのアドレスをトレース用メ
モリに格納する場合、実行プログラムアドレスのビット
長、任意の実行プログラムのステップ数をワード長とす
るメモリが必要となり、トレース用メモリによるコスト
増とリアルタイムトレース機能の確保とのトレードオフ
になる。そこで、分岐先アドレスと割り込み直前の実行
アドレスのみをトレースメモリに格納する方法が特開平
８−９５９４５号公報に記載されている。この方法は、
マイクロプロセッサにトレ−スメモリを持たせ、プログ
ラムアドレスのトレ−スメモリヘの格納は分岐命令、割
り込み等に対して、実行終了命令のプログラムカウンタ
値、現在実行している命令のプログラムカウンタ値を選
択して格納するものであるが、分岐後のシーケンシャル
な命令実行についてのトレース結果については格納され
ておらず、ＩＣＥ側でのトレース結果データの整理、表
示にあたり、分岐元アドレスを容易に特定することは困
難である。また、分岐元アドレスと分岐先アドレスのみ
をトレースメモリに格納した場合の例を図６に示すが、
この図のように１回の分岐でトレースメモリを２ワード
分消費することになるという欠点がある。

【０００３】

【本発明が解決しようとする課題】そこで本発明では、
上記の問題を解決するために、トレース用メモリをター
ゲットチップ内部に持たせる場合において、トレース用
メモリの小容量化を実現し、高速なＬＳＩに対してのリ
アルタイムトレースを実現できるように、トレース用メ
モリへ記憶させるべきトレース情報の圧縮方法を工夫す
ることをその課題とするものである。

【０００４】

【課題解決のために講じた手段】

【解決手段１】トレースメモリ内蔵プロセッサについ
て、プログラムアドレスのトレースの際、アドレスのシ
ーケンシャルな動作または分岐動作の違いを特定ビット
で表し、これをアドレスの代わりにトレースメモリに記
憶し、分岐の際、パイプラインの段数だけ分岐先アドレ
スを分割し、パイプラインハザード期間にこの分割され
た分岐先アドレスと分岐を表す特定ビットをトレースメ
モリへ記憶させること。

【作用】パイプラインの段数だけアドレスを分割し、パ
イプラインハザード期間に分割された分岐先アドレスを
トレースメモリに格納する。また分岐命令かシーケンシ
ャルな命令かの判別ビットを用いることで、分岐命令時
には「０」を、シーケンシャルな命令を実行している時
はプログラムアドレスを格納する代わりに「１」を格納
する。以上のトレース結果から少ないメモリ容量で、多
くの実行履歴を格納することが可能となる。またＩＣＥ
側にとっては、分岐先アドレス、判定ビットの「１」の
数をカウントすることにより、分岐元アドレスを容易に
特定することが可能となる。

【０００５】

【解決手段２】トレースメモリ内蔵プロセッサについ
て、プログラムアドレスのトレースの際、アドレスのシ
ーケンシャルな変化の数をカウントするカウンタを有
し、アドレスの分岐が発生した場合は分岐先アドレスと
上記カウンタのカウンタ値をトレースメモリに記憶させ
ること。

【作用】シーケンシャルな命令をカウントする機能を持
たせ、トレースメモリに対しては、分岐先アドレスとシ
ーケンシャルな命令をカウントした値を格納する。以上
のトレース結果から少ないメモリ容量で、多くの実行履
歴を格納することが可能となる。またＩＣＥ側にとって
は、分岐先アドレス、カウント値により、分岐元アドレ
スを容易に特定することが可能となる。

【０００６】

【解決手段３】トレースメモリ内蔵プロセッサについ
て、プログラムアドレスのトレースの際、アドレスのシ
ーケンシャルな変化に対してはその変化毎に”１”（ま
たは“０”）を１ビットづつシフトさせながらレジスタ
に書き込むとともに、アドレスの分岐が発生した場合、
アドレスの先頭に”０”（または“１”）を付けた分岐
先アドレスをシフトさせながら、さらにレジスタに書き
込み、レジスタの全ての桁にデータが書き込まれたと
き、上記レジスタのデータをトレースメモリに記憶させ
ること。

【作用】シーケンシャルな命令についてはその判別ビッ
トとして「１」を、分岐命令についてはその判別ビット
として「０」、および分岐先アドレスをトレースメモリ
に圧縮して格納する。以上のトレース結果から少ないメ
モリ容量で、多くの実行履歴を格納することが可能とな
る。またＩＣＥ側にとっては、分岐先アドレス、判定ビ
ットの「１」の数をカウントすることにより、分岐元ア
ドレスを容易に特定することが可能となる。

【０００７】

【解決手段４】トレースメモリ内蔵プロセッサについ
て、プログラムアドレスのトレースの際、シーケンシャ
ルなアドレスの変化に対しては”１”（または“０”）
を１ビットづつシリアルアクセスメモリで構成したトレ
ースメモリにシフトさせながら書き込み、アドレスの分
岐が発生した場合、アドレスの先頭に”０”（または
“１”）を付けた分岐先アドレスを前のデータの後に引
き続いてシフトさせながら上記シリアルアクセスメモリ
で構成したアドレストレースメモリに書き込むことで、
アドレス情報をトレースメモリに記憶させること。

【作用】シーケンシャルな命令についてはその判別ビッ
トとして「１」を、分岐命令についてはその判別ビット
として「０」、および分岐先アドレスをシリアルアクセ
スメモリで構成したトレースメモリに順次シフトさせな
がら圧縮して格納する。以上のようにシーケンシャルな
トレースメモリを用いてトレースさせることにより、レ
ジスタを用いることなく簡単な回路構成で高速に、しか
も少ないメモリ容量で、多くの実行履歴を格納すること
が可能となる。またＩＣＥ側にとっては、分岐先アドレ
ス、判定ビットの「１」の数をカウントすることによ
り、分岐元アドレスを容易に特定することが可能とな
る。

【０００８】

【実施例】本発明のトレースメモリ内蔵プロセッサを用
いてデバッグを行うためのシステムの概念的な構成を図
１に示している。デバッグ対象となるターゲットチップ
１００には、機器の制御やディジタル信号処理等の演算
を行うためのＣＰＵ１０とプログラム及びデータを格納
するためのメモリ１１を搭載している。従来、これらＣ
ＰＵとメモリ１１は別々のチップで実現し、これらを基
板上に置き接続することでシステムを構成していた。し
かし近年半導体技術の進歩と共にチップの高速化と小面
積化が実現でき、システムの小型化と低コスト化、さら
に低消費電力化を図るために１チップにＣＰＵとメモリ
等を一緒に搭載するケースが増えてきている。このよう
なシステムでプログラムやデータのデバッグを行うため
には、ＣＰＵ１０から出力されるメモリ１１へのアドレ
ス２０とＣＰＵ１０とメモリ１１間でやりとりされるデ
ータ２１をリアルタイムに監視し、プログラムやデータ
の誤りを見つけ、修正することが必要である。このため
一般的には、ターゲットチップ外部のデバッガ１６、す
なわちＩＣＥ（インサーキット・エミュレータ）にター
ゲットチップ１００内のアドレス２０とデータ２１を取
り出し、プログラムやデータの検証をとる方法が用いら
れる。しかし、高速に動作するシステムでは、ターゲッ
トチップ１０からアドレス２０やデータ２１の信号を取
り出す際に波形がなまり、正確な信号が取り出せないと
いった問題やアドレスやデータ幅が大きい場合、例えば
３２ビットプロセッサではアドレス３２ビット、データ
３２ビットでこれら両方の信号を取り出すには、ターゲ
ットチップ１００に計６４ビットの端子が新たに必要に
なり、高価な多ピンパッケージを使用せざるを得ないと
いった問題があった。またリアルタイムデバッグにおけ
る波形のなまりの問題を解決するため、ターゲットチッ
プ１００内にトレースメモリを内蔵し、リアルタイムで
動作させる際、一旦アドレス２０やデータ２１をトレー
スメモリに格納し、後で比較的低速な動作で外部のデバ
ッガにアドレスやデータを取り出すということも行われ
ている。しかし、この場合でもある時間内のアドレスと
データを格納するには、容量の大きいトレースメモリが
必要であるといった問題があった。デバッグのために容
量の大きいトレースメモリを搭載してもデバッグが終わ
ったシステムでは、トレースメモリは不要であり、これ
があるためにチップ単価が高くなったり、またトレース
メモリを搭載したチップと搭載しないチップの２種類を
作成し、デバッグを行うときはトレースメモリを搭載し
たチップを使い、デバッグが終了し、実際の製品に組み
込む場合はトレースメモリを搭載しないチップを使用す
るという方法もあるが、このためには２種類のチップを
作成することになるためにコストがかかるという問題も
ある。

【０００９】本発明は、以上の問題を極めて効果的に解
消したものであり、トレースメモリの容量をできるだけ
少なくしてデバッグ可能なターゲットチップを提供する
ことができるものである。本発明のトレースメモリ内蔵
プロセッサを用いてデバッグを行うためのシステムの概
念的な構成を示す図１において、特徴的な点はターゲッ
トチップ１００内のアドレス用のトレースメモリ１４の
入力側に符号化回路１２を設けており、またデバッグ１
６の入力側に復号化回路１５を設けていることである。
これによりトレースメモリ１４にアドレスを格納する際
は、ＣＰＵ１０からメモり１１へ出力されるアドレス２
０の変化を利用し、できるだけメモリ容量を削減できる
ようにアドレスの符号化を行い、この符号化データをト
レースメモリに格納する。また、デバッガ１６に取り込
む際には、この符号化データを元に戻し（復号化）て検
証を行う。次にこの方法を具体的に示す。図２は、メモ
リアドレス２０の変換方式の一例を示したものである。
ｔ０〜ｔ１３は、サイクル０からサイクル１３を示す。
ビットＢは、分岐状態であるか否かを示し、‘１’のと
き分岐なし、‘０’のとき分岐ありを示す。一般的に分
岐ありの場合は、アドレスが‘１’ずつ増加されず、今
までと異なったアドレス値を示すことでこれを認識でき
る。従って、アドレス値が順に‘１’ずつ増加している
場合は、分岐は行われず、命令を順に実行していること
を示す。Ｄ７〜Ｄ０は、分岐先アドレスを格納するフィ
ールドで、図２では１サイクルに８ビットを格納できる
場合を示している。例えば、サイクルｔ５でＢビットが
‘０’となり分岐したことを示しているが、この分岐先
アドレスは、サイクルｔ５〜ｔ８のＤ７〜Ｄ０ビットで
表される。この例ではアドレスは３２ビットで、サイク
ルｔ５における分岐先アドレスは２進数で、‘０１１０
１０１１，１１０００１１１，０１１０１１１０，００
００１１００’であることを示している。ちなみにサイ
クルｔ５〜ｔ８で分岐先アドレスを格納する場合は、最
も上位（左側）のビットから格納している。

【００１０】以上を図５に示すタイミングチャートで説
明する。図５はプロセッサの実行過程が、命令フェッ
チ、デコード１（プリデコード）、デコード２、実行の
４段パイプライン動作の場合を示している。ここでアド
レス１００はアドレス２００への分岐命令であり、図２
のサイクルｔ５に対応している。このアドレス１００の
分岐命令は実行ステップで分岐が決定するとすぐにアド
レス２００の命令からフェッチを開始する。そしてその
間フエッチされたアドレス１０１，１０２，１０３の命
令は実行すべきでない命令であり、不要となる（パイプ
ラインハザード）。これは図２におけるサイクルｔ６〜
ｔ８に対応する。このように分岐命令とその後のパイプ
ラインハザードのサイクルを利用して、従来、例えば３
２ビットで表される分岐先アドレスを８ビットずつに分
割して、これを４サイクルかけてメモリに格納すること
でメモリを効率良く使用することができる。図３は、別
の符号化方式を示したものである。これは、アドレスを
格納するフィールドを３２ビット分用意し、分岐命令間
の一般命令の数も格納することで分岐命令の分岐先アド
レス及び分岐命令以外の通常命令がどれだけ実行したか
を格納できる。例えば図３の例では、通常命令を３命令
実行した後に分岐命令を実行しており、その分岐先アド
レスは、分岐アドレス１で示される。その後、通常命令
が６命令続いた後に、分岐命令が実行され、その分岐先
アドレスは分岐アドレス２で示される。このような手順
によりアドレスの変化をトレースメモリに蓄積すること
でトレースメモリの容量を削減することができる。

【００１１】図４は、別の実施例を示したもので、シリ
アルなビット列としてアドレス情報をトレースメモリに
格納する場合を示している。アドレス情報格納の開始
は、トレースメモリの左上となっており、ビット方向に
格納していき、ビット方向が全て埋まったらワード方向
に１行下がり、左から右へ格納するという手順を踏む。
シフタはビット方向に格納する際の位置合わせをするも
のであり、レジスタは一時的にデータを保持するための
もので、レジスタにビットが埋まったときにメモリに１
行分を書き込む。メモリ書き込み後はレジスタの値はリ
セットされ、次のアドレス情報が格納される。図４の例
では、スタートビットから右側に通常命令を示すビット
‘１’が５ビットあり、６ビット目に分岐命令を示すビ
ット‘０’がある。このことは通常命令を５命令実行し
た後に、分岐命令を実行しており、分岐命令の分岐先ア
ドレスは分岐命令を示すビット‘０’の後の決まった長
さで示される。図４の場合、分岐先アドレスが１０ビッ
トの場合を示している。また、上記図４の実施例におい
て、トレースメモリとして、シリアルアクセスメモリで
構成したトレースメモリを用い、シーケンシャルな命令
についてはその判別ビットとして「１」を、分岐命令に
ついてはその判別ビットとして「０」、および分岐先ア
ドレスを上記シリアルアクセスメモリで構成したトレー
スメモリに順次シフトさせながら格納するようにすれ
ば、レジスタを用いることなく簡単な回路構成で高速
に、しかも少ないメモリ容量で、多くの実行履歴を格納
することが可能となる。以上により、トレースメモリを
有効かつ最小限のメモリ容量で実現でき、プログラムア
ドレスの推移の情報を格納することができる。

【００１２】

【効果】（１）解決手段１による発明（請求項１に係る
発明）について プログラムアドレスのトレースの際、アドレスがシーケ
ンシャルな動作をしているか、それ以外の動作をしてい
るかを特定ビットで表すことにより、すべてのアドレス
をトレースするときよりもメモリ容量を削減することが
可能となり、さらに、分岐先のアドレスをパイプライン
ハザード期間に分割してトレースメモリに記憶させるこ
とにより、分岐先のアドレスの全ビットを一括して記憶
させる場合よりも、メモリ容量を削減することも可能と
なり、チップ面積を縮小することができる。 （２）解決手段２による発明（請求項２に係る発明）に
ついて プログラムアドレスのトレースの際、アドレスがシーケ
ンシャルな動作をしている場合をカウントしたカウンタ
値と分岐先アドレスのみをアドレストレースメモリに記
憶させることにより、アドレスのメモリ容量を削減する
ことが可能となり、チップ面積を縮小することができ
る。 （３）解決手段３による発明（請求項３に係る発明）に
ついて プログラムアドレスのトレースの際、シーケンシャルな
動作をしているときのアドレス変化に対する情報“１
（または０）”と、分岐が発生した場合、アドレスの先
頭に“０（または１）”を付けた分岐先アドレスのみを
アドレストレースメモリに記憶させることにより、アド
レスのメモリ容量を削減することが可能となり、チップ
面積を縮小することができる。 （４）解決手段４による発明（請求項４に係る発明）に
ついて プログラムアドレスのトレースの際、シーケンシャルな
動作をしているときのアドレス変化に対する情報“１
（または０）”と、分岐が発生した場合、アドレスの先
頭に“０（または１）”を付けた分岐先アドレスのみを
シリアルアクセスメモリで構成したアドレストレースメ
モリに順次記憶させることにより、回路構成を簡素化で
き、高速化が可能で、かつアドレスのメモリ容量を削減
することが可能となり、チップ面積を縮小することがで
きる。

【図面の簡単な説明】

【図１】は、本発明のトレースメモリ内蔵プロセッサを
用いてデバッグを行うためのシステムの構成図。

【図２】は、パイプラインハザード期間を利用してアド
レス情報をトレースメモリに格納する際のメモリの内容
を示す図。

【図３】は、分岐アドレスと連続アドレスのカウント値
をトレースメモリに格納する際のメモリの内容を示す
図。

【図４】は、インクリメント情報と分岐アドレスをシリ
アルにトレースメモリに格納するための構成及びメモリ
の内容を示す図。

【図５】は、４段のパイプライン動作を示すタイミング
チャート。

【図６】は、分岐元アドレスと分岐先アドレスのみをト
レースする従来のトレースメモリの内容を示す図。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 平井敬康 東京都大田区中馬込１丁目３番６号 株式 会社リコー内

Claims (4)

【特許請求の範囲】
1. 【請求項１】プログラムアドレスのトレースの際、アド
   レスのシーケンシャルな動作または分岐動作の違いを特
   定ビットで表し、これをアドレスの代わりにトレースメ
   モリに記憶し、分岐の際、パイプラインの段数だけ分岐
   先アドレスを分割し、パイプラインハザード期間にこの
   分割された分岐先アドレスと分岐を表す特定ビットをト
   レースメモリへ記憶させることを特徴とするトレースメ
   モリ内蔵プロセッサ。
2. 【請求項２】プログラムアドレスのトレースの際、アド
   レスのシーケンシャルな変化の数をカウントするカウン
   タを有し、アドレスの分岐が発生した場合は分岐先アド
   レスと上記カウンタのカウンタ値をトレースメモリに記
   憶させることを特徴とするトレースメモリ内蔵プロセッ
   サ。
3. 【請求項３】プログラムアドレスのトレースの際、アド
   レスのシーケンシャルな変化に対してはその変化毎に”
   １”（または“０”）を１ビットづつシフトさせながら
   レジスタに書き込むとともに、アドレスの分岐が発生し
   た場合、アドレスの先頭に”０”（または“１”）を付
   けた分岐先アドレスをシフトさせながら、さらにレジス
   タに書き込み、レジスタの全ての桁にデータが書き込ま
   れたとき、上記レジスタのデータをトレースメモリに記
   憶させることを特徴とするトレースメモリ内蔵プロセッ
   サ。
4. 【請求項４】プログラムアドレスのトレースの際、シー
   ケンシャルなアドレスの変化に対しては”１”（または
   “０”）を１ビットづつシリアルアクセスメモリで構成
   したトレースメモリにシフトさせながら書き込み、アド
   レスの分岐が発生した場合、アドレスの先頭に”０”
   （または“１”）を付けた分岐先アドレスを前のデータ
   の後に引き続いてシフトさせながら上記シリアルアクセ
   スメモリで構成したトレースメモリに書き込むことで、
   アドレス情報をアドレストレースメモリに記憶させるこ
   とを特徴とするトレースメモリ内蔵プロセッサ。