JPH05158690A - 並列演算回路 - Google Patents
並列演算回路Info
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- JPH05158690A JPH05158690A JP3319399A JP31939991A JPH05158690A JP H05158690 A JPH05158690 A JP H05158690A JP 3319399 A JP3319399 A JP 3319399A JP 31939991 A JP31939991 A JP 31939991A JP H05158690 A JPH05158690 A JP H05158690A
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- input
- instruction code
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Abstract
(57)【要約】
【目的】 複数の演算器と命令レジスタとを有し、複数
の演算器を並列に動作させる並列演算回路に関し、命令
レジスタを有効に使用し、また高速に処理することを目
的とする。 【構成】 並列演算回路は演算器１１1 〜１１n ，命令
レジスタ１２1 〜１２n ，デコーダ１３1 〜１３n ，デ
ータレジスタ１４及び制御手段１５より構成される。制
御手段１５は入力命令コード毎にそれ以前の入力命令コ
ードとの依存性をチェックした後、入力命令コードが実
行されるまでの待ちサイクル数を複数の命令レジスタ１
２1 〜１２n のうち入力命令コードが格納される命令レ
ジスタに書き込む。
の演算器を並列に動作させる並列演算回路に関し、命令
レジスタを有効に使用し、また高速に処理することを目
的とする。 【構成】 並列演算回路は演算器１１1 〜１１n ，命令
レジスタ１２1 〜１２n ，デコーダ１３1 〜１３n ，デ
ータレジスタ１４及び制御手段１５より構成される。制
御手段１５は入力命令コード毎にそれ以前の入力命令コ
ードとの依存性をチェックした後、入力命令コードが実
行されるまでの待ちサイクル数を複数の命令レジスタ１
２1 〜１２n のうち入力命令コードが格納される命令レ
ジスタに書き込む。
Description
【０００１】
【産業上の利用分野】本発明は並列演算回路に係り、特
に複数の演算器と命令レジスタを有し、複数の演算器を
並列に動作させる並列演算回路に関する。
に複数の演算器と命令レジスタを有し、複数の演算器を
並列に動作させる並列演算回路に関する。
【０００２】画像処理や数値演算処理を高速に行なう必
要のある計算機において、複数の演算器を同一チップに
集積し、同時に演算させることができれば非常に高速な
性能が得られる。このためには、複数の演算器に同時に
命令と入力データを供給する必要がある。
要のある計算機において、複数の演算器を同一チップに
集積し、同時に演算させることができれば非常に高速な
性能が得られる。このためには、複数の演算器に同時に
命令と入力データを供給する必要がある。
【０００３】
【従来の技術】図６は本出願人が先に提案した並列演算
回路の一例の構成図を示す。同図中、並列演算回路は３
個の演算器２１1 ，２１2 及び２１3 と、演算器２
１1 ，２１ 2 及び２１3 に夫々対応して設けられた３個
の命令レジスタ２２1，２２2 及び２２3 と、命令レジ
スタ２２1 ，２２2 及び２２3 に夫々対応して設けられ
た３個のデコーダ２３1 ，２３2 及び２３3 と、制御ブ
ロック２４，ディペンデンシコントローラ２５及びデー
タレジスタ２６とから構成される。
回路の一例の構成図を示す。同図中、並列演算回路は３
個の演算器２１1 ，２１2 及び２１3 と、演算器２
１1 ，２１ 2 及び２１3 に夫々対応して設けられた３個
の命令レジスタ２２1，２２2 及び２２3 と、命令レジ
スタ２２1 ，２２2 及び２２3 に夫々対応して設けられ
た３個のデコーダ２３1 ，２３2 及び２３3 と、制御ブ
ロック２４，ディペンデンシコントローラ２５及びデー
タレジスタ２６とから構成される。
【０００４】この並列演算回路の動作について説明する
に、まず外部から、図７に示す如きフォーマットで例え
ば３２ビット幅の命令コードが制御ブロック２４に入力
されると共に、ディペンデンシコントローラ２５に入力
される。
に、まず外部から、図７に示す如きフォーマットで例え
ば３２ビット幅の命令コードが制御ブロック２４に入力
されると共に、ディペンデンシコントローラ２５に入力
される。
【０００５】図７において、命令コードは演算命令コー
ドＩ，アドレスII-1，II-2及びII-3よりなる。アドレス
II-1，II-2及びII-3はデータレジスタ１４のアドレスを
示す。制御ブロック２４は上記の命令コードを解読し
て、その解読結果に基づき命令レジスタ２２1 ，２２2
及び２２3 に夫々振り分けて入力する。
ドＩ，アドレスII-1，II-2及びII-3よりなる。アドレス
II-1，II-2及びII-3はデータレジスタ１４のアドレスを
示す。制御ブロック２４は上記の命令コードを解読し
て、その解読結果に基づき命令レジスタ２２1 ，２２2
及び２２3 に夫々振り分けて入力する。
【０００６】一方、ディペンデンシコントローラ２５は
入力命令コードが連続して入力される場合に、今回の命
令に基づく演算が、それ以前に入力された命令に基づく
演算結果を使用しなければならないような場合、上記演
算結果が得られないと今回の命令を実行できないので、
このような過去の演算結果との依存性がある命令コード
であるか否かを検出するために、命令のデコードを行な
って先に読み込んだ命令のアドレスと一致するか否か判
別する。
入力命令コードが連続して入力される場合に、今回の命
令に基づく演算が、それ以前に入力された命令に基づく
演算結果を使用しなければならないような場合、上記演
算結果が得られないと今回の命令を実行できないので、
このような過去の演算結果との依存性がある命令コード
であるか否かを検出するために、命令のデコードを行な
って先に読み込んだ命令のアドレスと一致するか否か判
別する。
【０００７】ディペンデンシコントローラ２５は上記の
アドレスの一致を検出すると、今回の入力命令コードに
依存性がある（ディペンデンシが発生した）と判断して
命令レジスタ２２1 〜２２3 にＮＯＰ（ノー・オペレー
ション命令）を記述して実行サイクルの調整をする。
アドレスの一致を検出すると、今回の入力命令コードに
依存性がある（ディペンデンシが発生した）と判断して
命令レジスタ２２1 〜２２3 にＮＯＰ（ノー・オペレー
ション命令）を記述して実行サイクルの調整をする。
【０００８】命令レジスタ２２1 〜２２3 の夫々に入力
された命令コードは命令レジスタ２２1 〜２２3 に格納
された後、デコーダ２３1 〜２３3 により解析される。
デコーダ２３1 〜２３3 は１クロックサイクル毎に、対
応して設けられている命令レジスタ２２1 〜２２3 から
１個の命令を読み出して詳細に解析し、その解析結果を
演算器２１1 〜２１3 に供給する。
された命令コードは命令レジスタ２２1 〜２２3 に格納
された後、デコーダ２３1 〜２３3 により解析される。
デコーダ２３1 〜２３3 は１クロックサイクル毎に、対
応して設けられている命令レジスタ２２1 〜２２3 から
１個の命令を読み出して詳細に解析し、その解析結果を
演算器２１1 〜２１3 に供給する。
【０００９】演算器２１1 はデコーダ２３1 からの命令
に従い、必要に応じてデータレジスタ２６から読み出し
たデータの演算を行ない、得られた演算結果をデータレ
ジスタ２６に格納する。一方、演算器２１2 及び２１3
も演算器２１1 と同時に、デコーダ２２2 ，２２3 から
の命令に従い、データレジスタ２６から読み出したデー
タの演算を行ない、得られた演算結果はデータレジスタ
２６に格納する。
に従い、必要に応じてデータレジスタ２６から読み出し
たデータの演算を行ない、得られた演算結果をデータレ
ジスタ２６に格納する。一方、演算器２１2 及び２１3
も演算器２１1 と同時に、デコーダ２２2 ，２２3 から
の命令に従い、データレジスタ２６から読み出したデー
タの演算を行ない、得られた演算結果はデータレジスタ
２６に格納する。
【００１０】これにより、演算器２１1 〜２１3 は各々
別々のデータ（演算結果）を同時に演算（すなわち並列
演算）し、かつ、一つのデータの分割された各部分の演
算処理を順次時間をずらして直列処理するパイプライン
処理を行なう。かかる本出願人の提案回路によれば、３
個の命令レジスタ２２1 〜２２3 に対して命令を同時に
供給するようにしているため、演算器２１1 〜２１3 に
よって効率よくパイプライン処理ができる。
別々のデータ（演算結果）を同時に演算（すなわち並列
演算）し、かつ、一つのデータの分割された各部分の演
算処理を順次時間をずらして直列処理するパイプライン
処理を行なう。かかる本出願人の提案回路によれば、３
個の命令レジスタ２２1 〜２２3 に対して命令を同時に
供給するようにしているため、演算器２１1 〜２１3 に
よって効率よくパイプライン処理ができる。
【００１１】
【発明が解決しようとする課題】しかるに、前記した本
出願人の提案回路では、ディペンデンシコントローラ２
５によって命令の依存性（ディペンデンシ）を調べるた
めに、命令のデコードを行ない、命令が演算器２１1 〜
２１3 のどれを使用するかをチェックする必要があり、
そのため図７のフォーマットの命令コードの大部分をデ
コードしなければならず、ディペンデンシのチェックに
時間がかかってしまう。
出願人の提案回路では、ディペンデンシコントローラ２
５によって命令の依存性（ディペンデンシ）を調べるた
めに、命令のデコードを行ない、命令が演算器２１1 〜
２１3 のどれを使用するかをチェックする必要があり、
そのため図７のフォーマットの命令コードの大部分をデ
コードしなければならず、ディペンデンシのチェックに
時間がかかってしまう。
【００１２】また、３個の命令レジスタ２２1 〜２２3
と３個の演算器２１1 〜２１3 で３段のパイプライン処
理をする場合、ディペンデンシが１個発生するとＮＯＰ
を２個挿入しなければならない場合が生ずるので、命令
レジスタ２２1 〜２２3 のいずれかがオーバーフローす
ることがある。そこで、上記の本出願人の提案回路では
ディペンデンシコントローラ２５から制御信号を送出し
て、命令レジスタが空くまでデコーダ２３1 〜２３3 に
よるデコードを待つようにしているが、命令レジスタ２
２1 〜２２3 にＮＯＰを記述するために命令レジスタ２
２1 〜２２3 を有効に使用していないという問題があ
る。
と３個の演算器２１1 〜２１3 で３段のパイプライン処
理をする場合、ディペンデンシが１個発生するとＮＯＰ
を２個挿入しなければならない場合が生ずるので、命令
レジスタ２２1 〜２２3 のいずれかがオーバーフローす
ることがある。そこで、上記の本出願人の提案回路では
ディペンデンシコントローラ２５から制御信号を送出し
て、命令レジスタが空くまでデコーダ２３1 〜２３3 に
よるデコードを待つようにしているが、命令レジスタ２
２1 〜２２3 にＮＯＰを記述するために命令レジスタ２
２1 〜２２3 を有効に使用していないという問題があ
る。
【００１３】本発明は以上の点に鑑みなされたもので、
命令コードのフォーマットを変更し、命令レジスタ中に
命令実行までの待ちサイクルを記述することにより上記
の課題を解決した並列演算回路を提供することを目的と
する。
命令コードのフォーマットを変更し、命令レジスタ中に
命令実行までの待ちサイクルを記述することにより上記
の課題を解決した並列演算回路を提供することを目的と
する。
【００１４】
【課題を解決するための手段】図１は本発明の原理構成
図を示す。同図に示すように本発明の並列演算回路は、
ｎ個（ただし、ｎは２以上の整数）の演算器１１1 〜１
１n と、演算器１１1 〜１１n に夫々対応して設けられ
た命令レジスタ１２1 〜１２n と、命令レジスタ１２1
〜１２n の夫々に格納された命令コードを読み出して解
析し、その解析結果を複数の演算器１１1 〜１１n に別
々に供給するデコーダ１３1 〜１３n と、演算器１１1
〜１１n に対してデータを供給すると共に、演算器１１
1 〜１１ n で演算して得られたデータを格納するデータ
レジスタ１４と、制御手段１５とから構成されており、
制御手段１５に特徴がある。
図を示す。同図に示すように本発明の並列演算回路は、
ｎ個（ただし、ｎは２以上の整数）の演算器１１1 〜１
１n と、演算器１１1 〜１１n に夫々対応して設けられ
た命令レジスタ１２1 〜１２n と、命令レジスタ１２1
〜１２n の夫々に格納された命令コードを読み出して解
析し、その解析結果を複数の演算器１１1 〜１１n に別
々に供給するデコーダ１３1 〜１３n と、演算器１１1
〜１１n に対してデータを供給すると共に、演算器１１
1 〜１１ n で演算して得られたデータを格納するデータ
レジスタ１４と、制御手段１５とから構成されており、
制御手段１５に特徴がある。
【００１５】制御手段１５は入力命令毎にそれ以前の入
力命令コードとの依存性をチェックした後、入力命令コ
ードが実行されるまでの待ちサイクル数を命令レジスタ
１２ 1 〜１２n のうち入力命令コードが格納される命令
レジスタに書き込む。
力命令コードとの依存性をチェックした後、入力命令コ
ードが実行されるまでの待ちサイクル数を命令レジスタ
１２ 1 〜１２n のうち入力命令コードが格納される命令
レジスタに書き込む。
【００１６】また、本発明では入力命令コードは演算時
に使用する演算器の種類を示すタグを含んでおり、また
そのタグを識別して命令レジスタ１２1 〜１２n のうち
演算時に使用する一の演算器に対応して設けられた一の
命令レジスタに入力命令コード中の命令コードを書き込
む識別及び書き込み手段が設けられる。
に使用する演算器の種類を示すタグを含んでおり、また
そのタグを識別して命令レジスタ１２1 〜１２n のうち
演算時に使用する一の演算器に対応して設けられた一の
命令レジスタに入力命令コード中の命令コードを書き込
む識別及び書き込み手段が設けられる。
【００１７】
【作用】本発明では前記制御手段１５により、入力命令
コードに依存性があるときであっても、その入力命令コ
ードが実行されるまでの待ちサイクル数が命令レジスタ
１２1 〜１２3 のうち対応する一の命令レジスタに書き
込まれるだけであるため、ＮＯＰを上記の一の命令レジ
スタに、書き込む必要がなくなる。
コードに依存性があるときであっても、その入力命令コ
ードが実行されるまでの待ちサイクル数が命令レジスタ
１２1 〜１２3 のうち対応する一の命令レジスタに書き
込まれるだけであるため、ＮＯＰを上記の一の命令レジ
スタに、書き込む必要がなくなる。
【００１８】また、前記識別及び書き込み手段により入
力命令コード中のタグに基づいて演算に使用する演算器
に対応する命令レジスタにその入力命令コード中の命令
コード部分を書き込むようにしているため、命令コード
の命令レジスタへの書き込みの際に命令コードを詳細に
デコードしなくとも、その命令コードを目的の命令レジ
スタに迅速に書き込むことができる。
力命令コード中のタグに基づいて演算に使用する演算器
に対応する命令レジスタにその入力命令コード中の命令
コード部分を書き込むようにしているため、命令コード
の命令レジスタへの書き込みの際に命令コードを詳細に
デコードしなくとも、その命令コードを目的の命令レジ
スタに迅速に書き込むことができる。
【００１９】
【実施例】図２は本発明の一実施例の構成図を示す。同
図中、図１と同一構成部分には同一符号を付してある。
本実施例は図１のｎが“３”の場合の例である。図２に
おいて、比較器１８1 〜１８3 は夫々同一構成で、演算
器１１1 〜１１3 の各々に個別に割り当てられたコード
のうち対応する一のコードと、入力命令コード中のタグ
の値とを夫々比較し、両者が一致したときに入力命令コ
ード中の命令コードを命令レジスタ１２1〜１２3 に書
き込む。
図中、図１と同一構成部分には同一符号を付してある。
本実施例は図１のｎが“３”の場合の例である。図２に
おいて、比較器１８1 〜１８3 は夫々同一構成で、演算
器１１1 〜１１3 の各々に個別に割り当てられたコード
のうち対応する一のコードと、入力命令コード中のタグ
の値とを夫々比較し、両者が一致したときに入力命令コ
ード中の命令コードを命令レジスタ１２1〜１２3 に書
き込む。
【００２０】ディペンデンシコントローラ１９は前記し
た制御手段１５を構成しており、タグ付入力命令コード
毎に依存性がある命令コードであるか否か検出し、その
検出結果に基づき命令レジスタに各命令が実行されるま
での待ちサイクル数を書き込む。依存性がない場合は上
記待ちサイクル数はゼロであり、依存性がある場合は待
ちサイクル数はそれを示す数値であり、ＮＯＰとは異な
る。
た制御手段１５を構成しており、タグ付入力命令コード
毎に依存性がある命令コードであるか否か検出し、その
検出結果に基づき命令レジスタに各命令が実行されるま
での待ちサイクル数を書き込む。依存性がない場合は上
記待ちサイクル数はゼロであり、依存性がある場合は待
ちサイクル数はそれを示す数値であり、ＮＯＰとは異な
る。
【００２１】図３は上記のタグ付入力命令コードのフォ
ーマットを示す。同図中、図７と同一構成部分には同一
符号を付し、その説明を省略する。図３において、III
は演算器タグで、演算命令コードＩ，アドレスII-1〜II
-3の夫々に時系列的に合成されており、かつ、先頭に配
置されている。
ーマットを示す。同図中、図７と同一構成部分には同一
符号を付し、その説明を省略する。図３において、III
は演算器タグで、演算命令コードＩ，アドレスII-1〜II
-3の夫々に時系列的に合成されており、かつ、先頭に配
置されている。
【００２２】この演算器タグIII は演算器の種類（アド
レス）を示す値で、演算器の個数によってビット数が決
まる。ここでは、演算器は１１1 〜１１3 の３個である
から、タグIII は２ビットである。タグIII は命令コー
ド中の任意の連続したビット位置に書き込まれるが、識
別し易さのため、図３の如く命令コードの先頭に付加さ
れるか、又は命令コードの最後に付加されるのが望まし
い。
レス）を示す値で、演算器の個数によってビット数が決
まる。ここでは、演算器は１１1 〜１１3 の３個である
から、タグIII は２ビットである。タグIII は命令コー
ド中の任意の連続したビット位置に書き込まれるが、識
別し易さのため、図３の如く命令コードの先頭に付加さ
れるか、又は命令コードの最後に付加されるのが望まし
い。
【００２３】比較器１８1 〜１８3 の各々の要部は例え
ば図４に示す如き構成とされている。同図中、比較器の
要部は２入力排他的否定論理和回路（ＥＮＯＲ回路）３
１及び３２と、それらＥＮＯＲ回路３１，３２の出力が
供給される２入力ＡＮＤ回路３３とから構成されてい
る。ＥＮＯＲ回路３１には前記２ビットのタグIII の第
１ビットＡ１と演算器１１1 〜１１3 のうち対応して設
けられている演算器に割り当てられている２ビットのコ
ードの第１ビットＢ１とが入力され、ＥＮＯＲ回路３２
にはタグIII の第２ビットＡ２と、上記２ビットのコー
ドの第２ビットＢ２とが入力される。
ば図４に示す如き構成とされている。同図中、比較器の
要部は２入力排他的否定論理和回路（ＥＮＯＲ回路）３
１及び３２と、それらＥＮＯＲ回路３１，３２の出力が
供給される２入力ＡＮＤ回路３３とから構成されてい
る。ＥＮＯＲ回路３１には前記２ビットのタグIII の第
１ビットＡ１と演算器１１1 〜１１3 のうち対応して設
けられている演算器に割り当てられている２ビットのコ
ードの第１ビットＢ１とが入力され、ＥＮＯＲ回路３２
にはタグIII の第２ビットＡ２と、上記２ビットのコー
ドの第２ビットＢ２とが入力される。
【００２４】これにより、上記の２ビットのタグIII の
２ビットＡ１，Ａ２と、２ビットのコードＢ１，Ｂ２と
が一致すると、ＥＮＯＲ回路３１及び３２の各出力信号
は夫々ハイレベルとなり、よってＡＮＤ回路３３の出力
信号はハイレベルとなる。これに対し、上記のタグIII
の２ビットＡ１，Ａ２とコードの２ビットＢ１，Ｂ２が
不一致のときには、ＥＮＯＲ回路３１及び３２の少なく
ともいずれか一方の出力信号がローレベルとなるため、
ＡＮＤ回路３３の出力信号もローレベルとなる。
２ビットＡ１，Ａ２と、２ビットのコードＢ１，Ｂ２と
が一致すると、ＥＮＯＲ回路３１及び３２の各出力信号
は夫々ハイレベルとなり、よってＡＮＤ回路３３の出力
信号はハイレベルとなる。これに対し、上記のタグIII
の２ビットＡ１，Ａ２とコードの２ビットＢ１，Ｂ２が
不一致のときには、ＥＮＯＲ回路３１及び３２の少なく
ともいずれか一方の出力信号がローレベルとなるため、
ＡＮＤ回路３３の出力信号もローレベルとなる。
【００２５】ＡＮＤ回路３３の出力信号は比較器１８1
（１８2，１８3 も同様）内のマルチプレクサ（図示せ
ず）に入力され、図３のフォーマットのタグ付命令コー
ドのうち、演算器タグIII を除いた残りのコード部分を
上記マルチプレクサにより通過又は阻止させる。すなわ
ち、上記の演算器タグIII を除いた残りのコード部分は
ＡＮＤ回路３５の出力信号がハイレベルのときのみ上記
マルチプレクサを通過出力される。
（１８2，１８3 も同様）内のマルチプレクサ（図示せ
ず）に入力され、図３のフォーマットのタグ付命令コー
ドのうち、演算器タグIII を除いた残りのコード部分を
上記マルチプレクサにより通過又は阻止させる。すなわ
ち、上記の演算器タグIII を除いた残りのコード部分は
ＡＮＤ回路３５の出力信号がハイレベルのときのみ上記
マルチプレクサを通過出力される。
【００２６】次に図２の実施例の動作について説明す
る。同図中、外部から入力された図３のフォーマットの
タグ付入力命令コードはディペンデンシコントローラ１
９に入力される一方、比較器１８1 〜１８3 に夫々入力
される。比較器１８1 〜１８3 は夫々図４と共に説明し
たように入力命令コード中の最初の２ビットの演算器タ
グIII と、比較器１８1 〜１８3 の各々に予め入力され
ている演算器１１1 〜１１3 固有の２ビットのコード＃
１〜＃３とを比較し、両者が一致するときのみ演算器タ
グIII を除いた命令コード部分（Ｉ，II-1〜II-3）を通
過させて、命令レジスタ１２1 〜１２3 のうち対応して
設けられている一の命令レジスタに入力する。
る。同図中、外部から入力された図３のフォーマットの
タグ付入力命令コードはディペンデンシコントローラ１
９に入力される一方、比較器１８1 〜１８3 に夫々入力
される。比較器１８1 〜１８3 は夫々図４と共に説明し
たように入力命令コード中の最初の２ビットの演算器タ
グIII と、比較器１８1 〜１８3 の各々に予め入力され
ている演算器１１1 〜１１3 固有の２ビットのコード＃
１〜＃３とを比較し、両者が一致するときのみ演算器タ
グIII を除いた命令コード部分（Ｉ，II-1〜II-3）を通
過させて、命令レジスタ１２1 〜１２3 のうち対応して
設けられている一の命令レジスタに入力する。
【００２７】従って、例えば演算器タグIII が演算器１
１1 を示している命令コードが入力された場合は、命令
コードを詳細にデコードしなくても、上記の比較によっ
て命令レジスタ１２1 に命令コード部分を格納すること
ができる。
１1 を示している命令コードが入力された場合は、命令
コードを詳細にデコードしなくても、上記の比較によっ
て命令レジスタ１２1 に命令コード部分を格納すること
ができる。
【００２８】一方、ディペンデンシコントローラ１９は
入力命令コードの前記依存性をチェックし、そのチェッ
ク結果に基づいてその入力命令コードが演算器１１1 〜
１１ 3 のいずれかにおいて演算実行されるまでの待ちサ
イクル数を、命令レジスタ１２1 〜１２3 のうち入力命
令コードが書き込まれるべき命令レジスタに書き込む。
以下、上記と同様にしてタグ付の命令コードが外部から
入力される毎に、上記の比較及びディペンデンシチェッ
クが行なわれ、命令コードと待ちサイクル数の命令レジ
スタ１２1 〜１２3 への書き込みが行なわれる。
入力命令コードの前記依存性をチェックし、そのチェッ
ク結果に基づいてその入力命令コードが演算器１１1 〜
１１ 3 のいずれかにおいて演算実行されるまでの待ちサ
イクル数を、命令レジスタ１２1 〜１２3 のうち入力命
令コードが書き込まれるべき命令レジスタに書き込む。
以下、上記と同様にしてタグ付の命令コードが外部から
入力される毎に、上記の比較及びディペンデンシチェッ
クが行なわれ、命令コードと待ちサイクル数の命令レジ
スタ１２1 〜１２3 への書き込みが行なわれる。
【００２９】これにより、命令レジスタ１２1 〜１２3
の各々のレコードビットの構成は図５に示す如くにな
る。同図に示すように命令レジスタレコードビットは、
図３の入力命令コード中、演算器タグIII を除いた残り
の演算命令コードＩ及びアドレスII-1〜II-3よりなる３
２ビットの命令コード４１と前記待ちサイクル数４２と
より構成されている。
の各々のレコードビットの構成は図５に示す如くにな
る。同図に示すように命令レジスタレコードビットは、
図３の入力命令コード中、演算器タグIII を除いた残り
の演算命令コードＩ及びアドレスII-1〜II-3よりなる３
２ビットの命令コード４１と前記待ちサイクル数４２と
より構成されている。
【００３０】待ちサイクル数４２は演算器１１1 〜１１
3 の最大演算サイクル数−１を越えることはない。３サ
イクルで演算を終了する演算器なら実行待ちサイクル数
は最大２である。本実施例では待ちサイクル数４２は２
ビットで表わせる。
3 の最大演算サイクル数−１を越えることはない。３サ
イクルで演算を終了する演算器なら実行待ちサイクル数
は最大２である。本実施例では待ちサイクル数４２は２
ビットで表わせる。
【００３１】図２の命令レジスタ１２1 〜１２3 に書き
込まれた上記の命令コード４１と待ちサイクル数４２は
デコーダ１３1 〜１３3 により読み出し解析され、その
解析結果に基づき演算器１１1 〜１１3 によりデータレ
ジスタ１４からの並列演算を行なわせ、かつ、３段のパ
イプライン処理を行なわせる。
込まれた上記の命令コード４１と待ちサイクル数４２は
デコーダ１３1 〜１３3 により読み出し解析され、その
解析結果に基づき演算器１１1 〜１１3 によりデータレ
ジスタ１４からの並列演算を行なわせ、かつ、３段のパ
イプライン処理を行なわせる。
【００３２】このとき、演算器１１1 〜１１3 のうち同
一の演算器を使用する命令が３個以上連続する場合は、
命令レジスタはオーバーフローしてしまうが、ＮＯＰを
記述しない分命令レジスタを従来より有効利用すること
ができる。この場合、命令レジスタ１２1 〜１２3 のう
ちオーバーフローしている命令レジスタは、命令レジス
タが空くまでデコードを待つように、ディペンデンシコ
ントローラ１９によって制御される。
一の演算器を使用する命令が３個以上連続する場合は、
命令レジスタはオーバーフローしてしまうが、ＮＯＰを
記述しない分命令レジスタを従来より有効利用すること
ができる。この場合、命令レジスタ１２1 〜１２3 のう
ちオーバーフローしている命令レジスタは、命令レジス
タが空くまでデコードを待つように、ディペンデンシコ
ントローラ１９によって制御される。
【００３３】このように、本実施例では比較器１８1 〜
１８3 によりタグとコードとを比較し、一致したとき
に、命令レジスタに命令を書き込むようにしているた
め、命令コードを詳細に解析（デコード）しなくてもよ
く、また比較器１８1 〜１８3 も各々図４に示す如く３
つのゲート回路で構成されており、高速でゲート数も少
なくできる。また命令レジスタ１２1 〜１２3 にＮＯＰ
を書く必要をなくすことができる。
１８3 によりタグとコードとを比較し、一致したとき
に、命令レジスタに命令を書き込むようにしているた
め、命令コードを詳細に解析（デコード）しなくてもよ
く、また比較器１８1 〜１８3 も各々図４に示す如く３
つのゲート回路で構成されており、高速でゲート数も少
なくできる。また命令レジスタ１２1 〜１２3 にＮＯＰ
を書く必要をなくすことができる。
【００３４】
【発明の効果】上述の如く、本発明によれば、入力命令
コードに依存性があるときであっても、ＮＯＰを命令レ
ジスタに書き込むことなく実行サイクルの調整ができる
ため、命令レジスタを従来に比し有効に活用することが
でき、また演算器タグを用いることにより、命令コード
を詳細にデコードしなくとも命令コードを目的の命令レ
ジスタに格納できるため、従来に比し高速に処理するこ
とができ、よって特に演算器の個数が大で、また命令コ
ード長が長い場合に好適である等の特長を有するもので
ある。
コードに依存性があるときであっても、ＮＯＰを命令レ
ジスタに書き込むことなく実行サイクルの調整ができる
ため、命令レジスタを従来に比し有効に活用することが
でき、また演算器タグを用いることにより、命令コード
を詳細にデコードしなくとも命令コードを目的の命令レ
ジスタに格納できるため、従来に比し高速に処理するこ
とができ、よって特に演算器の個数が大で、また命令コ
ード長が長い場合に好適である等の特長を有するもので
ある。
【図１】本発明の原理構成図である。
【図２】本発明の一実施例の構成図である。
【図３】本発明の一実施例の命令コードのフォーマット
を示す図である。
を示す図である。
【図４】比較器の要部の一実施例の回路図である。
【図５】命令レジスタレコードビットの構成図である。
【図６】本出願人が先に提案した並列演算回路の一例の
構成図である。
構成図である。
【図７】従来の命令コードの一例のフォーマットを示す
図である。
図である。
１１1 〜１１n 演算器 １２1 〜１２n 命令レジスタ １３1 〜１３n デコーダ １４ データレジスタ １５ 制御手段 １８1 〜１８3 比較器 １９ ディペンデンシコントローラ
Claims (3)
- 【請求項１】 夫々別々の演算を同時に行なう複数の演
算器（１１1 〜１１ n ）と、 該複数の演算器（１１1 〜１１n ）に夫々対応して設け
られた、入力命令コードを格納するための複数の命令レ
ジスタ（１２1 〜１２n ）と、 該複数の命令レジスタ（１２1 〜１２n ）の夫々に格納
された命令コードを読み出して解析し、その解析結果を
前記複数の演算器（１１1 〜１１n ）に別々に供給する
複数のデコーダ（１３1〜１３n ）と、 該複数の演算器（１１1 〜１１n ）に対してデータを供
給すると共に、該複数の演算器（１１1 〜１１n ）で演
算して得られたデータを格納するデータレジスタ（１
４）と、 前記入力命令コード毎にそれ以前の入力命令コードとの
依存性をチェックした後、該入力命令コードが実行され
るまでの待ちサイクル数を前記複数の命令レジスタ（１
２1 〜１２n ）のうち該入力命令コードが格納される命
令レジスタに書き込む制御手段（１５）とを有すること
を特徴とする並列演算回路。 - 【請求項２】 前記入力命令コードは前記複数の演算器
（１１1 〜１１n ）のうち演算時に使用する一の演算器
の種類を示すタグ（III ）を含み、該入力命令コード中
の該タグ（III ）を識別して前記複数の命令レジスタ
（１２1 〜１２ n ）のうち演算時に使用する一の演算器
に対応して設けられた命令レジスタに該入力命令コード
中の命令コード部分を書き込む識別及び書き込み手段
（１８1 〜１８3 ）を設けたことを特徴とする請求項１
記載の並列演算回路。 - 【請求項３】 前記識別及び書き込み手段（１８1 〜１
８3 ）は、前記複数の演算器（１１1 〜１１n ）の各々
に個別に割り当てられたコードのうち対応する一のコー
ドと、前記入力命令コード中の前記タグ（III ）の値と
を夫々比較し、両者が一致したときにそのときのコード
が示す一の演算器に対応して設けられている一の命令レ
ジスタに前記入力命令コード中の命令コード部分を書き
込む複数の比較器（１８1 〜１８3 ）よりなることを特
徴とする請求項２記載の並列演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3319399A JPH05158690A (ja) | 1991-12-03 | 1991-12-03 | 並列演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3319399A JPH05158690A (ja) | 1991-12-03 | 1991-12-03 | 並列演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05158690A true JPH05158690A (ja) | 1993-06-25 |
Family
ID=18109749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3319399A Withdrawn JPH05158690A (ja) | 1991-12-03 | 1991-12-03 | 並列演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05158690A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182168A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 演算装置及びその制御方法 |
-
1991
- 1991-12-03 JP JP3319399A patent/JPH05158690A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182168A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 演算装置及びその制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |