JPH11353231A - コンピュ―タシステムにおけるコンテクスト間のメモリシステム相互作用の特性の統計値を推定する方法 - Google Patents

コンピュ―タシステムにおけるコンテクスト間のメモリシステム相互作用の特性の統計値を推定する方法

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JPH11353231A
JPH11353231A JP10375362A JP37536298A JPH11353231A JP H11353231 A JPH11353231 A JP H11353231A JP 10375362 A JP10375362 A JP 10375362A JP 37536298 A JP37536298 A JP 37536298A JP H11353231 A JPH11353231 A JP H11353231A
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Abstract

(57)【要約】 【課題】 メモリサブシステムの特性の統計値を推定す
る方法を提供する。 【解決手段】 コンピュータシステムのメモリにより処
理されるメモリトランザクションを分析する方法におい
て、この方法は、メモリの１組のアドレスを選択する。
選択されたトランザクションがメモリにより処理される
間に、複数の連続的な所定のトランザクションからの状
態情報を選択されたアドレスに対して記録する。終了条
件に到達するまで選択及び記録段階を繰り返す。次い
で、記録された状態情報を統計学的に分析して、コンピ
ュータシステムにおけるコンテクスト間のメモリ相互作
用の特性の統計値を推定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、コンピュ
ータシステムの性能を測定することに係り、より詳細に
は、メモリサブシステムの特性の統計値を推定すること
に係る。
【０００２】
【従来の技術】近代的なコンピュータシステムが動作す
る速度は、キャッシュのようなメモリサブシステムや、
ＳＲＡＭ、ＤＲＡＭ、ディスク等を含む他のレベルのハ
イアラーキーメモリサブシステムの性能によりしばしば
制限される。キャッシュメモリは、空間的及び時間的位
置を共用するデータを記憶するよう意図される。他のメ
モリは、短時間及び長時間のいかなる数の編成方式でデ
ータを記憶することもできる。メモリトランザクション
の性能を分析しそして最適化するために、優れた測定ツ
ールが必要とされる。現在、メモリトランザクションを
特徴付ける詳細な情報を正確に測定しそして捕獲できる
ツールは、非常に僅かである。
【０００３】
【発明が解決しようとする課題】既存のハードウェア事
象カウンタは、キャッシュ参照又はキャッシュミスのよ
うな特定のメモリトランザクションに関連した個別の事
象を検出することはできるが、既知の事象カウンタは、
性能低下事象の原因及びこのような事象をいかに回避で
きるかを厳密に推定できるようにする詳細をほとんど与
えない。例えば、現在、データをアクセスする間に、ク
リーン又はダーティ、共用又は非共用といったキャッシ
ュブロックの状態に関する情報を得ることは著しく困難
である。又、どのメモリアドレスが実際にキャッシュに
常駐し、又はどのメモリアドレスが特定のキャッシュブ
ロックに対して競合しているかを決定することも非常に
困難である。というのは、既存のシステムは、アクセス
されるデータの仮想及び物理アドレスを得る容易な方法
を与えるものではないからである。
【０００４】同様に、性能低下事象を生じた特定のメモ
リ参照の原因を確かめることも困難である。その原因
は、特定のコンテクスト（例えば、プロセス、スレッ
ド、ハードウェアコンテクスト及び／又はアドレススペ
ース番号）に代わってプロセッサパイプラインにおいて
実行される命令であるか、種々の入力／出力デバイスか
ら発せられる直接メモリアクセス（ＤＭＡ）のようなプ
ロセッサパイプラインの外部のメモリ要求であるか、或
いはマルチプロセッサコンピュータシステムにおいて他
のプロセッサから発せられるキャッシュコヒレンシーメ
ッセージである。キャッシュのラインにおける特定のブ
ロック、メインメモリにおける物理的アドレス又は仮想
メモリにおけるページアドレスのようなメモリの特定領
域へのアクセスをサンプリングすることは、より一層困
難である。
【０００５】模擬又は計装を使用して、ロード及び記憶
命令によるもののようなプロセッサ開始アクセスに対し
てメモリアドレスを追跡することができる。しかしなが
ら、通常、模擬及び計装技術は、特に真の生産ワークロ
ードをもつ大規模システムに対し、最適に満たない測定
を与えるに足るシステムの真のオペレーションを妨げ
る。又、計装技術は、プログラムを変更又は増強するの
で、それらはメモリ及びキャッシュのレイアウトを本来
的に変更し、オリジナルシステムのメモリ性能を歪めて
しまう。例えば、命令キャッシュ競合は、プログラムの
計装バージョンと非計装バージョンとの間で著しく相違
する。しかしながら、メモリアクセスが、ＤＭＡトラン
ザクション又はマルチプロセッサにおけるキャッシュコ
ヒレンシートランザクションのような何らかの事象によ
るものであるときには、アクセスされるアドレスの追跡
は、通常、監視されるべきメモリシステムの部分のみに
ついて特に設計された特殊なハードウェアでしか行えな
い。
【０００６】更に、オペレーティングシステム及びアプ
リケーションソフトウェアを最適化するためには、メモ
リトランザクションに関する他の形式の情報、例えば、
異なる実行スレッド又はプロセスにより使用されるメモ
リの量、及び特定のメモリトランザクションを完了する
のに必要な時間の長さを入手できるのが有用である。更
に、おそらくはシステムが真のワークロードのもとで動
作している間でも命令スケジューリング及びデータ割り
当てを最適化するための情報を使用できれば、もっと有
用である。
【０００７】
【課題を解決するための手段】本発明によれば、コンピ
ュータシステムのメモリにより処理されたメモリトラン
ザクションを分析する方法が提供される。この方法は、
メモリの１組のアドレスを選択する。選択されたトラン
ザクションがメモリによって処理される間に、選択され
たアドレスに対し複数の連続的な所定のメモリトランザ
クションからの状態情報が記録される。選択及び記録段
階は、終了条件に達するまで繰り返される。次いで、記
録された状態情報が統計学的に分析され、コンピュータ
システムにおけるコンテクスト間のメモリ相互作用の特
性の統計値を推定する。
【０００８】
【発明の実施の形態】システムの概要 図１は、ここに述べるようにメモリトランザクションサ
ンプリング技術を使用することのできるコンピュータシ
ステム１００を示す。このシステム１００は、バスライ
ン１４０で接続された１つ以上のプロセッサ１１０、メ
モリ１２０及び入力／出力インターフェイス（Ｉ／Ｏ）
１３０を備えている。各プロセッサ１１０は、例えば、
デジタルイクイップメント社のＡｌｐｈａ２１２６４プ
ロセッサのように、プロセッサパイプライン１１１と、
命令キャッシュ（Ｉキャッシュ）１１２と、データキャ
ッシュ（Ｄキャッシュ）１１３とを含む集積半導体チッ
プにおいて実施することができる。パイプライン１１１
は、命令を処理するための複数の直列に配置された段、
例えば、フェッチユニット、マップユニット、イッシュ
ーユニット、１つ以上の実行ユニット及びリタイアユニ
ットを含むことができる。又、プロセッサチップは、種
々のメモリのアドレスに記憶されたデータをアクセスす
る間にキャッシュ状態情報をサンプリングするための以
下に詳細に述べるハードウェア１１９も備えている。
【０００９】メモリ１２０は、ボードレベルキャッシュ
（Ｂキャッシュ）１２１と、揮発性メモリ（ＤＲＡＭ）
１２２と、永続的メモリ（ディスク）１２３とを含むハ
イアラーキー構成をとることができる。Ｉ／Ｏ１３０
は、他のプロセッサ、キーボード、モニタへのメモリチ
ャンネル、及び他のコンピュータシステムへのネットワ
ークコントローラのようなＩ／Ｏデバイスを用いてシス
テム１００に対してデータを入力及び出力するのに使用
できる。
【００１０】メモリトランザクション 一般に、メモリトランザクションは、ここでは、ある位
置から別の位置へデータを移動させるオペレーション、
例えば、ロード及び記憶、直接メモリアクセス（ＤＭ
Ａ）オペレーション、及び多数のプロセッサ又は実行ス
レッドがデータを同時にアクセスする場合のコヒレンシ
ートランザクションとして定義される。オペレーション システム１００のオペレーション中に、ソフトウェアプ
ログラムの命令及びデータはメモリ１２０に記憶され
る。命令は、既知のコンパイラー、リンカー及びローダ
ー技術を用いて従来の仕方で発生される。命令は、Ｉキ
ャッシュ１１２を経て１つのプロセッサ１１０のパイプ
ライン１１１に転送され、そしてデータはＤキャッシュ
１１３を経て転送される。パイプライン１１１では、命
令が実行のためにデコードされる。命令キャッシュ（Ｉ
キャッシュ）１１２は、プロセッサパイプライン１１１
により実行される命令をフェッチするためにパイプライ
ンによりアクセスされる。ある命令、例えば、ロード及
び記憶命令は、Ｄキャッシュ１１３を経てメモリに記憶
されたデータ（Ｒ／Ｗ）をアクセスする。他の命令、例
えば、分岐及びジャンプ命令は、プログラムの実行流を
制御する。又、データは、直接メモリアクセス（ＤＭ
Ａ）及びキャッシュコヒレンシーオペレーションにより
転送することもできる。いずれかのメモリのデータがア
クセスされる間に詳細な性能情報を収集するのが望まし
い。
【００１１】メモリトランザクションサンプリング 図２は、メモリトランザクションをサンプリングする構
成を示す。キャッシュ２００は、複数のライン２０２を
含む。キャッシュは、直接マップ式でもよいし又はセッ
ト連想式でもよい。各ラインは、１つ以上のブロック２
０１より成る。直接マップ式キャッシュのラインは、単
一のブロックのみを含み、一方、Ｎ路のセット連想式キ
ャッシュのラインは、各々、Ｎ個のブロックを含む。例
えば、４路のセット連想式キャッシュでは、１つのライ
ンが、ある数の下位アドレスビットを共通にもつ４つの
異なるメモリアドレスのデータを記憶する。アクセス中
に、キャッシュラインインデックスによりラインが参照
された後に、各ブロックを検査して、ラインが所要デー
タを記憶するかどうか決定しなければならない。これ
は、タグ２１０で行われる。ブロックをいかに検査する
かの厳密な詳細は、セット連想式キャッシュの実施によ
って左右される。又、各ブロックには、データ２２０及
び状態情報２３０も関連される。タグ、データ及び状態
を記憶するのに異なる物理的ハードウェアを使用するこ
ともできる。
【００１２】図２に示す構成体は、変換ルックアサイド
バッファ（ＴＬＢ）２４０と、トリガーファンクション
２５０と、カウンター２６５と、選択ファンクション２
６０と、サンプリングバッファ３０１−３０３と、サン
プリングソフトウェア２８０も備えている。システムの
オペレーション中に、トランザクション入力がライン２
４１を経て変換ルックアサイドバッファ（ＴＬＢ）２４
０へ送られる。このトランザクション入力は、仮想アド
レス（ＶＡ）と、アドレススペース番号（ＡＳＮ）のよ
うなコンテクスト識別子と、そしてマルチスレッド式プ
ロセッサ設計の場合には、ハードウェアコンテクスト識
別子（ＨＣＩ）とを含むことができる。又、入力は、実
行されるべきアクセスオペレーションの形式（Ｒ／Ｗ／
ＤＭＡ）も含むことができる。
【００１３】ＴＬＢ２４０は、仮想アドレスを物理アド
レスへと変換する。通常、ある数の下位（例えば、８−
１６）ビットより成るアドレス（物理的にインデックス
されるキャッシュについては物理的アドレス又は仮想的
にインデックスされるキャッシュについては仮想アドレ
ス）の一部分は、ライン２４２’にキャッシュ２００へ
のインデックスを形成するのに使用される。このインデ
ックスは、特定のキャッシュライン２０２を選択する。
次いで、選択されたキャッシュライン２０２内でブロッ
ク２０１の各々にルックアップオペレーションを実行し
て、ラインのブロックに適当なデータが存在するかどう
か決定する。アクセスオペレーションに基づき、データ
は、ライン２５１及び２５２において読み取り又は書き
込みすることができる。
【００１４】ライン内のいずれのブロックにも適当なデ
ータが見つからない場合には、新たなデータのための場
所を作るためにキャッシュから他のデータが追放され
る。この追放されるデータがダーティであり、即ちキャ
ッシュに記憶されたデータのバージョンが変更されそし
てその周囲レベルのメモリハイアラーキーに記憶された
ダーティデータのコピーが一貫したものでない場合に
は、その追放されるデータは、一貫性を維持するために
周囲レベルのメモリハイアラーキーの適当なアドレスに
書き戻すことが必要となる。コンピュータシステムで実
行されるプログラム及びメモリシステムの振る舞いに関
する徴候を得るために、メモリシステムのトランザクシ
ョンをサンプリングすることが目標である。各メモリト
ランザクションは、それがメモリシステムに入るときに
検査され、この特定のトランザクションをサンプリング
のために選択すべきかどうか決定される。トリガーファ
ンクション２５０及び選択ファンクション２６０の２つ
のファンクションは、どのトランザクションをサンプリ
ングすべきかを制御する。トリガーファンクション２５
０は、選択ファンクション２６０をいつ作動すべきかを
決定し、一方、選択ファンクション２６０は、トリガー
ファンクションが選択ファンクションを作動すると、ど
のメモリトランザクションをサンプリングすべきか決定
する。最も一般的なケースでは、これらファンクション
の各々は、メモリシステム又はメモリトランザクション
状態に基づいて動作することができる。
【００１５】選択ファンクション 選択ファンクション２６０は、カウンタ２６５が特定値
に到達したときに選択ファンクションをオンに切り換え
るイネーブルライン２６６を経てイネーブルされる。こ
の値の維持について以下に述べる。選択ファンクション
は、ライン２４２”を経てトランザクションに関する入
力情報を受け入れると共に、ライン２６７を経てトラン
ザクションに関する状態情報を受け入れる。選択ファン
クションの作用は、トランザクションが関心のあるもの
であるかどうか判断することであり、もしそうであれ
ば、トランザクションに関する情報をライン２９９を経
てサンプリングバッファ３００へ送ることである。
【００１６】一般的なケースでは、選択ファンクション
ロジック内のモニタレジスタ（ＭＯＮ）２６３は、メモ
リシステムトランザクションに対して一致させるに使用
される状態を記憶する。特定のキャッシュブロックへの
アクセスを監視する特定のケースでは、モニタレジスタ
２６３は、監視されるべき１つ以上のブロックの数を記
憶することができる。モニタレジスタの内容（ブロック
番号のような）は、ライン２６１を経てハードウェア又
はソフトウェアによりレジスタにロードすることができ
る。又、メモリの他の領域のアドレスも、モニタレジス
タに記憶することができる。選択ファンクション２６０
を実施することのできる１つの方法は、１組の異なる選
択ファンクションを予め定義し、そして選択ファンクシ
ョン内にモードレジスタ２６４を使用することにより行
われる。モードレジスタ２６４には、サンプリング中に
使用すべき特定の予め定義された選択ファンクションを
制御するためにライン２６２を経てモード値をロードす
ることができる。種々の選択ファンクションモードは、
次のようなトランザクションを選択するファンクション
を含むことができる。
【００１７】− メモリハイアラーキーにおける特定の
レベルを参照する。 − メモリハイアラーキーの特定レベル内におけるメモ
リの特定領域を参照する。この特定領域は、１つ以上の
キャッシュライン内の１つ以上のキャッシュブロック、
１つ以上のキャッシュライン、或いは仮想又は物理アド
レスによりアドレスされるメインメモリの１つ以上の隣
接領域を含むことができる。 − 例えば、読み取り、書き込み又は無効化のような特
定形式を有する。 − 特定のキャッシュメモリにおいてヒットする。 − 特定のキャッシュメモリにおいてミスする。 − 特定のキャッシュプロトコル状態遷移、例えば、ダ
ーティ追放を行う。 − 特定のソースから、例えば、プロセッサパイプライ
ンで実行される命令、特定コンテクスト、プロセス、ス
レッド又はアドレススペースからの命令実行、入力／出
力デバイスからの直接メモリアクセス、或いはマルチプ
ロセッサコンピュータシステムにおけるキャッシュコヒ
レンシーメッセージを発生する。
【００１８】更に、これら選択基準のブール組合せ（Ａ
ＮＤ、ＯＲ及びＮＯＴ）を使用して選択ファンクション
を構成することができる。或いは又、ソフトウェアによ
って制御されるプログラム可能なロジックで選択ファン
クションを実施して、付加的な融通性を与えることがで
きる。サンプリングされるべきメモリトランザクション
を選択ファンクションが識別した後に、状態情報が捕獲
されて、サンプリングバッファ３００−３０２の１つに
記録される。この状態情報は、選択されたトランザクシ
ョンがメモリハイアラーキーの種々のレベルにより処理
されるときに収集される。多数の実施技術が考えられ
る。例えば、「選択されたトランザクション」フィール
ド（単一ビットのような）を各メモリトランザクション
に関連付けることができる。このフィールドは、選択さ
れたトランザクションの処理中にビットがセットされた
ときにメモリシステムのロジック回路が適当な点におい
て情報を記録するようにする。別の実施形態では、メモ
リシステムハイアラーキーにおける適当な点に比較レジ
スタを使用して、各メモリトランザクションからの識別
情報を選択されたトランザクションの識別情報と比較
し、それらが一致する場合に、当該状態情報を記録す
る。
【００１９】オペレーションのモード 比較レジスタを使用して、メモリハイアラーキーの各レ
ベルにおいて選択されたトランザクションを選ぶための
選択ファンクションの実施について説明する。単一キャ
ッシュメモリより成る単一レベルのメモリハイアラーキ
ーに説明を限定すると、選択ファンクションは、監視の
ためにキャッシュの特定領域、例えば、１組のキャッシ
ュブロックを特定する。ライン２４２に搬送されるトラ
ンザクション情報のインデックス部分が、選択ファンク
ション２６０のモニタレジスタに記憶されたブロックイ
ンデックスの１つと同じである場合には、インデックス
されたキャッシュブロックの状態に関する情報が捕獲さ
れ、そして以下に述べるようにサンプリングバッファの
１つに記録される。
【００２０】ある状態情報は、トランザクションがメモ
リシステムによって処理される前に捕獲することがで
き、そしてトランザクションが完了した後に付加的な状
態情報を捕獲することができる。特定数のトランザクシ
ョンが記録された後、例えば、サンプリングバッファ３
００−３０２のいずれかがいっぱいになると、読み取り
信号をライン２７１に発生することができる。この読み
取り信号２７１は、割り込み、レジスタにセットされた
ソフトウェアポーリング可能な値、又は例外条件の形態
である。読み取り信号に応答して、サンプリングソフト
ウェア２８０は、サンプリングバッファに記憶された状
態情報を、ライン２７２を経て更に処理するために読み
取ることができる。多数のバッファ３００−３０２を使
用して、多数のサンプルを収集できることに注意された
い。バッファの数を増加すると、読み取り信号当たり２
つ以上のサンプルを転送することにより、サンプリング
オーバーヘッドのコストを償還することができる。
【００２１】トリガーファンクション ロード可能なカウンタ２６５は、ライン２６８のカウン
トダウン値で初期化される。このカウンタ２６５は、ラ
イン２５４のトリガー事象を使用して減少される。トリ
ガー事象は、ライン２５１のクロックサイクルでもよい
し、ライン２５２のトランザクションでもよい。いずれ
のトリガー事象を使用すべきかは、ライン２５３におい
て選択することができる。ライン２５４のトリガー事象
が減少するかどうかに関わりなく、カウンタ２５６は、
トリガーファンクション２５０により制御される。トリ
ガーファンクションは、ライン２４２”’及び２６７を
経て到着する情報を介して決定できるメモリトランザク
ションの状態の任意ファンクションである。ファンクシ
ョン２５０は、選択ファンクションについて上記した２
つの内部のロード可能なレジスタで実施することができ
る。
【００２２】有効なトリガーファンクションの幾つかの
特定例として、次に一致するものが含まれる。 − いずれかのメモリトランザクション、 − 特定レベルのメモリハイアラーキー、例えば、特定
のキャッシュを参照するメモリトランザクション、 − 特定レベルのメモリハイアラーキー、例えば、特定
のキャッシュにおいてヒットするメモリトランザクショ
ン、 − 特定レベルのメモリハイアラーキーにおいてミスす
るメモリトランザクション、 − あるキャッシュプロトコル状態遷移、例えば、ダー
ティ追放を経験するメモリトランザクション、 − メモリの特定領域、例えば、ある範囲のアドレス、
特定のキャッシュライン、特定のキャッシュライン内の
特定のキャッシュブロック、キャッシュの特定領域等に
アクセスするメモリトランザクション、 − 特定のソース、例えば、プロセッサパイプライン、
特定の直接メモリアクセス（ＤＭＡ）デバイス、別のプ
ロセッサからのコヒレンシートラフィック等からのメモ
リトランザクション、及び − 特定の形式のメモリトランザクション、例えば、読
み取りトランザクション、書き込みトランザクション又
は無効化トランザクション。
【００２３】トリガーファンクション２５０を使用する
と、メモリ参照の流れに選択ファンクションを適用する
前に、サンプリングハードウェアは特定数のトランザク
ションをスキップすることができる。精巧な例では、こ
れは、特定ブロックへの３つのアクセスをカウントし、
次いで、そのブロックに対する次の２つのミスに対して
メモリトランザクションサンプルを収集できるようにす
る。別の有用な例では、特定のコンテクスト（プロセッ
サ又はスレッドのような）により特定のキャッシュブロ
ックへのアクセスの後に選択をトリガーし、そして異な
るハードウェア、プロセス又はスレッドコンテクストに
より同じブロックにへの特定数のその後のトランザクシ
ョンに対してサンプルを収集することができる。
【００２４】それ故、サンプリングに対して２つの段階
が存在する。 １）一致するトランザクションを決定し、次いで、 ２）その一致するトランザクションに関連したサンプリ
ングデータを保持又は破棄する決定をし、空間的及び時
間的次元の両方においてサンプリングを行えるようにす
る。カウントダウンレジスタ２６５は、ライン２６８を
経てリセットすることができる。ランダムサンプリング
の場合には、カウントダウンレジスタに書き込まれる初
期値は、ある範囲の数字からランダムに選択することが
でき、そしてそのランダムな数字は、ランダムな数字を
発生できるハードウェア回路により又はソフトウェアで
計算することができる。レジスタ２６５は、カウントア
ップもできることに注意されたい。
【００２５】サンプリングバッファ 図３は、バッファ３００−３０２の１つをいかに割り当
てるかの詳細を示す。バッファは、１組のソフトウェア
読み取り可能なレジスタ又は他の形式のメモリとして実
施することができる。バッファは、状態フィールド３１
０、アドレスフィールド３２０、コンテクストフィール
ド３３０、アクセスソースフィールド３４０、命令フィ
ールド３５０、待ち時間フィールド３６０、及び他の状
態に対するフィールド３７０とを備えている。状態フィ
ールド３１０は、ブロック状態情報及びキャッシュ状態
プロトコル情報、例えば、ブロックがダーティかクリー
ンか（変更されたか否か）、共用であるか（１つ以上の
実行スレッドがデータをアクセスできるか）、排他的で
あるか（非共用であるか）、有効か無効か（データが正
当であるか）、そしてキャッシュヒット又はミス状態で
あるかを含むことができる。又、キャッシュメモリにお
けるトランザクションによりアクセスされる特定のライ
ンインデックス番号及びブロック番号のような情報も保
持することができる。メモリハイアラーキーに多数のレ
ベルが存在する場合には、フィールド３１０の多数のコ
ピーがあり、各フィールドは、特定レベルのメモリハイ
アラーキーに対するトランザクションに関する状態情報
を記憶する。
【００２６】アドレスフィールド３２０は、サンプリン
グされるトランザクションによりアクセスされるデータ
の仮想及び／又は物理アドレスを記憶することができ
る。ハードウェア実施についての１つの問題は、物理及
び仮想アドレスをバッファ３００にルート指定するのに
必要なワイヤの数であり、例えば、仮想アドレスに対し
て約４７本程度のワイヤと、物理アドレスに対して４０
本程度のワイヤとなる。ソフトウェア管理のＴＬＢをサ
ポートするコンピュータシステムでは、仮想−物理変換
を実行したＴＬＢエントリのインデックスを、参照ペー
ジへのオフセットと共にアドレスフィールド３２０に記
憶するだけでワイヤの本数を減少することができる。次
いで、ソフトウェア２８０は、指定のＴＬＢエントリか
らエントリを読み取り、物理及び仮想アドレスの両方を
決定することができる。
【００２７】この技術は、２つの特性に依存することに
注意されたい。第１の特性は、情報が記録されたとき
と、ソフトウェアがＴＬＢエントリを読み取るときとの
間に当該ＴＬＢエントリが交換されないことを必要とす
る。ＴＬＢが、一般的なケースとして、最新使用（ＬＲ
Ｕ）交換ポリシーのある近似を実行する場合には、これ
は問題にならない。というのは、当該エントリは、最近
のキャッシュアクセスに含ませることにより最近使用さ
れているからである。第２の特性は、ソフトウェアがＴ
ＬＢエントリを読み取りできることを必要とする。ＴＬ
Ｂの直接的な読み取りが可能でない場合には、ソフトウ
ェアがＴＬＢの内容のシャドーコピーを維持することが
できる。コンテクストフィールド３３０は、アドレスス
ペース番号（ＡＳＮ）、マルチスレッドプロセッサの場
合のハードウェアコンテクスト識別子（ＨＣＩ）、プロ
セス識別子（ＰＩＤ）、及び／又はソースがプロセッサ
パイプラインの命令実行であるときのメモリトランザク
ションのソースのスレッド識別子（ＴＩＤ）を記憶する
ことができる。又、このフィールドは、命令により生じ
るメモリトランザクションにより参照されるアドレスス
ペース番号（ＡＳＮ）も記憶できる。
【００２８】ソースフィールド３４０は、アクセスのソ
ース、例えばロード又は記憶命令、ＤＭＡ要求、又はキ
ャッシュコヒレンシープロトコルオペレーション、及び
ソースを識別する付加的な情報を記憶するのに使用でき
る。アクセスのソースが命令実行であった場合には、そ
のアクセスを生じた命令のプログラムカウンタ（ＰＣ）
を命令フィールド３５０に記憶することができる。プロ
グラムカウンタフィールド３５０は、レジスタをセーブ
するために他の種類のソースに関する情報を記憶するの
に使用できる。例えば、ソースがマルチプロセッサコン
ピュータシステムにおける別のプロセッサからのコヒレ
ンシーオペレーションである場合には、フィールド３５
０を使用して、そのコヒレンシーオペレーションを生じ
させた要求を発生するプロセッサのプロセッサ番号を保
持することができる。ＤＭＡ型のトランザクションの場
合には、ＤＭＡを開始したＩ／Ｏデバイスの識別を記憶
することができる。
【００２９】次々のアクセス間の時間インターバル（待
ち時間）及び／又は要求が発生されたときからデータが
プロセッサに到着するまでのインターバル（又は書き込
みの場合は、データがメモリに送られたときからデータ
がメモリへとコミットされるまでのインターバル）は、
待ち時間フィールド３６０に記憶することができる。こ
のインターバルは、プロセッサクロックサイクルに関連
して測定することができ、或いはこのインターバルは、
メモリシステムにより処理されるトランザクションの数
のような他の単位で測定することができる。又、このイ
ンターバルは、メモリハイアラーキーの各レベルにおい
てトランザクションを処理するのに必要な時間に分割す
ることもできる。フィールド３７０のような付加的なレ
ジスタは、サンプルされたメモリトランザクションが処
理されるときに捕獲される付加的なメモリシステム状態
を記憶するためにこの構造体に追加することができる。
この状態は、最後のサンプル以来発生したメモリシステ
ムトランザクションに関する情報、例えば、全トランザ
クション数のカウント、又は特定の１組の基準を満たす
トランザクションのカウントを含むことができる。
【００３０】図２に示すように、サンプルされた状態の
一部分であるライン２９０のサンプル事象は、ヒット／
ミス、有効／無効、ダーティ等を含むことができる。ラ
イン２９１の選択信号は、どの特定事象をサンプリング
すべきか決定できる。又、他の状態情報は、書き込みバ
ッファ、ビクティムキャッシュ、変換ルックアサイドバ
ッファ（ＴＬＢ）、ミスアドレスファイル（ＭＡＦ）、
及びメモリトランザクション待ち行列のようなメモリシ
ステム構造体における有効エントリの内容又は数を含む
ことができる。ランダムメモリトランザクションサンプリング技術 好ましい実施形態では、メモリハイアラーキーのいずれ
かのレベルをアクセスするトランザクションは、少なく
とも２つのオペレーションモードを用いてサンプリング
される。第１モードでは、メモリの特定領域（アドレ
ス）へのアクセスがサンプリングされる。第２モードで
は、メモリハイアラーキーの任意の部分の性能を推定す
るために、ランダムに選択されたメモリトランザクショ
ンがサンプリングされる。
【００３１】第１モードにおいては、例えば、キャッシ
ュブロックのような同じ物理的位置に対する少なくとも
２つの連続的なトランザクションをサンプリングするこ
とにより、最も関心のある情報を収集することができ
る。これは、キャッシュ状態の遷移を露呈する。第２モ
ードにおいては、ある時間にわたり多数のトランザクシ
ョンをランダムにサンプリングすると、システムのスル
ープットに著しく影響を及ぼすことなく全メモリ性能を
統計学的分析で推定することができる。換言すれば、ラ
ンダムサンプリングは、実際のオペレーティングシステ
ムにおけるメモリ性能を測定することができる。それ
故、ここに開示する装置及び方法は、特定のキャッシュ
ブロックのクリーン又はダーティ、メモリの特定領域、
全てのメモリ位置、キャッシュブロックがダーティであ
る全てのメモリ位置、データがキャッシュにないメモリ
位置に対して、トランザクションをサンプリングするこ
とができる。
【００３２】キャッシュの状態遷移が特に問題であるか
ら、図２に示す構成体は、モードがキャッシュサンプリ
ングであるときに少なくとも２つの連続的なアクセスに
対し状態情報のコピーを記憶するように設計される。第
１コピーは、第１アクセスの後のキャッシュブロックの
状態に関する情報を捕獲する。第２アクセス後の状態
は、第２コピーとして記憶される。これら２つの状態を
比較することにより、システムのキャッシュコヒレンシ
ープロトコルにどんな遷移が生じなければならないかを
決定することができる。次々のトランザクションに対し
て状態情報を記憶する概念は、次々のミス、次々のヒッ
ト、次々の無効化、等の単純なソフトウェア指定の基準
に合致する順次アクセスに対して一般化することができ
る。これらは、ライン２６２を経てセットされるキャッ
シュサンプリングモードにおける異なる変形である。
【００３３】好ましい実施形態では、状態及びアドレス
情報は、キャッシュブロックが更新されるときに捕獲さ
れ、従って、キャッシュを直接読み取る必要はない。情
報を途中でキャッシュ２００に捕獲することにより、ハ
ードウェア設計は、より簡単になる。というのは、各キ
ャッシュブロックからサンプラー２７０へワイヤを走ら
せる必要性が回避されるからである。又、この設計は、
サンプリングを少数のブロックに限定することにより簡
単化することもできる。少数のブロックのみが同時にサ
ンプリングするときは、各キャッシュブロックに対する
余分なハードウェアが回避される。モニタレジスタ２６
４をロードするソフトウェアを使用することにより、広
範囲な監視技術の融通性のある制御を実施することがで
きる。例えば、特定の時間周期内に特定のキャッシュブ
ロックに対してアクセスアクティビティが検出されない
場合には、ソフトウェアは、監視すべき別のブロックを
単に指定するだけでそのブロックの監視を中止すること
ができる。別のモードでは、監視されるキャッシュブロ
ックをランダムに選択し、キャッシュにおける各ブロッ
クの振る舞いを統計学的にサンプリングすることができ
る。或いは又、ソフトウェアは、ラウンドロビンの順序
でブロックをサンプリングすることができる。
【００３４】又、特定のプログラム変数又はデータ構造
体に関連したキャッシュブロックを選択的に監視するこ
ともできる。ここで、ソフトウェアは、どのキャッシュ
ブロックが特定の変数を記憶するか決定し、そしてその
ブロックを監視すべきものとして選択する。この技術
は、プログラマーが、検査されるべきプログラムを実行
する際の競合を識別することによりメモリシステム性能
を対話式にデバッグすることができる。動的なデータリ
ロケーションによる重大なキャッシュ競合を回避するた
めに適応ランタイムソフトウェアにより同様の技術を使
用することができる。ここに開示するトランザクション
サンプリングは、図２に示すサンプリングハードウェア
を複写することによりメモリハイアラーキーの異なるレ
ベルに対して使用できることに注意されたい。この技術
は、上記２つのＴＬＢ特性に依存することに注意された
い。
【００３５】ここに述べるサンプリング技術は、低いハ
ードウェアオーバーヘッドでメモリトランザクションの
微細粒度監視を行うことができる。この情報は、多数の
方法で使用できる。例えば、収集された情報は、キャッ
シュ、ＤＲＡＭ等のメモリサブシステムの性能を良く理
解する上でシステム設計者の助けとなる。性能データ
は、最適化を誘導するように使用することができる。コンテクスト間のメモリ相互作用の推定 メモリシステムトランザクションに関するサンプリング
されたデータは、メモリシステムアクティビティに関す
る種々の統計値を計算するのに使用できる。このプロセ
ス４００が図４に示されている。このプロセスは、例え
ば、特定のキャッシュメモリ内の特定のセット連想キャ
ッシュライン内の特定のキャッシュブロックのような監
視すべきメモリの領域を繰り返し選択し（ステップ４１
０）、この領域をアクセスする多数の連続的なメモリト
ランザクションから状態情報を記録し（ステップ４２
０）、そしてこの記録された状態情報をソフトウェアへ
通信する（ステップ４３０）ことを含む。
【００３６】所定数のサンプルが収集されるか又は所定
の長さの時間が経過した後に、サンプリングソフトウェ
アは、記録された情報を統計学的に分析し、キャッシュ
利用性及びコンテクスト間のメモリシステム相互作用に
関する種々の特性を推定することができる。この解決策
を使用する典型的な方法は、ソフトウェアが、監視すべ
きランダムキャッシュブロックを周期的に選択し、そし
てその特定のブロックをアクセスするトランザクション
に対してサンプルのシーケンスを収集することである。
所与の時間周期が経過した後、ソフトウェアは、監視す
べき新たなランダムキャッシュブロックを選択し、そし
て全プロセス４００を繰り返すことができる。時間と共
に、キャッシュ内の全てのブロックに対してサンプルが
生じる。
【００３７】空間的次元におけるこのランダムなサンプ
リングは、空間及び時間の両方における共用及び競合に
関する統計値を推定できるようにする。又、監視すべき
領域のランダムな選択はハードウェアロジックでも実施
できることに注意されたい。又、一般に、特定数のサン
プル事象２９０が発生するまで各領域を監視することが
できる。これら事象２９０は、領域に対するメモリトラ
ンザクション、全メモリシステムトランザクション、或
いはプロセッサクロックサイクル又は他の単位で測定さ
れた経過時間である。各トランザクションごとに、ここ
に述べるように種々の情報を捕獲することができる。こ
れらの分析に対し、各トランザクションに関する当該情
報は、当該キャッシュにおけるヒット又はミス状態、ト
ランザクションが参照したブロックに関するキャッシュ
プロトコル状態情報、トランザクションの形式（例え
ば、読み取り、書き込み又は無効化）、キャッシュ内の
対応位置（ブロック及び／又はラインインデックスのよ
うな）を含む。
【００３８】付加的な記録情報は、トランザクションの
コンテクスト、例えば、別のプロセッサからのキャッシ
ュコヒレンシーオペレーション、入力／出力デバイスか
らの直接メモリアクセス、或いは特定のプロセス、スレ
ッド、アドレススペース番号又はハードウェアコンテク
ストからの命令実行を識別する。サンプルの分析は、先
ず始めに、当該サンプルのサブセットを選択することを
含む（ステップ４４０）。特に、サブセットは、付加的
な機能的基準も満足する特定のキャッシュブロックのよ
うなある領域への連続的アクセスからのサンプルの対で
ある。キャッシュ内の同じ物理的位置への連続的なアク
セスにより、選択されたトランザクション対が生じるの
で、トランザクションに関して記録された情報を使用し
て、キャッシュ内のこの物理的空間に対する共用又は競
合を推定することができる。又、キャッシュプロトコル
における種々の状態遷移の頻度に関する統計値を決定す
ることもできる。というのは、２つの連続するトランザ
クションにおいてプロトコル状態を検査すると、対の第
１サンプルの状態から対の第２サンプルの状態へ進むた
めに行わねばならないトランザクションが識別される。
【００３９】共用を推定するために、ステップ４５０に
おいて、対の第２トランザクションがキャッシュヒット
であるような対が分析により選択される。これは、第１
トランザクションと第２トランザクションとの間に共用
が存在することを指示する。両サンプルに関連したコン
テクスト識別情報を検討することにより、サンプリング
された時間インターバル中にどのコンテクストがこの物
理的空間を有効に共用したかを決定することができる。
多数のこのようなサンプル対にわたりこの情報を収集す
ることにより、物理的位置のコンテクスト内及びコンテ
クスト間の両方の共用に関するメトリックを統計学的に
推定することができる。１つの有効なメトリックは、サ
ンプルの第１対が１つの特定のコンテクストに合致しそ
してサンプルの第２対が第２の特定のコンテクストに合
致するような対の数をカウントして、第１及び第２のコ
ンテクストの識別子によりインデックスされるカウント
のマトリクスを効果的に生じさせることにより決定され
る。同様に、第２のサンプリングされたトランザクショ
ンがキャッシュミスを経験するような対をステップ４６
０において分析することにより、物理的位置に対するコ
ンテクスト内及びコンテクスト間の競合に関するメトリ
ックを統計学的に推定することができる。
【００４０】このハードウェアの別の使い方は、監視す
べき特定のキャッシュ領域を選択することである。選択
された領域は、特定のプログラム変数又はデータ構造体
を記憶するキャッシュ内の空間に対応する。サンプルを
収集しそしてサンプルをフィルタして、少なくとも１つ
のトランザクションが当該変数又はデータ構造体を含む
ようなサンプル対を得ることにより、キャッシュ競合の
割合を推定し、そして競合のソースである他の特定のプ
ログラム変数又はデータ構造体を識別することができ
る。この推定は、実行プログラム又はシステム内でオン
ラインプログラムデバッギング又は性能問題の最適化を
行い得るように動的に実行することができる。この技術
は、プログラマーが、検査されている実行プログラムに
おける競合を識別することにより、メモリシステム性能
を対話式にデバッグできるようにする。同様の技術を適
応ランタイムソフトウェアにより使用して、動的なデー
タリロケーションにより重大なキャッシュ競合を回避す
ることができる。
【００４１】メモリトランザクションの特性の統計値の
推定 メモリシステムトランザクションに関するサンプリング
された情報は、メモリシステムアクティビティに関する
種々の統計値を計算するのに使用できる。このプロセス
５００が図５に示されており、これは、次の段階により
上記のハードウェアを用いて達成される。 ステップ１：当該メモリトランザクションを識別するた
めに選択ファンクションを選ぶ（５１０）。 ステップ２：選択されたメモリシステムトランザクショ
ンに関する情報を記録する（５２０）。 ステップ３：記録された状態情報をソフトウェアへ通信
する（５３０）。
【００４２】ステップ４：取り上げるべきと考えられる
トランザクションのサブセットを選択する（５４０）。 ステップ５：このサブセットを分析して種々の統計値又
は特性を推定する（５５０）。 記録された状態情報は、各メモリトランザクションに関
する豊富な情報を含み、多数の有効な統計値を計算する
ことができる。サンプルの情報は、次のものを含むこと
ができる。 − メモリトランザクションにより参照されたアドレ
ス、 − コンテクスト識別情報、例えば、プロセス識別子、
スレッド識別子、ハードウェアコンテクスト識別子、ア
ドレススペース番号、直接メモリアクセスデバイス識別
子、又はキャッシュコヒレンシートラフィックのプロセ
ッサ識別子、 − トランザクションにより参照されたメモリハイアラ
ーキーの各レベルに対する状態情報、例えば、キャッシ
ュヒット／ミス、ダーティ／クリーン、及び／又は共用
／排他的状態。
【００４３】記録された状態情報の分析 個々のメモリシステムトランザクションをサンプリング
すると、メモリシステムの振る舞いの特性の分布に関す
る種々の統計学的メトリックを計算することができる。
例えば、メモリ要求に応じるように待ち時間の分布を推
定したり、又はメモリハイアラーキーの特定レベル又は
領域におけるキャッシュヒットの割合を推定したりする
ことができる。フィルタ機構を使用して、記録された当
該トランザクションのサブセットを識別し、当該メモリ
システムの特定の観点、例えば、メモリハイアラーキー
の特定領域又はレベルへの遷移、或いは読み取り、書き
込み又は無効化のようなトランザクションの特定のクラ
スへの遷移に統計学的な焦点を合わせることができる。
【００４４】１組の当該サンプルが識別された後に、標
準的な統計学的技術を使用して、当該サンプルに関する
平均値、標準偏差、ヒストグラム及び他の統計値を導出
することができる。平均値を使用して、キャッシュヒッ
ト又はミス或いは追放のような図２のライン２９０上の
特定事象に対する発生率を推定することができる。又、
読み取り、書き込み或いは無効化による要求の断片を推
定することもできる。これらの率は、プロセス当たりの
キャッシュヒット率、又はスレッドが経験する平均メモ
リシステム待ち時間のようなメトリックを推定するよう
に、特定のコンテクストに対しても推定することができ
る。又、特定のコンテクストにより消費されるメモリハ
イアラーキのレベルの断片を推定することもできる。標
準的なエラー推定技術を使用して、導出される統計値の
精度について信頼性のあるインターバルを得ることがで
きる。特に、特定の特性をもつ多数のサンプルを伴う統
計値については、その特性をもつサンプルの数の平方根
の逆数を使用してエラー境界を近似することができる。
又、これらのエラー境界を使用して、選択されたトラン
ザクションがサンプリングされる率を動的に制御し、精
度とサンプリングオーバーヘッドとの妥協をとることが
できる。記録された状態情報が、メモリトランザクショ
ンを処理するのに必要な待ち時間の形態、又は２つの連
続的にサンプリングされたメモリトランザクション間の
待ち時間の形態の待ち時間情報を含むときには、この情
報を使用して、待ち時間に基づく統計値を計算すること
ができる。待ち時間は、一般に、プロセッサクロックサ
イクルのような時間の単位で測定されるが、処理される
メモリトランザクションの数のような他の単位で測定さ
れてもよい。
【００４５】命令及びデータのリロケーション 非常に一般的な意味では、プロセッサは、データに対し
て作用する命令を実行する。多数の近代的なコンピュー
タシステムでは、命令及びデータは、通常、異なるメモ
リページを使用して個別の構造体として維持される。と
いうのは、命令に対するアクセスパターンが、データの
場合とかなり異なるからである。命令及びデータに対す
る仮想−物理メモリマッピングは、通常、オペレーティ
ングシステムにより実行される。或いは又、構造体のリ
ロケーションを手動で行うこともできるし、又はコンパ
イラー、リンカー及びローダーにより行うこともでき
る。あるシステムは、命令が実行されるときに構造体を
動的にリロケーションすることができる。
【００４６】ここに述べるハードウェアを使用し、ソフ
トウェアの種々の当該断片にフィードバックを与えるこ
とができる。例えば、サンプリングされたメモリトラン
ザクションの状態情報を使用して、例えば、ページ再マ
ッピングポリシーを導出するか、或いはコンパイラー、
リンカー又はローダーへフィードバックを与えることに
より自己干渉を回避することができる。例えば、ソフト
ウェアは、ページレベルで競合アドレスを収集し、オペ
レーティングシステムにより実施される動的なページ再
マッピングアルゴリズムを通知することができる。又、
プログラマー及びユーザに対して潜在的な性能問題を識
別する当該プロファイリングツールを与えることもでき
る。例えば、ここで、データが追放されるときにデータ
がどれほど頻繁にダーティであるか、そしてＤＭＡ転送
又はキャッシュコヒレンシープロトコルトランザクショ
ンがどれほど頻繁に生じるかを推定することができ、メ
モリシステムがいかに効率的に使用されるかの意味を与
えることができる。
【００４７】マイクロプロセッサコンピュータシステム
におけるページリロケーション及び移動 非均一メモリアクセス（ＮＵＭＡ）マルチプロセッサシ
ステムでは、各プロセッサが有するメモリシステムのあ
る部分は、メモリシステムの他の部分よりも迅速に（又
は広い帯域巾で）アクセスすることができる。性能を改
善するために、プロセッサにより頻繁にアクセスされる
データ（プログラムデータ又は命令のいずれか）は、そ
のプロセッサにより迅速にアクセスできるメモリシステ
ムの領域へ移動することができる。この移動は、２つの
方法で行うことができる。データは、データの多数のコ
ピーを形成することにより複写することができる。理想
的には、データは、メモリシステム全体にわたり入念に
「散乱」される。或いは又、実際にデータを低待ち時間
又は広帯域巾メモリへ移動することによりデータを移動
することもできる。当該ステップ６００が図６に示され
ており、次の段階を含む。
【００４８】ステップ１：選択されたメモリシステムト
ランザクションに関する情報を記録する（６１０）。 ステップ２：頻繁にアクセスされるメモリ領域（例え
ば、ページ）を識別する（６２０）。 ステップ３：複写及び移動のための候補を識別する（６
３０）。 ステップ４：特定のメトリックを改善するために適当な
データを複写及び／又は移動する（６４０）。 このプロセスに対するかぎは、ステップ２及びステップ
３で実施される。例えば、参照された仮想及び物理アド
レスに関する情報のようなデータのどの断片がどのプロ
セッサにより頻繁にアクセスされるか、そしてデータの
どの断片が実質的なキャッシュミスを被るか又はそれら
のアクセスにおいて長い待ち時間を受けるかに関する情
報を使用して、複写及び／又は移動の判断を誘導するこ
とができる。
【００４９】アクセスの形式（例えば、読み取り、書き
込み及び無効化）に関する情報は、データを複写すべき
か、移動すべきか又はその場所に放置すべきかの判断を
更に誘導することができる。例えば、多数のプロセッサ
により頻繁に書き込まれるデータ（例えば、書き込み共
用ページ）は、おそらく、複写又は移動されてはなら
ず、一方、頻繁に読み取られるが滅多に書き込まれない
データ（例えば、読み取り共用ページ）は、複写のため
の良好な候補である。単一のプロセッサのみによって著
しくアクセスされるページは、アクセス側プロセッサに
近いメモリへ移動するための良好な候補である。この情
報は、ここに示すように、メモリシステムトランザクシ
ョン情報の統計学的なサンプリングにより収集すること
ができる。メモリシステムトランザクションに関する情
報は、動的に収集し、そしてオンラインで使用して、コ
ンピュータシステムの複写及び移動ポリシーを動的に制
御することができる。通常、複写及び移動は、オペレー
ティングシステムによって処理されるが、他のソフトウ
ェア又はハードウェアレイヤにより処理することもでき
る。
【００５０】複写又は移動ポリシーを改善のために試み
ることができる潜在的な性能メトリックは多数あり、全
システムスループットの増加、特定の高優先順位ジョブ
に対するスループットの増加、プロセッサとメモリとの
間のトラフィックの減少、全メモリ待ち時間の減少、又
はシステム性能の全体的な増加を含む。
【００５１】コンテクストスケジューリング ハイアラーキーメモリにおけるキャッシュは、種々のハ
ードウェアコンテクストから発せられるデータを共用す
るので、異なるハードウェアコンテクストにおいて実行
されるスレッドがキャッシュ内のラインに対して競合す
る。それ故、リソースの競合を最小にするようにスレッ
ドをスケジューリングすることが所望される。入念なス
ケジューリングは、異なるハードウェアコンテクストか
らのメモリ参照が非常に微細粒度のレベルでインターリ
ーブされ、そしてこれらのコンテクストがキャッシュの
ようなメモリシステムリソースを共用するときに関連性
が高められるようなマルチスレッド型プロセッサに対し
て特に重要である。しかしながら、これは、キャッシュ
が、スケジューリング量子化の間にスレッドによりなさ
れるメモリトランザクションの数に対して充分に大きい
ときには単一スレッド型のプロセッサに対しても重要で
ある。次いで、次の量子が特定のコンテクストに割り当
てられるときに何らかの有効なキャッシュ内容を保持す
ることが要望される。これら全てのスケジューリング判
断は、オンラインオペレーション中にメモリシステムト
ランザクションの統計学的サンプリングから収集される
フィードバックに動的に適応することができる。
【００５２】これは、ここに述べるように、メモリシス
テムトランザクション情報をサンプリングすることによ
り実行できる。オペレーティングシステムソフトウェア
は、スケジューリングの判断を行うときにスレッド又は
プロセッサのメモリ参照パターンの種々の特徴を考慮す
ることから利益を得ることができる。このプロセスが図
７に示されている。ステップ７１０は、特定のコンテク
ストに対してトランザクションをサンプリングする。キ
ャッシュモニタの一部分として古い及び新しいコンテク
スト識別子を捕獲することにより、オペレーティングシ
ステムソフトウェアは、異なるコンテクストがキャッシ
ュにおいて共用及び競合する程度を統計学的に推定する
ことができる（７２０）。これらの推定値は、ステップ
７３１−７３３においてコンテクストスケジューラによ
り使用され、コンテクストを優先的にスケジューリング
することができる。以下に述べるスケジューリング判断
７３１−７３３は、メモリリソースに対して競合するコ
ンテクスト間の共用の程度を増加するか、又はメモリリ
ソースに対して競合するコンテクスト間の競合共用を減
少することを含む種々のメトリックを考慮することから
利益を得ることができる。
【００５３】同時スケジューリング 例えば、キャッシュを控えめにのみ使用するスレッドと
同時に大きなキャッシュフットプリントを有するスレッ
ドを、これらスレッドのメモリシステム需要が互いに相
補的であることから、優先的に同時スケジューリングし
て、共用性を高めることに意味がある。又、できるだけ
キャッシュの非重畳領域を使用することに意味がある。
他方、オペレーティングシステムソフトウェアは、スレ
ッドがキャッシュから有効なデータを互いに追放すると
きに多数の更なる競合ミスを招くことから、例えば、大
きなキャッシュフットプリントをもつ２つのスレッドの
同時スケジューリングをできるだけ回避するように、リ
ソース競合を最小にし、競合を減少するように努めなけ
ればならない。
【００５４】共用をベースとするスケジューリング 共用をベースとする又は比例的共用のスケジューリング
ポリシーは、メモリハイアラーキーにおいて各キャッシ
ュメモリの特定の共用を各コンテクストに与えることを
希望するのが理想的である。本発明のサンプリング技術
では、ステップ７２０において、各コンテクストにより
占有されるキャッシュの部分を統計学的に推定すること
ができる。これは、スケジューラが、メモリシステムリ
ソースの特定の共用を各プロセスに与えるといったメト
リックに対する判断をベースとして、コンテクスト間で
メモリシステムリソースをそれらの必要性に比例して有
効に区画化できるようにする。
【００５５】割り当てをベースとするスケジューリング スケジューリングすることのできる各コンテクストに
は、それが使用できるキャッシュの量のような割り当て
られたリソースを関連させることができる。割り当てら
れた以上の共用を使用するコンテクストは、低速化又は
保留することができる。同様に、割り当てられた共用を
充分に使用しないコンテクストは、有利なものとなる。
あるコンテクストが保留される間に、他のコンテクスト
は、キャッシュの共用を増加することができる。保留さ
れたコンテクストは、他のアクティブなコンテクストか
らのキャッシュ圧力が増加した結果としてそのキャッシ
ュ使用が減少した後に継続することが許される。これ
は、模擬による以外、キャッシュライン又はブロックレ
ベルにおいて情報を一般的に監視できない既知の解決策
と区別し得るものである。
【００５６】これら全てのスケジューリング判断は、オ
ンラインのオペレーション中にメモリシステムトランザ
クションの統計学的サンプリングから収集されるフィー
ドバックに動的に適応させることができる。以上、特定
の実施形態について本発明を詳細に説明した。上述した
実施形態に対して変更を加えても、全ての又は幾つかの
効果が達成されることは当業者に明らかであろう。それ
故、本発明の精神及び範囲内に入るこのような全ての変
更や修正は特許請求の範囲内に包含されるものとする。
【図面の簡単な説明】
【図１】本発明によるメモリトランザクションサンプリ
ングを伴うコンピュータシステムのブロック図である。
【図２】好ましい実施形態によりメモリ性能を監視する
ためのサンプリングハードウェアを示すブロック図であ
る。
【図３】サンプル情報を記憶するためのサンプリングバ
ッファのブロック図である。
【図４】コンピュータシステムコンテクスト間のメモリ
システム相互作用に関する共用及び競合統計値を推定す
るための方法のフローチャートである。
【図５】メモリシステムトランザクションの特性の統計
値を推定する方法のフローチャートである。
【図６】メモリシステムの振る舞いに関する統計値を用
いてデータ複写及び移動の判断を行う方法を示すフロー
チャートである。
【図７】メモリシステム相互作用に関する統計値を使用
してコンテクストスケジューリングの判断を行う方法を
示すフローチャートである。
【符号の説明】
１００ コンピュータシステム １１０ プロセッサ １１１ プロセッサパイプライン １１２ 命令キャッシュ（Ｉキャッシュ） １１３ データキャッシュ（Ｄキャッシュ） １１９ ハードウェア １２０ メモリ １２１ ボードレベルキャッシュ（Ｂキャッシュ） １２２ 揮発性メモリ（ＤＲＡＭ） １２３ 永続的メモリ １３０ 入力／出力インターフェイス １４０ バスライン ２００ キャッシュ ２０１ ブロック ２０２ ライン ２１０ タグ ２２０ データ ２３０ 状態情報 ２４０ 変換ルックアサイドバッファ（ＴＬＢ） ２５０ トリガーファンクション ２６０ 選択ファンクション ２６５ カウンタ ３０１−３０３ サンプリングバッファ ２８０ サンプリングソフトウェア
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カール エイ ウォールドスパージャー アメリカ合衆国 カリフォルニア州 94027 アサートン パーク ドライヴ 27

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 コンピュータシステムのメモリにより処
    理されるメモリトランザクションを分析する方法におい
    て、 メモリの１組のアドレスを選択し、 選択されたトランザクションがメモリによって処理され
    る間に複数の連続的な所定のメモリトランザクションか
    らの状態情報を上記選択されたアドレスに対して記録
    し、 終了状態に到達するまで上記選択及び記録段階を繰り返
    し、そして上記記録された状態情報を統計学的に分析し
    て、コンピュータシステムにおけるコンテクスト間のメ
    モリ相互作用の特性の統計値を推定する、という段階を
    備えたことを特徴とする方法。
  2. 【請求項２】 上記終了条件は、上記選択及び記録段階
    を所定回数だけ繰り返すことである請求項１に記載の方
    法。
  3. 【請求項３】 上記終了条件は、上記選択及び記録段階
    を所定長さの時間中繰り返すことである請求項１に記載
    の方法。
  4. 【請求項４】 上記選択されたアドレスの組は、特定の
    キャッシュラインを含むメモリの特定領域を指定する請
    求項１に記載の方法。
  5. 【請求項５】 上記選択されたアドレスの組は、特定の
    キャッシュブロックを含むメモリの特定領域を指定する
    請求項１に記載の方法。
  6. 【請求項６】 上記記録された状態情報は、選択された
    トランザクションのキャッシュヒット／ミス状態を含む
    請求項１に記載の方法。
  7. 【請求項７】 上記記録された状態情報は、選択された
    トランザクションによりアクセスされるキャッシュブロ
    ックのキャッシュプロトコル状態情報を含む請求項１に
    記載の方法。
  8. 【請求項８】 上記記録された状態情報は、選択された
    トランザクションの形式を含み、これら形式は、読み取
    り、書き込み、直接メモリアクセス、コヒレンシーメッ
    セージ及び無効化を含む請求項１に記載の方法。
  9. 【請求項９】 上記記録された状態は、特定のキャッシ
    ュブロックの物理的アドレスを含む請求項１に記載の方
    法。
  10. 【請求項１０】 上記記録された状態は、選択されたト
    ランザクションのコンテクストを含み、これらコンテク
    ストは、プロセス識別子、スレッド識別子、ハードウェ
    アコンテクスト識別子、アドレススペース番号、直接メ
    モリアクセスデバイス識別子、及びキャッシュコヒレン
    シートラフィック識別子のプロセッサ識別子を含む請求
    項１に記載の方法。
  11. 【請求項１１】 上記記録された状態情報は、選択され
    たトランザクションのアドレスを含み、これらアドレス
    は、物理的なメモリアドレス及び仮想メモリアドレスを
    含む請求項１に記載の方法。
  12. 【請求項１２】 上記選択されたトランザクションは、
    同一のアドレスへの一対の連続的アクセスである請求項
    １に記載の方法。
  13. 【請求項１３】 上記対の第２の選択されたトランザク
    ションは、キャッシュヒットを受ける請求項１２に記載
    の方法。
  14. 【請求項１４】 上記対の第２の選択されたトランザク
    ションは、キャッシュミスを受ける請求項１２に記載の
    方法。
  15. 【請求項１５】 選択される対の数は、その対における
    第１トランザクションの識別コンテクスト情報が第１の
    指定のコンテクストに一致し、そしてその対における第
    ２トランザクションの識別コンテクスト情報が第２の指
    定のコンテクストに一致するというものである請求項１
    ２に記載の方法。
  16. 【請求項１６】 上記対における第１トランザクション
    の識別コンテクスト情報が第１の指定のコンテクストに
    一致し、そして上記対における第２トランザクションの
    識別コンテクスト情報が第２の指定のコンテクストに一
    致するような選択された対の数をカウントすることによ
    り、上記分析は、コンテクスト内及びコンテクスト間共
    用メトリックを計算する請求項１４に記載の方法。
  17. 【請求項１７】 上記共用メトリックは、対における第
    １トランザクションのコンテクスト識別情報によりイン
    デックスされる行と、対における第２トランザクション
    のコンテクスト識別情報によりインデックスされる列と
    を有するマトリクスを更新することにより維持される請
    求項１６に記載の方法。
  18. 【請求項１８】 上記アドレスの組はランダムに選択さ
    れる請求項１に記載の方法。
  19. 【請求項１９】 上記共用メトリックは、対における第
    １トランザクションのコンテクスト識別情報によりイン
    デックスされる行と、対における第２トランザクション
    のコンテクスト識別情報によりインデックスされる列と
    を有するマトリクスを更新することにより維持される請
    求項１６に記載の方法。
  20. 【請求項２０】 上記状態情報は、指定された数のサン
    プリング事象が発生するまで記録される請求項１に記載
    の方法。
  21. 【請求項２１】 上記サンプリング事象は、ヒット／ミ
    ス事象、有効／無効事象、ダーティ事象、選択されたア
    ドレスにアクセスされるメモリ、及びいずれかのメモリ
    アドレスへのメモリアクセスを含む組から選択される請
    求項１に記載の方法。
  22. 【請求項２２】 上記アドレスの組は、プログラムの指
    定のプログラム変数に対応する請求項１に記載の方法。
  23. 【請求項２３】 上記アドレスの組は、プログラムの指
    定のデータ構造体に対応する請求項１に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008097530A (ja) * 2006-10-16 2008-04-24 Canon Inc シミュレーション装置及びシミュレーション方法

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000163288A (ja) * 1998-11-30 2000-06-16 Nec Corp データ記憶システム、データ再配置方法及び記録媒体
US6415363B1 (en) * 1999-02-26 2002-07-02 International Business Corporation Memory statistics counter and method for counting the number of accesses to a portion of memory
DE10081643D2 (de) 1999-06-10 2002-05-29 Pact Inf Tech Gmbh Sequenz-Partitionierung auf Zellstrukturen
US6748589B1 (en) 1999-10-20 2004-06-08 Transmeta Corporation Method for increasing the speed of speculative execution
US8290809B1 (en) 2000-02-14 2012-10-16 Ebay Inc. Determining a community rating for a user using feedback ratings of related users in an electronic environment
US9614934B2 (en) 2000-02-29 2017-04-04 Paypal, Inc. Methods and systems for harvesting comments regarding users on a network-based facility
US7428505B1 (en) * 2000-02-29 2008-09-23 Ebay, Inc. Method and system for harvesting feedback and comments regarding multiple items from users of a network-based transaction facility
US8058899B2 (en) 2000-10-06 2011-11-15 Martin Vorbach Logic cell array and bus system
US20020078152A1 (en) * 2000-12-19 2002-06-20 Barry Boone Method and apparatus for providing predefined feedback
US9141390B2 (en) * 2001-03-05 2015-09-22 Pact Xpp Technologies Ag Method of processing data with an array of data processors according to application ID
US9552047B2 (en) 2001-03-05 2017-01-24 Pact Xpp Technologies Ag Multiprocessor having runtime adjustable clock and clock dependent power supply
US9411532B2 (en) 2001-09-07 2016-08-09 Pact Xpp Technologies Ag Methods and systems for transferring data between a processing device and external devices
US9436631B2 (en) 2001-03-05 2016-09-06 Pact Xpp Technologies Ag Chip including memory element storing higher level memory data on a page by page basis
US9250908B2 (en) 2001-03-05 2016-02-02 Pact Xpp Technologies Ag Multi-processor bus and cache interconnection system
US10031733B2 (en) 2001-06-20 2018-07-24 Scientia Sol Mentis Ag Method for processing data
US9170812B2 (en) 2002-03-21 2015-10-27 Pact Xpp Technologies Ag Data processing system having integrated pipelined array data processor
WO2004038599A1 (de) 2002-09-06 2004-05-06 Pact Xpp Technologies Ag Rekonfigurierbare sequenzerstruktur
US7986625B2 (en) * 2002-12-10 2011-07-26 International Business Machines Corporation Resource-aware system, method and program product for managing request traffic based on a management policy
US7433953B1 (en) 2003-04-24 2008-10-07 Cisco Technology, Inc. Methods and apparatus for reducing arbitration delay in channelized systems by use of additional scheduling hierarchy
US7308683B2 (en) * 2003-10-30 2007-12-11 International Business Machines Corporation Ordering of high use program code segments using simulated annealing
US7613748B2 (en) * 2003-11-13 2009-11-03 Commvault Systems, Inc. Stored data reverification management system and method
WO2005050489A1 (en) * 2003-11-13 2005-06-02 Commvault Systems, Inc. System and method for stored data archive verification
US7716079B2 (en) * 2003-11-20 2010-05-11 Ebay Inc. Feedback cancellation in a network-based transaction facility
US20060007926A1 (en) * 2003-12-19 2006-01-12 Zur Uri E System and method for providing pooling or dynamic allocation of connection context data
US8141058B2 (en) 2006-06-05 2012-03-20 Rogue Wave Software, Inc. System for and method of capturing application characteristics data from a computer system and modeling target system
US8443341B2 (en) 2006-11-09 2013-05-14 Rogue Wave Software, Inc. System for and method of capturing application characteristics data from a computer system and modeling target system
US9734086B2 (en) 2006-12-06 2017-08-15 Sandisk Technologies Llc Apparatus, system, and method for a device shared between multiple independent hosts
US7716247B2 (en) * 2006-12-18 2010-05-11 Microsoft Corporation Multi-protocol access to files and directories
US8015367B1 (en) * 2007-02-16 2011-09-06 Vmware, Inc. Memory management methods in a computer system with shared memory mappings
WO2009022239A2 (en) 2007-03-26 2009-02-19 Acumem Ab System for and method of capturing performance characteristics data from a computer system and modeling target system performance
US8099719B2 (en) * 2007-06-19 2012-01-17 Microsoft Corporation Transactional debugger for a transactional memory system and detecting conflicts
DE102007041212A1 (de) * 2007-08-31 2009-03-05 Advanced Micro Devices, Inc., Sunnyvale Latenzabdeckung und Anwendung auf die Erzeugung von Multiprozessor-Testgeneratorvorlagen
US7836226B2 (en) 2007-12-06 2010-11-16 Fusion-Io, Inc. Apparatus, system, and method for coordinating storage requests in a multi-processor/multi-thread environment
US8230110B2 (en) * 2010-03-02 2012-07-24 Juniper Networks, Inc. Work-conserving packet scheduling in network devices
US9684600B2 (en) * 2011-11-30 2017-06-20 International Business Machines Corporation Dynamic process/object scoped memory affinity adjuster
US10140210B2 (en) 2013-09-24 2018-11-27 Intel Corporation Method and apparatus for cache occupancy determination and instruction scheduling
US10380656B2 (en) 2015-02-27 2019-08-13 Ebay Inc. Dynamic predefined product reviews
US9946638B1 (en) * 2016-03-30 2018-04-17 Open Text Corporation System and method for end to end performance response time measurement based on graphic recognition
US10102114B1 (en) * 2017-03-08 2018-10-16 Amazon Technologies, Inc. Code testing and approval for deployment to production environment

Family Cites Families (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4084231A (en) 1975-12-18 1978-04-11 International Business Machines Corporation System for facilitating the copying back of data in disc and tape units of a memory hierarchial system
US4481583A (en) 1981-10-30 1984-11-06 At&T Bell Laboratories Method for distributing resources in a time-shared system
JPS6047623B2 (ja) 1982-02-12 1985-10-22 株式会社日立製作所 アドレス変換方式
US4583165A (en) 1982-06-30 1986-04-15 International Business Machines Corporation Apparatus and method for controlling storage access in a multilevel storage system
US4800521A (en) 1982-09-21 1989-01-24 Xerox Corporation Task control manager
US4590550A (en) 1983-06-29 1986-05-20 International Business Machines Corporation Internally distributed monitoring system
US4845615A (en) 1984-04-30 1989-07-04 Hewlett-Packard Company Software performance analyzer
US5103394A (en) 1984-04-30 1992-04-07 Hewlett-Packard Company Software performance analyzer
US4972338A (en) 1985-06-13 1990-11-20 Intel Corporation Memory management for microprocessor system
US4821178A (en) 1986-08-15 1989-04-11 International Business Machines Corporation Internal performance monitoring by event sampling
US4965717A (en) 1988-12-09 1990-10-23 Tandem Computers Incorporated Multiple processor system having shared memory with private-write capability
JPH02271435A (ja) 1989-04-13 1990-11-06 Mitsubishi Electric Corp タスクトレース装置
JPH03210649A (ja) 1990-01-12 1991-09-13 Fujitsu Ltd マイクロコンピュータおよびそのバスサイクル制御方法
US5282274A (en) 1990-05-24 1994-01-25 International Business Machines Corporation Translation of multiple virtual pages upon a TLB miss
US5301299A (en) * 1990-06-07 1994-04-05 Intel Corporation Optimized write protocol for memory accesses utilizing row and column strobes
US5151981A (en) 1990-07-13 1992-09-29 International Business Machines Corporation Instruction sampling instrumentation
US5450609A (en) 1990-11-13 1995-09-12 Compaq Computer Corp. Drive array performance monitor
US5339425A (en) 1990-12-11 1994-08-16 Fisher Controls International, Inc. Operating system for a process controller
JPH0774984B2 (ja) 1991-06-10 1995-08-09 インターナショナル・ビジネス・マシーンズ・コーポレイション システム資源利用率測定方法とデータ処理システム
US5630157A (en) 1991-06-13 1997-05-13 International Business Machines Corporation Computer organization for multiple and out-of-order execution of condition code testing and setting instructions
JPH079632B2 (ja) 1991-06-18 1995-02-01 インターナショナル・ビジネス・マシーンズ・コーポレイション アドレス変換装置および方法
US5450586A (en) 1991-08-14 1995-09-12 Hewlett-Packard Company System for analyzing and debugging embedded software through dynamic and interactive use of code markers
US5269017A (en) 1991-08-29 1993-12-07 International Business Machines Corporation Type 1, 2 and 3 retry and checkpointing
US5287508A (en) 1992-04-07 1994-02-15 Sun Microsystems, Inc. Method and apparatus for efficient scheduling in a multiprocessor system
GB2266606B (en) 1992-04-27 1996-02-14 Intel Corp A microprocessor with an external command mode
JP3544214B2 (ja) 1992-04-29 2004-07-21 サン・マイクロシステムズ・インコーポレイテッド プロセッサの状態を監視する方法及び監視システム
US5515538A (en) 1992-05-29 1996-05-07 Sun Microsystems, Inc. Apparatus and method for interrupt handling in a multi-threaded operating system kernel
US5418973A (en) 1992-06-22 1995-05-23 Digital Equipment Corporation Digital computer system with cache controller coordinating both vector and scalar operations
US5450349A (en) * 1992-10-27 1995-09-12 Digital Equipment Corporation Computer system performance evaluation system and method
US5452457A (en) 1993-01-29 1995-09-19 International Business Machines Corporation Program construct and methods/systems for optimizing assembled code for execution
JPH06290079A (ja) 1993-03-30 1994-10-18 Hitachi Ltd 情報処理システム
US5594741A (en) 1993-03-31 1997-01-14 Digital Equipment Corporation Method for control of random test vector generation
US5452440A (en) * 1993-07-16 1995-09-19 Zitel Corporation Method and structure for evaluating and enhancing the performance of cache memory systems
US5379432A (en) 1993-07-19 1995-01-03 Taligent, Inc. Object-oriented interface for a procedural operating system
US5485574A (en) 1993-11-04 1996-01-16 Microsoft Corporation Operating system based performance monitoring of programs
US5623627A (en) 1993-12-09 1997-04-22 Advanced Micro Devices, Inc. Computer memory architecture including a replacement cache
US5922070A (en) 1994-01-11 1999-07-13 Texas Instruments Incorporated Pipelined data processing including program counter recycling
US5603004A (en) 1994-02-14 1997-02-11 Hewlett-Packard Company Method for decreasing time penalty resulting from a cache miss in a multi-level cache system
US5493673A (en) 1994-03-24 1996-02-20 International Business Machines Corporation Method and apparatus for dynamically sampling digital counters to improve statistical accuracy
US5446876A (en) 1994-04-15 1995-08-29 International Business Machines Corporation Hardware mechanism for instruction/data address tracing
US5581482A (en) 1994-04-26 1996-12-03 Unisys Corporation Performance monitor for digital computer system
EP0689141A3 (en) 1994-06-20 1997-10-15 At & T Corp Disruption-based hardware support for system performance profiling
US5528753A (en) 1994-06-30 1996-06-18 International Business Machines Corporation System and method for enabling stripped object software monitoring in a computer system
US5537541A (en) 1994-08-16 1996-07-16 Digital Equipment Corporation System independent interface for performance counters
JP3588485B2 (ja) 1994-08-26 2004-11-10 富士通株式会社 プロセススケジューリング方式
JP2908739B2 (ja) * 1994-12-16 1999-06-21 インターナショナル・ビジネス・マシーンズ・コーポレイション 多重プロセッサ・システムにおけるｃｐｕのモニタリング・システム及び方法
US5651124A (en) 1995-02-14 1997-07-22 Hal Computer Systems, Inc. Processor structure and method for aggressively scheduling long latency instructions including load/store instructions while maintaining precise state
US5748468A (en) 1995-05-04 1998-05-05 Microsoft Corporation Prioritized co-processor resource manager and method
US5608892A (en) 1995-06-09 1997-03-04 Alantec Corporation Active cache for a microprocessor
JPH0997214A (ja) 1995-09-29 1997-04-08 Internatl Business Mach Corp <Ibm> 補助プロセッサのためのアドレス変換を含む情報処理システム
US5691920A (en) 1995-10-02 1997-11-25 International Business Machines Corporation Method and system for performance monitoring of dispatch unit efficiency in a processing system
US5751945A (en) 1995-10-02 1998-05-12 International Business Machines Corporation Method and system for performance monitoring stalls to identify pipeline bottlenecks and stalls in a processing system
US5765204A (en) 1996-06-05 1998-06-09 International Business Machines Corporation Method and apparatus for adaptive localization of frequently accessed, randomly addressed data
US5854934A (en) 1996-08-23 1998-12-29 Hewlett-Packard Company Optimizing compiler having data cache prefetch spreading
US5799143A (en) 1996-08-26 1998-08-25 Motorola, Inc. Multiple context software analysis
US5802593A (en) 1996-09-06 1998-09-01 Intel Corporation Method and apparatus for improving disk drive performance
US5802386A (en) 1996-11-19 1998-09-01 International Business Machines Corporation Latency-based scheduling of instructions in a superscalar processor
US5862371A (en) * 1996-11-25 1999-01-19 International Business Machines Corporation Method and system for instruction trace reconstruction utilizing performance monitor outputs and bus monitoring
US5878208A (en) 1996-11-25 1999-03-02 International Business Machines Corporation Method and system for instruction trace reconstruction utilizing limited output pins and bus monitoring
US5884080A (en) 1996-11-26 1999-03-16 International Business Machines Corporation System and method for instruction burst performance profiling for single-processor and multi-processor systems
US5857097A (en) 1997-03-10 1999-01-05 Digital Equipment Corporation Method for identifying reasons for dynamic stall cycles during the execution of a program
US5944841A (en) 1997-04-15 1999-08-31 Advanced Micro Devices, Inc. Microprocessor with built-in instruction tracing capability
US5933626A (en) 1997-06-12 1999-08-03 Advanced Micro Devices, Inc. Apparatus and method for tracing microprocessor instructions
US5860018A (en) 1997-06-25 1999-01-12 Sun Microsystems, Inc. Method for tracking pipeline resources in a superscalar processor
US5987598A (en) 1997-07-07 1999-11-16 International Business Machines Corporation Method and system for tracking instruction progress within a data processing system
US6070009A (en) * 1997-11-26 2000-05-30 Digital Equipment Corporation Method for estimating execution rates of program execution paths
US6119075A (en) * 1997-11-26 2000-09-12 Digital Equipment Corporation Method for estimating statistics of properties of interactions processed by a processor pipeline
US6092180A (en) * 1997-11-26 2000-07-18 Digital Equipment Corporation Method for measuring latencies by randomly selected sampling of the instructions while the instruction are executed
US6000044A (en) 1997-11-26 1999-12-07 Digital Equipment Corporation Apparatus for randomly sampling instructions in a processor pipeline
US5923872A (en) 1997-11-26 1999-07-13 Digital Equipment Corporation Apparatus for sampling instruction operand or result values in a processor pipeline
US5964867A (en) 1997-11-26 1999-10-12 Digital Equipment Corporation Method for inserting memory prefetch operations based on measured latencies in a program optimizer
US5809450A (en) 1997-11-26 1998-09-15 Digital Equipment Corporation Method for estimating statistics of properties of instructions processed by a processor pipeline

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008097530A (ja) * 2006-10-16 2008-04-24 Canon Inc シミュレーション装置及びシミュレーション方法

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