JPS6047623B2 - アドレス変換方式 - Google Patents
アドレス変換方式Info
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- JPS6047623B2 JPS6047623B2 JP57020721A JP2072182A JPS6047623B2 JP S6047623 B2 JPS6047623 B2 JP S6047623B2 JP 57020721 A JP57020721 A JP 57020721A JP 2072182 A JP2072182 A JP 2072182A JP S6047623 B2 JPS6047623 B2 JP S6047623B2
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
発明の対象
本発明は、アドレス変換方式に関し、特に２ページに渡
るオペランドのアドレスに対して、１回のＴＬＢ（Ｔｒ
ａｎｓｌａｔｉｏｎＬｆ）ｏｋａｓｉｄｅＢｕｆｆｅｒ
）の索引でページ渡りを検出できるアドレス変換方式に
関するものである。
るオペランドのアドレスに対して、１回のＴＬＢ（Ｔｒ
ａｎｓｌａｔｉｏｎＬｆ）ｏｋａｓｉｄｅＢｕｆｆｅｒ
）の索引でページ渡りを検出できるアドレス変換方式に
関するものである。
従来技術
仮想記憶方式を用いる計算機システムでは、処理装置が
主記憶装置に格納されているデータをアクセスするとき
、そのデータの主記憶装置上での所在位置を示すアドレ
ス（実アドレス）とは別に定められた論理アドレスによ
りアクセスする。
主記憶装置に格納されているデータをアクセスするとき
、そのデータの主記憶装置上での所在位置を示すアドレ
ス（実アドレス）とは別に定められた論理アドレスによ
りアクセスする。
ま１た、多重仮想記憶方式では、複数個のアドレス空間
が設けられ、１つの仮想空間には１つのジョブしか存在
しないので、同時に動作するジョブの数に応じてその数
だけの仮想空間が用意される。そして、仮想空間のアド
レスと実アドレスとの対応；ずけを行う処理が各仮想空
間ごとに行われ、その結果はオペレーティング、システ
ムが管理する主記憶上のアドレス変換テーブル上に格納
される。一方、仮想記憶方式を有する計算機システムで
は、一般に処理装置内部にＴＬＢ（アドレス変換バッフ
ァ）を備えている。これは、論理アドレスとそれに対応
する実アドレスとの対を復数個貯えた連想記憶装置であ
る。ところで、従来より、命令を実行する際には、その
実行に先立ち、該当する命令あるいはオペランドのアド
レスがアドレス変換可能であるか否か、つまりそのアド
レスに対応するアドレス変換テーブルが準備されている
か否かを検査し、もし可能であれば、該当命令の実行を
行つている。
が設けられ、１つの仮想空間には１つのジョブしか存在
しないので、同時に動作するジョブの数に応じてその数
だけの仮想空間が用意される。そして、仮想空間のアド
レスと実アドレスとの対応；ずけを行う処理が各仮想空
間ごとに行われ、その結果はオペレーティング、システ
ムが管理する主記憶上のアドレス変換テーブル上に格納
される。一方、仮想記憶方式を有する計算機システムで
は、一般に処理装置内部にＴＬＢ（アドレス変換バッフ
ァ）を備えている。これは、論理アドレスとそれに対応
する実アドレスとの対を復数個貯えた連想記憶装置であ
る。ところで、従来より、命令を実行する際には、その
実行に先立ち、該当する命令あるいはオペランドのアド
レスがアドレス変換可能であるか否か、つまりそのアド
レスに対応するアドレス変換テーブルが準備されている
か否かを検査し、もし可能であれば、該当命令の実行を
行つている。
この検査を、アドレス変換のプリテストと呼ぶ。アドレ
ス変換が可能であるか否かは、命令あるいはオペランド
が主記憶上のアドレス変換の対象となる最小の記憶単位
であるページ内にあれば、１回のアドレス変換ですむの
で、１回だけ行えばよいが、もし２ページに渡つて存在
する場合にほ、２回のアドレス変換が必要であるため、
２回の検査を要することになる。仮想空間を用いる計算
機システムでは、仮想空間上のデータがページ単位に分
割されており、例えば２５６Ｋバイトの仮想空間が４Ｋ
バイトのページに分割される場合には、仮想空間上に存
在するデータは１ページ単位で実空間、つまり主記憶上
の任意の位置に格納される。
ス変換が可能であるか否かは、命令あるいはオペランド
が主記憶上のアドレス変換の対象となる最小の記憶単位
であるページ内にあれば、１回のアドレス変換ですむの
で、１回だけ行えばよいが、もし２ページに渡つて存在
する場合にほ、２回のアドレス変換が必要であるため、
２回の検査を要することになる。仮想空間を用いる計算
機システムでは、仮想空間上のデータがページ単位に分
割されており、例えば２５６Ｋバイトの仮想空間が４Ｋ
バイトのページに分割される場合には、仮想空間上に存
在するデータは１ページ単位で実空間、つまり主記憶上
の任意の位置に格納される。
システムによつては、仮想空間上の複数ページが実空間
上の１ページに対応している場合もあるが、通常は仮想
空間の１ページが実空間の１ページと１対１に対応して
いる。いま、可変長のオペランドが記憶装置に格納され
ており、その最大長が１ページ以内であるオペ、ランド
同志を操作する命令が発行された場合に、オペランドが
アドレス変換可能か否かの検査を行う方法を第１図によ
り説明する。
上の１ページに対応している場合もあるが、通常は仮想
空間の１ページが実空間の１ページと１対１に対応して
いる。いま、可変長のオペランドが記憶装置に格納され
ており、その最大長が１ページ以内であるオペ、ランド
同志を操作する命令が発行された場合に、オペランドが
アドレス変換可能か否かの検査を行う方法を第１図によ
り説明する。
第１図では、主記憶上の第１および第２オペランドの格
納状態を示しており、第１オペランド．（１０ｐ）はペ
ージ１とページ２に連続し、第２オペランド（２０ｐ）
はページ３とページ４に連続してそれぞれ格納されてい
る。
納状態を示しており、第１オペランド．（１０ｐ）はペ
ージ１とページ２に連続し、第２オペランド（２０ｐ）
はページ３とページ４に連続してそれぞれ格納されてい
る。
この場合にけ、第４オペランド（１０ｐ）に関して、ペ
ージ１と２、第２オペランド（２０ｐ）に関してクペー
ジ３と４をそれぞれ検査するので、計４回もアドレス変
換が可能か否かの検査を行う必要がある。この検索は、
主記憶上に準備してあるアドレス変換テーブルを索引す
ることにより行うが、通常はこれを高速化するため先す
ＴＬＢを索引し、そこにアドレス変換テーブルの該当す
る写しがないときのみ主記憶上のテーブルをアクセスす
る。第２図は、アドレス変換処理の機能ブロック図であ
る。論理アドレス・レジスタ１の上位ビットで処理装置
内のＴＬＢ４を索引するか、あるいはそこにない場合に
は主記憶上のアドレス変換テーブル３を索引することに
より、プリテストとアドレス変換動作を行い、変換結果
のアドレス６と論理アドレス１のうちのページ内アドレ
ス（下位ビット）５とで実アドレスを得て、実アドレス
・レジスタ２にセットする。アドレス変換が可能か否か
のプリテストは、第１図に示す状態では４回行われるこ
とになるの・で、もし第１図のページ１〜４がすべてＴ
ＬＢ４に存在したとしても、これに要するオーバヘッド
は大きくなる。
ージ１と２、第２オペランド（２０ｐ）に関してクペー
ジ３と４をそれぞれ検査するので、計４回もアドレス変
換が可能か否かの検査を行う必要がある。この検索は、
主記憶上に準備してあるアドレス変換テーブルを索引す
ることにより行うが、通常はこれを高速化するため先す
ＴＬＢを索引し、そこにアドレス変換テーブルの該当す
る写しがないときのみ主記憶上のテーブルをアクセスす
る。第２図は、アドレス変換処理の機能ブロック図であ
る。論理アドレス・レジスタ１の上位ビットで処理装置
内のＴＬＢ４を索引するか、あるいはそこにない場合に
は主記憶上のアドレス変換テーブル３を索引することに
より、プリテストとアドレス変換動作を行い、変換結果
のアドレス６と論理アドレス１のうちのページ内アドレ
ス（下位ビット）５とで実アドレスを得て、実アドレス
・レジスタ２にセットする。アドレス変換が可能か否か
のプリテストは、第１図に示す状態では４回行われるこ
とになるの・で、もし第１図のページ１〜４がすべてＴ
ＬＢ４に存在したとしても、これに要するオーバヘッド
は大きくなる。
なお、第１図では、第１、第２オペランド（１０ｐ，２
０ｐ）ともにページ渡りをしている場合を示しているが
、たとえページ渡・りをしていない場合でも、ページ渡
りを検出する回路が準備されていない限り、オペランド
に楓５て４回の検査が必要である。つまり、オペランド
がページ渡りをしているか否かは、オペランＦの先頭ア
ドレスとオペランド長を加算しなければ判別できない。
このため、オペランドがページ渡りをするか否かをを検
査する代りに、オペランドの先頭アドレスと、オペラン
ドの先頭アドレスにオペランド長を加算した最終アドレ
スの両方をアドレス変換して、変換可能であれば命令の
実行を開始する方法も行われている。しかし、従来のい
ずれの方法も、アドレス変換可能か否かを検査する時間
、あるいは加算して最終アドレスを算出する時間等がか
かり、処理装置におけるアドレス変換のオーバヘッドが
大きく、命令処理の性能低下を招いている。
０ｐ）ともにページ渡りをしている場合を示しているが
、たとえページ渡・りをしていない場合でも、ページ渡
りを検出する回路が準備されていない限り、オペランド
に楓５て４回の検査が必要である。つまり、オペランド
がページ渡りをしているか否かは、オペランＦの先頭ア
ドレスとオペランド長を加算しなければ判別できない。
このため、オペランドがページ渡りをするか否かをを検
査する代りに、オペランドの先頭アドレスと、オペラン
ドの先頭アドレスにオペランド長を加算した最終アドレ
スの両方をアドレス変換して、変換可能であれば命令の
実行を開始する方法も行われている。しかし、従来のい
ずれの方法も、アドレス変換可能か否かを検査する時間
、あるいは加算して最終アドレスを算出する時間等がか
かり、処理装置におけるアドレス変換のオーバヘッドが
大きく、命令処理の性能低下を招いている。
発明の目的
本発明の目的は、このような従来の問題点を解消するた
め、アドレス変換可能であるか否かを検査する時間を不
要とし、アドレス変換のオーバヘッドを低減できるアド
レス変換方式を提供することにある。
め、アドレス変換可能であるか否かを検査する時間を不
要とし、アドレス変換のオーバヘッドを低減できるアド
レス変換方式を提供することにある。
発明の詳細な説明
上記目的を達成するため、本発明のアドレス変換方式は
、アドレス変換テーブルを用いて論理アドレスから実ア
ドレスに変換を行うデータ処理装置において、アドレス
変換テーブルの各エントリに、連続する前と後の一方あ
るいは両方の論理アドレス◆エントリがアドレス変換可
能であることを示す各ビットをそれぞれ設け、アドレス
変換テｂ−ブルに新たなデータを登録する際に、論理ア
ドレスの前と後の一方あるいは両方のページに連続する
か否かを調べて上記各ビットをセットすることを特徴と
する。
、アドレス変換テーブルを用いて論理アドレスから実ア
ドレスに変換を行うデータ処理装置において、アドレス
変換テーブルの各エントリに、連続する前と後の一方あ
るいは両方の論理アドレス◆エントリがアドレス変換可
能であることを示す各ビットをそれぞれ設け、アドレス
変換テｂ−ブルに新たなデータを登録する際に、論理ア
ドレスの前と後の一方あるいは両方のページに連続する
か否かを調べて上記各ビットをセットすることを特徴と
する。
発明の実施例とその効果 １以下、
本発明の実施例を、図面により説明する。
本発明の実施例を、図面により説明する。
第３図は、本発明の実施例を示すアドレス変換方式の機
能ブロック図、およびＴＬＢの内容を示す図てある。
能ブロック図、およびＴＬＢの内容を示す図てある。
第３図ａでは、論理アドレス・レジスタ１からＴＬＢ４
を索引して、論理アドレスを実アドレスに変換し、これ
をメモリ・アドレス・レジスタ８にセットするまでの過
程を示しており、第３図ｂはＴＬＢ４に登録されている
１ワードの内容を示，している。
を索引して、論理アドレスを実アドレスに変換し、これ
をメモリ・アドレス・レジスタ８にセットするまでの過
程を示しており、第３図ｂはＴＬＢ４に登録されている
１ワードの内容を示，している。
第３図ａのＴＬＢ４は２５６カラムあり、各カラムに登
録される１ワードは第３図ｂに示すように、論理アドレ
スの上位ビット（ＬＡ（ｔ）０〜４）と、それに対応す
る実アドレス（ＲＡＯ〜１２）と、チエイン・ビット（
Ｃ）と、有効ビット（Ｖ）の計２０ビットからなる。こ
のうち、チエイン・ビット（Ｃ）が本発明により新たに
設けられた制御ビットであつて、このページに連続する
前あるいは後のページがアドレス変換可能であるか否か
を示す意味を有する。すなわち、チエイン・ビット（Ｃ
）＝１の場合には前あるいは後のページがアドレス変換
可能であることを示し、チエイン・ビット（Ｃ）＝０の
場合には前あるいは後のページがアドレス変換不可能で
あることを示す。したがつて、変換テーブル（主記憶お
よびＴＬＢを含む）を索引するとき、いま使用しようと
するページがアドレス変換可能であつても、チエイン●
ビット（Ｃ）＝０の場合には次のページがアドレス変換
可能か否かを検査し、チエイン・ビット（Ｃ）＝１の場
合には何ら検査をすることなく、直ちにアドレス変換処
理を行う。これによつて、最大オペランド長が１ページ
以内であれば、オペランドのページ渡りの検査に要する
時間をきわめて小さくすることができる。第３図におけ
るアドレス変換動作は、先ず論理アドレスの上位０〜１
２ビットのうち５〜１２ビットでＴＬＢの２５６カラム
のうちの１つを選択し、論理アドレスの上位０〜４ビッ
トとＴＬＢ４の０〜４ビット（論理アドレスの上位ビッ
ト）を比較回路７で比較して、一致したかどうかを調べ
、一致していればＴＬＢ４の５〜１７ビット（実アドレ
ス０〜１２ビット）をメモリ・アドレス●レジスタ８の
０〜１２ビットに、また論理アドレス●レジスタ１の下
位置３〜２３ビットを実アドレス・レジスタ８の１３〜
２３ビットに、それぞれセットする。
録される１ワードは第３図ｂに示すように、論理アドレ
スの上位ビット（ＬＡ（ｔ）０〜４）と、それに対応す
る実アドレス（ＲＡＯ〜１２）と、チエイン・ビット（
Ｃ）と、有効ビット（Ｖ）の計２０ビットからなる。こ
のうち、チエイン・ビット（Ｃ）が本発明により新たに
設けられた制御ビットであつて、このページに連続する
前あるいは後のページがアドレス変換可能であるか否か
を示す意味を有する。すなわち、チエイン・ビット（Ｃ
）＝１の場合には前あるいは後のページがアドレス変換
可能であることを示し、チエイン・ビット（Ｃ）＝０の
場合には前あるいは後のページがアドレス変換不可能で
あることを示す。したがつて、変換テーブル（主記憶お
よびＴＬＢを含む）を索引するとき、いま使用しようと
するページがアドレス変換可能であつても、チエイン●
ビット（Ｃ）＝０の場合には次のページがアドレス変換
可能か否かを検査し、チエイン・ビット（Ｃ）＝１の場
合には何ら検査をすることなく、直ちにアドレス変換処
理を行う。これによつて、最大オペランド長が１ページ
以内であれば、オペランドのページ渡りの検査に要する
時間をきわめて小さくすることができる。第３図におけ
るアドレス変換動作は、先ず論理アドレスの上位０〜１
２ビットのうち５〜１２ビットでＴＬＢの２５６カラム
のうちの１つを選択し、論理アドレスの上位０〜４ビッ
トとＴＬＢ４の０〜４ビット（論理アドレスの上位ビッ
ト）を比較回路７で比較して、一致したかどうかを調べ
、一致していればＴＬＢ４の５〜１７ビット（実アドレ
ス０〜１２ビット）をメモリ・アドレス●レジスタ８の
０〜１２ビットに、また論理アドレス●レジスタ１の下
位置３〜２３ビットを実アドレス・レジスタ８の１３〜
２３ビットに、それぞれセットする。
比較回路７における比較は、次の条件式を用いて行われ
る。ここで、ＮＴＬＢは変換する論理アドレスに対応す
るものがＴＬＢ４にないという不一致の条件であり、Ｌ
Ａ（０〜４）は論理アドレス・レジスタの上位ビット、
ＬＡ（ｔ）（０〜４）はＴＬＢ４の上位ビット、ＵはＴ
ＬＢ４のチエイン●ビットの否定、ＥＰＣはページ渡り
の検査出力（ＥｘｐｅｃｔＰａ？ＣｒＯｓｓ）、■，Ｖ
はＴＬＢ４のカラム・データ有効ビットとその否定をそ
れぞれ示している。上記（１）式では、■＝１でかつ論
理アドレスの上位が不一致（ＬＡＯ〜４半ＬＡ（ｔ）ｏ
〜４）か、あるいはＣ＝０でＥＰＣ＝１のとき、または
Ｖ＝０のときに不一致（ＮＴＬＢ）が成立する。ノ 第
３図Ａ，ｂではＣビットは現在の論理アドレスに続く次
のページがＴＬＢ４に登録されている場合に“゜１゛と
なり、登録されていない場合に゜゜０゛となる。
る。ここで、ＮＴＬＢは変換する論理アドレスに対応す
るものがＴＬＢ４にないという不一致の条件であり、Ｌ
Ａ（０〜４）は論理アドレス・レジスタの上位ビット、
ＬＡ（ｔ）（０〜４）はＴＬＢ４の上位ビット、ＵはＴ
ＬＢ４のチエイン●ビットの否定、ＥＰＣはページ渡り
の検査出力（ＥｘｐｅｃｔＰａ？ＣｒＯｓｓ）、■，Ｖ
はＴＬＢ４のカラム・データ有効ビットとその否定をそ
れぞれ示している。上記（１）式では、■＝１でかつ論
理アドレスの上位が不一致（ＬＡＯ〜４半ＬＡ（ｔ）ｏ
〜４）か、あるいはＣ＝０でＥＰＣ＝１のとき、または
Ｖ＝０のときに不一致（ＮＴＬＢ）が成立する。ノ 第
３図Ａ，ｂではＣビットは現在の論理アドレスに続く次
のページがＴＬＢ４に登録されている場合に“゜１゛と
なり、登録されていない場合に゜゜０゛となる。
このＣビットは、ＴＬＢ４に新たなデータをセットする
ときに、そのときの論理アドタレスの次のページがＴＬ
Ｂ４に存在するか否かを調べ、もし存在するならばＣ＝
１とし、存在しないならばＣ＝０とする。ところで、通
常ＴＬＢ４のカラムの配列順序は論理アドレス●ページ
の順になつているので、次θのページを調べるためには
、次のカラムを調べればよい。
ときに、そのときの論理アドタレスの次のページがＴＬ
Ｂ４に存在するか否かを調べ、もし存在するならばＣ＝
１とし、存在しないならばＣ＝０とする。ところで、通
常ＴＬＢ４のカラムの配列順序は論理アドレス●ページ
の順になつているので、次θのページを調べるためには
、次のカラムを調べればよい。
また、新たなデータをＴＬＢ４のあるカラムにセットす
ると、そのカラムの１つ前のカラムのチエイン●ビット
Ｃは以前の状態を示して発明ので、新たなデータをセッ
トするときには、１つ前のカラムが、新たにセットしよ
うとしている論理アドレスの前のページを保持している
ならば、Ｃビットを“１゛にし、他のページを保持して
いる場合には“０゛にしなければならない。
ると、そのカラムの１つ前のカラムのチエイン●ビット
Ｃは以前の状態を示して発明ので、新たなデータをセッ
トするときには、１つ前のカラムが、新たにセットしよ
うとしている論理アドレスの前のページを保持している
ならば、Ｃビットを“１゛にし、他のページを保持して
いる場合には“０゛にしなければならない。
すなわち、新たなデータをセットする際には、そのアド
レスの１つ前のページの論理アドレスが新たにセットす
る論理アドレスと連続するか否かを調べ、連続するとき
はそのカラム（１つ前のページ）のＣビットを゜゜１゛
にし、連続しないときにはＣビットを“０゛にする。
レスの１つ前のページの論理アドレスが新たにセットす
る論理アドレスと連続するか否かを調べ、連続するとき
はそのカラム（１つ前のページ）のＣビットを゜゜１゛
にし、連続しないときにはＣビットを“０゛にする。
これは、セットしようとする論理アドレスに１ページ分
のアドレス（第３図ては２Ｋバイト）を加減算して、Ｔ
ＬＢ４を索引し、ＮＴＬＢの条件を調べることによつて
可能である。また、上記（１）式のＥＰＣは、いま索引
しようとしている論理アドレスに対応するオペランドが
ページ渡り（Ｐａ？ＣｒＯｓｓ）をするか否かを検出す
る条件であり、その条件はハードウェアあるいはソフト
ウェアにより検査することができるが、ここではハード
ウェアにより実現する。
のアドレス（第３図ては２Ｋバイト）を加減算して、Ｔ
ＬＢ４を索引し、ＮＴＬＢの条件を調べることによつて
可能である。また、上記（１）式のＥＰＣは、いま索引
しようとしている論理アドレスに対応するオペランドが
ページ渡り（Ｐａ？ＣｒＯｓｓ）をするか否かを検出す
る条件であり、その条件はハードウェアあるいはソフト
ウェアにより検査することができるが、ここではハード
ウェアにより実現する。
第４図Ａ，ｂはそれぞれ本発明におけるＥＰＣ検出条件
の説明図とＥＰＣ検出回路のブロック図である。
の説明図とＥＰＣ検出回路のブロック図である。
第４図ｂに示すように、主記憶装置９と中央処５理装置
（ＣＰＵ）の間には、記憶制御装置１０が接続されてお
り、その内部にＴＬＢ４とＥＰＣ回路１１が設けられる
。
（ＣＰＵ）の間には、記憶制御装置１０が接続されてお
り、その内部にＴＬＢ４とＥＰＣ回路１１が設けられる
。
中央処理装置は、ＮＴＬＢの条件のうちのＵ８ＴＬＢ４
（またはＭＭ９）を索引して検出し、ＥＰＣをＥＰＣ回
路１１を起動させて第！４図ａに示す演算を行わせるこ
とにより検出する。したがつて、（Ｃ上ＰＣ）の条件は
、ＴＬＢ４に連続するページがなく、かつオペランドが
ページ渡りをする可能性があるという条件である。第４
図ａに示すＥＰＣ条件は、オペランドがぺ３ージ渡りを
するか否かを完全に調べているのではなく、ある程度の
予測を行うのみである。第４図ａのタイプとしては、ハ
ーフワード・オペランドを扱う命令（ＨＷ）、１ワード
・オペランドを扱う命令（ＦＷ）、２ワード・オペラン
ド４を扱う命令（ＤＷ）の固定長オペランドを扱う３つ
の命令と、可変長オペランドを扱う５つの命令（ＳＳ：
ＳｔＯｒａｇｅｔＯｓｔＯｒａ？）がある。
（またはＭＭ９）を索引して検出し、ＥＰＣをＥＰＣ回
路１１を起動させて第！４図ａに示す演算を行わせるこ
とにより検出する。したがつて、（Ｃ上ＰＣ）の条件は
、ＴＬＢ４に連続するページがなく、かつオペランドが
ページ渡りをする可能性があるという条件である。第４
図ａに示すＥＰＣ条件は、オペランドがぺ３ージ渡りを
するか否かを完全に調べているのではなく、ある程度の
予測を行うのみである。第４図ａのタイプとしては、ハ
ーフワード・オペランドを扱う命令（ＨＷ）、１ワード
・オペランドを扱う命令（ＦＷ）、２ワード・オペラン
ド４を扱う命令（ＤＷ）の固定長オペランドを扱う３つ
の命令と、可変長オペランドを扱う５つの命令（ＳＳ：
ＳｔＯｒａｇｅｔＯｓｔＯｒａ？）がある。
ＮＯ．ｌのハーフワード・オペランド（ＨａｅｆＷＯｒ
ｄ）の場合、このタイプが扱うオペランド長は２バイト
と限定されているので、先頭論理アドレスＯ〜２３ビッ
トのうち下位の１３〜２３ビット（ページ内アドレス）
に対して、１３〜ｎビットが“ｌ゛で最終ビットｘ＝“
０゛であれば、最終論理アドレスは＋１の加算を行つた
値、すなわち１３〜２３ビットがオール“゜１゛となる
のでページ渡りしないが、ｘ＝“６ｒ゛であれば最終ア
ドレスは＋１した値なので１３〜２３ビットがオール６
′０１となノリ、ビット１３より桁上げが発生し、次ペ
ージにかかつてしまうため、ページ渡りすることになる
。ＮＯ．２のフルワード・オペランド（Ｆｕｅ′ＷＯｒ
ｄ）の場合、オペランド長は４バイトであるため、先頭
アドレスの１３〜２１ビットが″ｒ゛で、・２２，２３
ビット目のＸｘ＝６４００１であれば、最終アドレスは
＋３の加算を行つてもページ渡りしないが、Ｘｘ＝６゛
０ｒ′，゛１０“、またほ“゜１１゛２であると、最終
アドレスは＋３の加算によりページ渡りする。以下、同
じようにして、ＮＯ．３のダブルワード●オペランド（
ＤＯｕｂｅｅＷＯｒｄ）の場合には、最後のＸｘｘ＝“
゜０００゛であればページ渡りしないが、いずれか１つ
でも゜゜１゛のときにはページ渡りとなる。
ｄ）の場合、このタイプが扱うオペランド長は２バイト
と限定されているので、先頭論理アドレスＯ〜２３ビッ
トのうち下位の１３〜２３ビット（ページ内アドレス）
に対して、１３〜ｎビットが“ｌ゛で最終ビットｘ＝“
０゛であれば、最終論理アドレスは＋１の加算を行つた
値、すなわち１３〜２３ビットがオール“゜１゛となる
のでページ渡りしないが、ｘ＝“６ｒ゛であれば最終ア
ドレスは＋１した値なので１３〜２３ビットがオール６
′０１となノリ、ビット１３より桁上げが発生し、次ペ
ージにかかつてしまうため、ページ渡りすることになる
。ＮＯ．２のフルワード・オペランド（Ｆｕｅ′ＷＯｒ
ｄ）の場合、オペランド長は４バイトであるため、先頭
アドレスの１３〜２１ビットが″ｒ゛で、・２２，２３
ビット目のＸｘ＝６４００１であれば、最終アドレスは
＋３の加算を行つてもページ渡りしないが、Ｘｘ＝６゛
０ｒ′，゛１０“、またほ“゜１１゛２であると、最終
アドレスは＋３の加算によりページ渡りする。以下、同
じようにして、ＮＯ．３のダブルワード●オペランド（
ＤＯｕｂｅｅＷＯｒｄ）の場合には、最後のＸｘｘ＝“
゜０００゛であればページ渡りしないが、いずれか１つ
でも゜゜１゛のときにはページ渡りとなる。
可変長オペランドを扱う命令（ＳＳ：ＳｔＯｒａｇｅｔ
ＯＳｔＯｒａ？）のオペランド長は、ＥＯ〜７の８ビッ
トで指定され、′０〜７にはオペランド長−１をセット
しているので１〜２５６バイトまで指定することができ
る。
ＯＳｔＯｒａ？）のオペランド長は、ＥＯ〜７の８ビッ
トで指定され、′０〜７にはオペランド長−１をセット
しているので１〜２５６バイトまで指定することができ
る。
第４図ａから明らかなように、タイプがＳＳの場合には
、オペランド長を指定するＥ。
、オペランド長を指定するＥ。
−７のうちＥＯ〜３を簡略化して調べている。すなわち
、ＮＯ．４の場合には、オペランド長は１〜１６／くイ
トの可能性があるが、最高の１シくイトと仮定して現在
のアドレスを＋１５だけ加算した結果で、ページ渡りを
する条件を調べている。つまり、ＮＯ．４の場合、１０
，３は４６０００σ３であり、先頭論理アドレスのペー
ジ内アドレス１３〜１９ビットが６６ｒ′で、残りの２
０〜２３ビット０ｘｘ＝″００００′２であれば、ペー
ジ渡りしないが、少なくともｘのどれかが“１゛であれ
ばページ渡りすることになる。ＮＯ．５の場合には、オ
ペランド長は１７〜３２バイトの可能性があるが、３２
バイト長を仮定して、先頭アドレスを＋３１だけ加算し
た結果でページ渡りを調べている。この場合、オペラン
ド長′。〜７ぱ゜０００１００００゛〜゜゜０００１１
１１丁゛であるから、′０〜３＝゜゛０００ドとなる。
以下、ＮＯ．６，７，８の場合にも、全く同じ方法でペ
ージ渡りする条件を調べる。
、ＮＯ．４の場合には、オペランド長は１〜１６／くイ
トの可能性があるが、最高の１シくイトと仮定して現在
のアドレスを＋１５だけ加算した結果で、ページ渡りを
する条件を調べている。つまり、ＮＯ．４の場合、１０
，３は４６０００σ３であり、先頭論理アドレスのペー
ジ内アドレス１３〜１９ビットが６６ｒ′で、残りの２
０〜２３ビット０ｘｘ＝″００００′２であれば、ペー
ジ渡りしないが、少なくともｘのどれかが“１゛であれ
ばページ渡りすることになる。ＮＯ．５の場合には、オ
ペランド長は１７〜３２バイトの可能性があるが、３２
バイト長を仮定して、先頭アドレスを＋３１だけ加算し
た結果でページ渡りを調べている。この場合、オペラン
ド長′。〜７ぱ゜０００１００００゛〜゜゜０００１１
１１丁゛であるから、′０〜３＝゜゛０００ドとなる。
以下、ＮＯ．６，７，８の場合にも、全く同じ方法でペ
ージ渡りする条件を調べる。
第５図は、第３図のＴＬＢを用いて主記憶装置をアクセ
スするためのマイクロ・プログラム・フローチャートで
ある。
スするためのマイクロ・プログラム・フローチャートで
ある。
マイクロ命令２１では、主記憶装置９へのアクセス（Ｆ
Ｅ）を指示すると同時に、論理アドレスｊ（ＬＡ）をＴ
ＬＢ４で実アドレスに変換して、主記憶装置９のアドレ
ス●レジスタ（Ｓ．ＡＲ）にセットすることを指示する
。
Ｅ）を指示すると同時に、論理アドレスｊ（ＬＡ）をＴ
ＬＢ４で実アドレスに変換して、主記憶装置９のアドレ
ス●レジスタ（Ｓ．ＡＲ）にセットすることを指示する
。
次にマイクロ命令２２では、命令２１でＴＬＢ４を索引
した結果のＮＴＬＢ条件をテストし、ＮＴＬＢ＝０なら
ばそのまま主記憶装置９にアクセスを行い、またＮＴＬ
Ｂ＝１ならば次の命令２３でアドレス変換テーブルを読
み出し、対応するＴＬＢデータを作成してＴＬＢ４に新
しぃデータを登録後（ＴＬＢ＝ＮＥＷＤＡＴＡ）、マイ
クロ命令２１に戻る。ＮＴＬＢ＝１の条件が（′Ｃ上Ｐ
Ｃ）で発生した場合には、一度ＮＴＬＢの処理を実行し
た後、命令の実行完了までは、（σ・ＥＰＣ）によるＮ
ＴＬＢの条件は成立しないようにしている。
した結果のＮＴＬＢ条件をテストし、ＮＴＬＢ＝０なら
ばそのまま主記憶装置９にアクセスを行い、またＮＴＬ
Ｂ＝１ならば次の命令２３でアドレス変換テーブルを読
み出し、対応するＴＬＢデータを作成してＴＬＢ４に新
しぃデータを登録後（ＴＬＢ＝ＮＥＷＤＡＴＡ）、マイ
クロ命令２１に戻る。ＮＴＬＢ＝１の条件が（′Ｃ上Ｐ
Ｃ）で発生した場合には、一度ＮＴＬＢの処理を実行し
た後、命令の実行完了までは、（σ・ＥＰＣ）によるＮ
ＴＬＢの条件は成立しないようにしている。
このように、従来、１つのオペランドに対して、先頭ア
ドレスと、オペランド長を加算した最終アドレスの両方
に対する索引を命令開始に当つて実行する必要があつた
が、ＴＬＢ４にＣビットを設けることによつて、その必
要をなくし、最高４回のＴＬＢ索引回数を２回に低減し
た。
ドレスと、オペランド長を加算した最終アドレスの両方
に対する索引を命令開始に当つて実行する必要があつた
が、ＴＬＢ４にＣビットを設けることによつて、その必
要をなくし、最高４回のＴＬＢ索引回数を２回に低減し
た。
しかし、Ｃビットのみで制御を行うと、オペランドがペ
ージ渡りしない場合でも、Ｃビツトニ゛゜０”ならばＮ
ＴＬＢ条件が成立してしまう。この確率はかなり高いと
思われるが、ＥＰＣの機能を付加することにより、この
オーバヘッドを低減できる。以上の実施例では、Ｃビッ
トをＴＬＢ４に設けているが、このＣビットを主記憶上
のアドレス変換テーブルの各エントリに設け、ＴＬＢ４
のＣビットはこの変換テーブルのＣビットの写しとして
持ち、さらにＣビットを複数個にして、次のページがア
ドレス変換可能であるというビットと、１つ前のページ
がアドレス変換可能であるというビットを持てば、さら
に大きな効果が得られる。すなわち、ＴＬＢ４の１カラ
ムを調べることにより、隣接したページがアドレス変換
可能であることを判別できるので、２ページ単位に連続
したアドレスを割り付ければ、ＴＬＢ４の１カラムでア
ドレス変換テーブルが有効か否かについて２ページ分の
情報を得ることができ、あたかもＴＬＢ４のカラム数を
２倍にしたと同じ効果が得られる。また、１つ前のペー
ジがアドレス変換可能であるビットを持てば、逆アドレ
ス順に処理を行う命令に対してもアドレス変換可能チェ
ックを省略することができる。また、実施例では、ＴＬ
Ｂ４のＣビットに関して、新たにＴＬＢ４にデータをセ
ットする際に、１つ前のページのＣビットをアドレスが
連続しない場合にはリセットしているが、アドレス変換
テーブルを変更したときには該当するＴＬＢ４のＣビッ
トも同時に補正する処理を行えば、ＴＬＢ４上に論理ア
ドレスが連続して登録されていなくてもＣビットのリセ
ットは不要である。
ージ渡りしない場合でも、Ｃビツトニ゛゜０”ならばＮ
ＴＬＢ条件が成立してしまう。この確率はかなり高いと
思われるが、ＥＰＣの機能を付加することにより、この
オーバヘッドを低減できる。以上の実施例では、Ｃビッ
トをＴＬＢ４に設けているが、このＣビットを主記憶上
のアドレス変換テーブルの各エントリに設け、ＴＬＢ４
のＣビットはこの変換テーブルのＣビットの写しとして
持ち、さらにＣビットを複数個にして、次のページがア
ドレス変換可能であるというビットと、１つ前のページ
がアドレス変換可能であるというビットを持てば、さら
に大きな効果が得られる。すなわち、ＴＬＢ４の１カラ
ムを調べることにより、隣接したページがアドレス変換
可能であることを判別できるので、２ページ単位に連続
したアドレスを割り付ければ、ＴＬＢ４の１カラムでア
ドレス変換テーブルが有効か否かについて２ページ分の
情報を得ることができ、あたかもＴＬＢ４のカラム数を
２倍にしたと同じ効果が得られる。また、１つ前のペー
ジがアドレス変換可能であるビットを持てば、逆アドレ
ス順に処理を行う命令に対してもアドレス変換可能チェ
ックを省略することができる。また、実施例では、ＴＬ
Ｂ４のＣビットに関して、新たにＴＬＢ４にデータをセ
ットする際に、１つ前のページのＣビットをアドレスが
連続しない場合にはリセットしているが、アドレス変換
テーブルを変更したときには該当するＴＬＢ４のＣビッ
トも同時に補正する処理を行えば、ＴＬＢ４上に論理ア
ドレスが連続して登録されていなくてもＣビットのリセ
ットは不要である。
これにより、Ｃ＝１の確率はきわめて高くなるので、オ
ーバヘッドがさらに小さくなる。発明の効果 以上説明したように、本発明によれば、１回のＴＬＢの
索引でオペランドのページ渡りを検出できるので、アド
レス変換可能であるか否かを検査する時間が不要となり
、アドレス変換のオーバヘッドを低減することができる
。
ーバヘッドがさらに小さくなる。発明の効果 以上説明したように、本発明によれば、１回のＴＬＢの
索引でオペランドのページ渡りを検出できるので、アド
レス変換可能であるか否かを検査する時間が不要となり
、アドレス変換のオーバヘッドを低減することができる
。
また、ページ渡りの予測をＣビットとＥＰＣにより行う
ので、少ないハードウェアでページ渡りの予測を高い確
率で実行することができる。）図面の簡単な説明 第１図は主記憶上のオペランドのページ渡りの説明図、
第２図はアドレス変換処理の機能ブロック図、第３図は
本発明の実施例を示すアドレス変換方式の機能ブロック
とＴＬＢの内容を示す図、ダ第４図は本発明におけるＥ
ＰＣ検出条件の説明図およびＥＰＣ検出回路のブ的ンク
図、第５図は第３図のＴＬＢを用いて主記憶装置をアク
セスするためのマイクロ◆プログラム・フローチャート
である。
ので、少ないハードウェアでページ渡りの予測を高い確
率で実行することができる。）図面の簡単な説明 第１図は主記憶上のオペランドのページ渡りの説明図、
第２図はアドレス変換処理の機能ブロック図、第３図は
本発明の実施例を示すアドレス変換方式の機能ブロック
とＴＬＢの内容を示す図、ダ第４図は本発明におけるＥ
ＰＣ検出条件の説明図およびＥＰＣ検出回路のブ的ンク
図、第５図は第３図のＴＬＢを用いて主記憶装置をアク
セスするためのマイクロ◆プログラム・フローチャート
である。
０１：論理アドレス◆レジスタ、２：実アドレス●レジ
スタ、３：アドレス変換テーブル、４：アドレス変換バ
ッファ（ＴＬＢ）、５：ページ内アドレス、６：変換ア
ドレス、７：比較回路、８：メモリ●アドレス●レジス
タ、９：主記憶装置、１０：記憶制御装置、１１：ＥＰ
Ｃ検出回路。
スタ、３：アドレス変換テーブル、４：アドレス変換バ
ッファ（ＴＬＢ）、５：ページ内アドレス、６：変換ア
ドレス、７：比較回路、８：メモリ●アドレス●レジス
タ、９：主記憶装置、１０：記憶制御装置、１１：ＥＰ
Ｃ検出回路。
Claims (1)
- 【特許請求の範囲】 １ アドレス変換テーブルを用いて論理アドレスから実
アドレスに変換を行うデータ処理装置において、アドレ
ス変換テーブルの各エントリに、連続する前と後の論理
アドレス・エントリの一方あるいは両方がアドレス変換
可能であることを示す各チェイン・ビットをそれぞれ設
け、アドレス変換テーブルに新たなデータを登録する際
に、前と後の論理アドレスの一方あるいは両方が連続す
るか否かを調べて、各チェイン・ビットをセット・リセ
ットすることを特徴とするアドレス変換方式。 ２ 前記チェイン・ビットを含んだアドレス変換テーブ
ルを用いてアドレス変換する場合、該チェイン・ビット
がセットされているならば連続する前後の論理アドレス
・エントリが変換可能であるか否かのチェックを行わず
に、直ちにアドレス変換動作に移ることを特徴とする特
許請求の範囲第１項記載のアドレス変換方式。 ３ アドレス変換テーブルを用いて論理アドレスから実
アドレスに変換を行うデータ処理装置において、アドレ
ス変換テーブルの各エントリに、連続する前と後の論理
アドレス・エントリの一方あるいは両方がアドレス変換
可能であることを示す各チェイン・ビットを設けるとと
もに、論理アドレスにオペランド長を示す定数またはオ
ペランド長を示す可変数の一部で加減算を行い、該加減
算後の論理アドレスが隣接する論理アドレス・エントリ
に変わること（ＥＰＣ条件）を検出する手段を設け、ア
ドレス変換時、上記チェイン・ビットがリセットされ、
かつ上記ＥＰＣ条件が検出された場合には、連続する前
後の論理アドレス・エントリが変換可能であるか否かの
チェックを行うことを特徴とするアドレス変換方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020721A JPS6047623B2 (ja) | 1982-02-12 | 1982-02-12 | アドレス変換方式 |
| EP83100819A EP0086380B1 (en) | 1982-02-12 | 1983-01-28 | Data processing apparatus for virtual memory system |
| US06/462,120 US4628451A (en) | 1982-02-12 | 1983-01-28 | Data processing apparatus for virtual memory system |
| DE8383100819T DE3379556D1 (en) | 1982-02-12 | 1983-01-28 | Data processing apparatus for virtual memory system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020721A JPS6047623B2 (ja) | 1982-02-12 | 1982-02-12 | アドレス変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58139387A JPS58139387A (ja) | 1983-08-18 |
| JPS6047623B2 true JPS6047623B2 (ja) | 1985-10-22 |
Family
ID=12035029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57020721A Expired JPS6047623B2 (ja) | 1982-02-12 | 1982-02-12 | アドレス変換方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4628451A (ja) |
| EP (1) | EP0086380B1 (ja) |
| JP (1) | JPS6047623B2 (ja) |
| DE (1) | DE3379556D1 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336180B1 (en) | 1997-04-30 | 2002-01-01 | Canon Kabushiki Kaisha | Method, apparatus and system for managing virtual memory with virtual-physical mapping |
| JPS6115249A (ja) * | 1984-06-30 | 1986-01-23 | Toshiba Corp | Ｔｌｂ制御方式 |
| JPS6115250A (ja) * | 1984-06-30 | 1986-01-23 | Toshiba Corp | Ｔｌｂ制御方式 |
| JPH0652511B2 (ja) * | 1984-12-14 | 1994-07-06 | 株式会社日立製作所 | 情報処理装置のアドレス変換方式 |
| US4758557A (en) * | 1985-06-26 | 1988-07-19 | Meiji Seika Kaisha, Ltd. | Cephalosporin derivatives and bactericides containing the same |
| US5060137A (en) * | 1985-06-28 | 1991-10-22 | Hewlett-Packard Company | Explicit instructions for control of translation lookaside buffers |
| JPH07104868B2 (ja) * | 1988-04-08 | 1995-11-13 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | データ記憶検索システム |
| US5239635A (en) * | 1988-06-06 | 1993-08-24 | Digital Equipment Corporation | Virtual address to physical address translation using page tables in virtual memory |
| US5133058A (en) * | 1989-09-18 | 1992-07-21 | Sun Microsystems, Inc. | Page-tagging translation look-aside buffer for a computer memory system |
| US5644787A (en) * | 1993-08-03 | 1997-07-01 | Seiko Epson Corporation | Apparatus for controlling data transfer between external interfaces through buffer memory using table data having transfer start address transfer count and unit selection parameter |
| WO1996027832A1 (en) * | 1995-03-03 | 1996-09-12 | Hal Computer Systems, Inc. | Parallel access micro-tlb to speed up address translation |
| US5680566A (en) * | 1995-03-03 | 1997-10-21 | Hal Computer Systems, Inc. | Lookaside buffer for inputting multiple address translations in a computer system |
| US6311258B1 (en) | 1997-04-03 | 2001-10-30 | Canon Kabushiki Kaisha | Data buffer apparatus and method for storing graphical data using data encoders and decoders |
| US6349379B2 (en) | 1997-04-30 | 2002-02-19 | Canon Kabushiki Kaisha | System for executing instructions having flag for indicating direct or indirect specification of a length of operand data |
| US6674536B2 (en) | 1997-04-30 | 2004-01-06 | Canon Kabushiki Kaisha | Multi-instruction stream processor |
| AUPO647997A0 (en) | 1997-04-30 | 1997-05-22 | Canon Information Systems Research Australia Pty Ltd | Memory controller architecture |
| US6707463B1 (en) | 1997-04-30 | 2004-03-16 | Canon Kabushiki Kaisha | Data normalization technique |
| US5933158A (en) * | 1997-09-09 | 1999-08-03 | Compaq Computer Corporation | Use of a link bit to fetch entries of a graphic address remapping table |
| US6195748B1 (en) | 1997-11-26 | 2001-02-27 | Compaq Computer Corporation | Apparatus for sampling instruction execution information in a processor pipeline |
| US6549930B1 (en) | 1997-11-26 | 2003-04-15 | Compaq Computer Corporation | Method for scheduling threads in a multithreaded processor |
| US6163840A (en) * | 1997-11-26 | 2000-12-19 | Compaq Computer Corporation | Method and apparatus for sampling multiple potentially concurrent instructions in a processor pipeline |
| US6175814B1 (en) | 1997-11-26 | 2001-01-16 | Compaq Computer Corporation | Apparatus for determining the instantaneous average number of instructions processed |
| US6237059B1 (en) | 1997-11-26 | 2001-05-22 | Compaq Computer Corporation | Method for estimating statistics of properties of memory system interactions among contexts in a computer system |
| US6202127B1 (en) | 1997-11-26 | 2001-03-13 | Compaq Computer Corporation | Apparatus for spatial and temporal sampling in a computer memory system |
| US6237073B1 (en) | 1997-11-26 | 2001-05-22 | Compaq Computer Corporation | Method for providing virtual memory to physical memory page mapping in a computer operating system that randomly samples state information |
| US6442585B1 (en) | 1997-11-26 | 2002-08-27 | Compaq Computer Corporation | Method for scheduling contexts based on statistics of memory system interactions in a computer system |
| US6332178B1 (en) | 1997-11-26 | 2001-12-18 | Compaq Computer Corporation | Method for estimating statistics of properties of memory system transactions |
| US6374367B1 (en) | 1997-11-26 | 2002-04-16 | Compaq Computer Corporation | Apparatus and method for monitoring a computer system to guide optimization |
| US20090013148A1 (en) | 2007-07-03 | 2009-01-08 | Micron Technology, Inc. | Block addressing for parallel memory arrays |
| JP2019008730A (ja) * | 2017-06-28 | 2019-01-17 | 東芝メモリ株式会社 | メモリシステム |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3825904A (en) * | 1973-06-08 | 1974-07-23 | Ibm | Virtual memory system |
| GB1515376A (en) * | 1975-07-09 | 1978-06-21 | Int Computers Ltd | Data storage systems |
| JPS52149444A (en) * | 1976-06-08 | 1977-12-12 | Fujitsu Ltd | Multiplex virtual space processing data processing system |
| US4373179A (en) * | 1978-06-26 | 1983-02-08 | Fujitsu Limited | Dynamic address translation system |
| US4218743A (en) * | 1978-07-17 | 1980-08-19 | International Business Machines Corporation | Address translation apparatus |
| US4170039A (en) * | 1978-07-17 | 1979-10-02 | International Business Machines Corporation | Virtual address translation speed up technique |
| US4356549A (en) * | 1980-04-02 | 1982-10-26 | Control Data Corporation | System page table apparatus |
| JPS5734251A (en) * | 1980-08-07 | 1982-02-24 | Toshiba Corp | Address conversion and generating system |
-
1982
- 1982-02-12 JP JP57020721A patent/JPS6047623B2/ja not_active Expired
-
1983
- 1983-01-28 US US06/462,120 patent/US4628451A/en not_active Expired - Lifetime
- 1983-01-28 DE DE8383100819T patent/DE3379556D1/de not_active Expired
- 1983-01-28 EP EP83100819A patent/EP0086380B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0086380A3 (en) | 1986-07-02 |
| DE3379556D1 (en) | 1989-05-11 |
| EP0086380B1 (en) | 1989-04-05 |
| JPS58139387A (ja) | 1983-08-18 |
| EP0086380A2 (en) | 1983-08-24 |
| US4628451A (en) | 1986-12-09 |
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