JPH11354537A - エピタキシャルベ―スをもつたて形バイポ―ラトランジスタの真性コレクタの選択ド―ピングを行う方法 - Google Patents
エピタキシャルベ―スをもつたて形バイポ―ラトランジスタの真性コレクタの選択ド―ピングを行う方法Info
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- JPH11354537A JPH11354537A JP11156065A JP15606599A JPH11354537A JP H11354537 A JPH11354537 A JP H11354537A JP 11156065 A JP11156065 A JP 11156065A JP 15606599 A JP15606599 A JP 15606599A JP H11354537 A JPH11354537 A JP H11354537A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/021—Manufacture or treatment of heterojunction BJTs [HBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/80—Heterojunction BJTs
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- H10D10/891—Vertical heterojunction BJTs comprising lattice-mismatched active layers, e.g. SiGe strained-layer transistors
-
- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
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- H10D62/137—Collector regions of BJTs
- H10D62/138—Pedestal collectors
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【課題】トランジスタの速度を上げるバイポーラトラン
ジスタを提供する。 【解決手段】コレクタは、ベースのエピタキシーの前に
第１のドーパント注入により、およびエピタキシーベー
スを介して第２のドーパント注入により選択ドーピング
され、異なる幅で２つの注入されたゾーンが得られる。
これにより、トランジスタのベースが薄くなってトラン
ジスタの速度が増し、コレクタ抵抗が最適化される。
ジスタを提供する。 【解決手段】コレクタは、ベースのエピタキシーの前に
第１のドーパント注入により、およびエピタキシーベー
スを介して第２のドーパント注入により選択ドーピング
され、異なる幅で２つの注入されたゾーンが得られる。
これにより、トランジスタのベースが薄くなってトラン
ジスタの速度が増し、コレクタ抵抗が最適化される。
Description
【０００１】
【発明の属する技術分野】この発明は、シリコン−ゲル
マニウムのヘテロ接合ベースをもつたて形バイポーラト
ランジスタに関し、より具体的には、超大規模集積回路
（ＶＬＳＩ）の高周波技術およびシリコン／ゲルマニウ
ム(SiGe)のヘテロ接合エピタキシャルベースを持つトラ
ンジスタの真性コレクタの選択オーバードーピング（se
lective overdoping）に関する。
マニウムのヘテロ接合ベースをもつたて形バイポーラト
ランジスタに関し、より具体的には、超大規模集積回路
（ＶＬＳＩ）の高周波技術およびシリコン／ゲルマニウ
ム(SiGe)のヘテロ接合エピタキシャルベースを持つトラ
ンジスタの真性コレクタの選択オーバードーピング（se
lective overdoping）に関する。
【０００２】
【発明が解決しようとする課題】この発明の出願と同じ
日にこの発明の出願人により出願された他の特許出願
（低雑音のたて形バイポーラトランジスタおよび対応す
る製造方法の発明）では、シリコン／ゲルマニウムのヘ
テロ接合ベースおよびこのベースの上部表面上にエピタ
キシャルエミッタをもつたて形バイポーラトランジスタ
を生成する方法が記載されている。
日にこの発明の出願人により出願された他の特許出願
（低雑音のたて形バイポーラトランジスタおよび対応す
る製造方法の発明）では、シリコン／ゲルマニウムのヘ
テロ接合ベースおよびこのベースの上部表面上にエピタ
キシャルエミッタをもつたて形バイポーラトランジスタ
を生成する方法が記載されている。
【０００３】このようなトランジスタの製造中、真性コ
レクタは、エミッタウィンドウの下にある真性コレクタ
領域において選択ドーピングされ、これにより、トラン
ジスタの速度、すなわち、そのトランジスタの周波数の
値（電流増幅率のカットオフ周波数）およびその最大発
信周波数の値（電力増幅率のカットオフ周波数）を上げ
るようにする。
レクタは、エミッタウィンドウの下にある真性コレクタ
領域において選択ドーピングされ、これにより、トラン
ジスタの速度、すなわち、そのトランジスタの周波数の
値（電流増幅率のカットオフ周波数）およびその最大発
信周波数の値（電力増幅率のカットオフ周波数）を上げ
るようにする。
【０００４】この選択ドーピングは、真性コレクタの表
面上で予めエピタキシャル成長したヘテロ接合ベースを
介して、２つの連続的なリン打ち込みに基づいて実行さ
れるのが好ましい。これらの打ち込みでは、エミッタウ
ィンドウをエッチングするのに使用された樹脂ブロック
が使用され、コレクタのオーバードーピングされたゾー
ン注入を得るようにし、このゾーンは、エミッタウィン
ドウに位置合わせされる。
面上で予めエピタキシャル成長したヘテロ接合ベースを
介して、２つの連続的なリン打ち込みに基づいて実行さ
れるのが好ましい。これらの打ち込みでは、エミッタウ
ィンドウをエッチングするのに使用された樹脂ブロック
が使用され、コレクタのオーバードーピングされたゾー
ン注入を得るようにし、このゾーンは、エミッタウィン
ドウに位置合わせされる。
【０００５】しかし、ベースを介した注入がその中に欠
陥を作り、これによりベースのホウ素の拡散が起こり、
その量は、真性コレクタに注入されたドーパント量が増
えるにつれて大きくなる。これは、最終的にはベースの
拡大となり、トランジスタ速度の減少を引き起こす。
陥を作り、これによりベースのホウ素の拡散が起こり、
その量は、真性コレクタに注入されたドーパント量が増
えるにつれて大きくなる。これは、最終的にはベースの
拡大となり、トランジスタ速度の減少を引き起こす。
【０００６】さらに、生成された欠陥は、シリコン−ゲ
ルマニウム（SiGe）層の緩和を活発にすることとなり、
これにより転位が生成され、トランジスタの接合を短絡
させる。
ルマニウム（SiGe）層の緩和を活発にすることとなり、
これにより転位が生成され、トランジスタの接合を短絡
させる。
【０００７】したがって、この発明の１つの目的は、上
記のようなトランジスタの速度を上げることである。
記のようなトランジスタの速度を上げることである。
【０００８】この発明のさらなる目的は、コレクタ／ベ
ースのキャパシタンスの過剰な増加を回避しつつ、コレ
クタ抵抗の値を最適化することである。
ースのキャパシタンスの過剰な増加を回避しつつ、コレ
クタ抵抗の値を最適化することである。
【０００９】
【課題を解決するための手段】したがって、この発明
は、シリコン／ゲルマニウムを持つたて形バイポーラト
ランジスタの真性コレクタを選択ドーピングする方法を
提供する。この方法は、半導体基板に埋め込まれた外因
性コレクタ層上に真性コレクタを（たとえば、エピタキ
シーまたは注入により）生成するステップと、真性コレ
クタの上部を囲むサイド絶縁領域およびオフセット外因
性コレクタウェルを生成するステップと、真性コレクタ
およびサイド絶縁領域の上にあり、シリコンとシリコン
／ゲルマニウムのスタック層（たとえば、２つのシリコ
ン層により封入されたSiGe層のスタック）の非選択エピ
タキシーによりシリコン／ゲルマニウムのヘテロ接合ベ
ースを生成するステップとを含み、真性コレクタにおけ
る第１のドーパント注入が、真性コレクタの上に形成さ
れる第１の注入ウィンドウを介して前記非選択エピタキ
シーの前に実行され、真性コレクタにおける第２のドー
パント注入が、第１の注入ウィンドウの内側にあり、前
記スタックの上に形成され、エミッタと自己整合された
第２の注入ウィンドウにおいて、エピタキシャル成長し
たスタックを介して、第１の注入よりも低い注入量およ
びエネルギーで実行される。
は、シリコン／ゲルマニウムを持つたて形バイポーラト
ランジスタの真性コレクタを選択ドーピングする方法を
提供する。この方法は、半導体基板に埋め込まれた外因
性コレクタ層上に真性コレクタを（たとえば、エピタキ
シーまたは注入により）生成するステップと、真性コレ
クタの上部を囲むサイド絶縁領域およびオフセット外因
性コレクタウェルを生成するステップと、真性コレクタ
およびサイド絶縁領域の上にあり、シリコンとシリコン
／ゲルマニウムのスタック層（たとえば、２つのシリコ
ン層により封入されたSiGe層のスタック）の非選択エピ
タキシーによりシリコン／ゲルマニウムのヘテロ接合ベ
ースを生成するステップとを含み、真性コレクタにおけ
る第１のドーパント注入が、真性コレクタの上に形成さ
れる第１の注入ウィンドウを介して前記非選択エピタキ
シーの前に実行され、真性コレクタにおける第２のドー
パント注入が、第１の注入ウィンドウの内側にあり、前
記スタックの上に形成され、エミッタと自己整合された
第２の注入ウィンドウにおいて、エピタキシャル成長し
たスタックを介して、第１の注入よりも低い注入量およ
びエネルギーで実行される。
【００１０】このエミッタとの第２の注入の自己整合
は、特に、第２の注入の注入マスクとしてエミッタウィ
ンドウの定義マスクを使用することにより生成される。
前記第２の注入ウィンドウは、エミッタウィンドウと同
じ大きさのものである。
は、特に、第２の注入の注入マスクとしてエミッタウィ
ンドウの定義マスクを使用することにより生成される。
前記第２の注入ウィンドウは、エミッタウィンドウと同
じ大きさのものである。
【００１１】言い換えると、この発明の一般的な特徴に
よると、真性コレクタの第１のドーパント注入は、真性
ベースが生成されるスタックが形成される前に実行さ
れ、この注入は高エネルギー注入である。真性コレクタ
の第２のドーパント注入は、エピタキシャルベースを介
して実行され、第２の注入は、典型的には第１の注入量
より１０分の１の注入量を持つ。したがって、スタック
における欠陥が非常に低いレベルのものとなり、これに
より、より薄い真性ベースが得られ、それに応じてトラ
ンジスタの速度が増す。
よると、真性コレクタの第１のドーパント注入は、真性
ベースが生成されるスタックが形成される前に実行さ
れ、この注入は高エネルギー注入である。真性コレクタ
の第２のドーパント注入は、エピタキシャルベースを介
して実行され、第２の注入は、典型的には第１の注入量
より１０分の１の注入量を持つ。したがって、スタック
における欠陥が非常に低いレベルのものとなり、これに
より、より薄い真性ベースが得られ、それに応じてトラ
ンジスタの速度が増す。
【００１２】さらに、真性コレクタにおいて２つの異な
るドーパント注入を行うことにより、第２の注入ウィン
ドウの幅とは独立して、第１の注入ウィンドウの幅を適
合することができる。
るドーパント注入を行うことにより、第２の注入ウィン
ドウの幅とは独立して、第１の注入ウィンドウの幅を適
合することができる。
【００１３】こうして、２つの注入ウィンドウを同じ大
きさで選択することができるけれども、第２の注入ウィ
ンドウより広い第１の注入ウィンドウを選択して、コレ
クタに注入された第１のオーバードーピングされたゾー
ンを広げ、コレクタ抵抗を減らすことができるようにす
るのが特に有利である。この第１の注入ウィンドウを広
げる場合には、当該技術分野の当業者ならば、第１の注
入の注入量および注入エネルギーを適合して、シリコン
の過度のドーパント上昇を避け、それに応じてコレクタ
／ベースのキャパシタンスの過度の増加を避けるように
することを容易に行うことができるであろう。
きさで選択することができるけれども、第２の注入ウィ
ンドウより広い第１の注入ウィンドウを選択して、コレ
クタに注入された第１のオーバードーピングされたゾー
ンを広げ、コレクタ抵抗を減らすことができるようにす
るのが特に有利である。この第１の注入ウィンドウを広
げる場合には、当該技術分野の当業者ならば、第１の注
入の注入量および注入エネルギーを適合して、シリコン
の過度のドーパント上昇を避け、それに応じてコレクタ
／ベースのキャパシタンスの過度の増加を避けるように
することを容易に行うことができるであろう。
【００１４】この発明の方法の１つの実施形態による
と、ベースを生成するステップは、前記スタックのエピ
タキシーの前に、前記サイド絶縁領域上に広がる保護層
（たとえば、アモルファスシリコン）において、真性コ
レクタを覆うようベースウィンドウを開け、その第１の
注入ウィンドウが第２の注入ウィンドウよりも広く、ベ
ースウィンドウよりも狭い特定の注入マスクを、真性コ
レクタの第１のドーパント注入に使用する。
と、ベースを生成するステップは、前記スタックのエピ
タキシーの前に、前記サイド絶縁領域上に広がる保護層
（たとえば、アモルファスシリコン）において、真性コ
レクタを覆うようベースウィンドウを開け、その第１の
注入ウィンドウが第２の注入ウィンドウよりも広く、ベ
ースウィンドウよりも狭い特定の注入マスクを、真性コ
レクタの第１のドーパント注入に使用する。
【００１５】他の実施形態では、前記ベースウィンドウ
をエッチングするマスクを、第１のドーパント注入に使
用することができ、前記第１の注入ウィンドウはベース
ウィンドウと同一である。これにより、１つのマスクを
節約し、アクティブゾーンの幅全体に広がるコレクタの
オーバードーピングされた下側のゾーンを得ることを可
能にし、これがコレクタ抵抗のさらなる減少となる。
をエッチングするマスクを、第１のドーパント注入に使
用することができ、前記第１の注入ウィンドウはベース
ウィンドウと同一である。これにより、１つのマスクを
節約し、アクティブゾーンの幅全体に広がるコレクタの
オーバードーピングされた下側のゾーンを得ることを可
能にし、これがコレクタ抵抗のさらなる減少となる。
【００１６】この発明の他の有利な点および特徴は、全
体的に非制限的な実施形態および図面を参照して、詳細
な説明を読む際に明らかになるであろう。
体的に非制限的な実施形態および図面を参照して、詳細
な説明を読む際に明らかになるであろう。
【００１７】
【発明の実施の形態】図１は、たとえばｐ形シリコン基
板のようなシリコン基板１を示し、このシリコン基板１
の表面には、ヒ素打ち込みによりｎ+にドーピングされ
た埋込み外因性コレクタ層２が周知の従来の方法で生成
される。同様に、ホウ素打ち込みにより、ｐ+にドーピ
ングされた２つの埋込み層３が、外因性コレクタ２の両
側に従来の方法で生成される。それ自体が周知である厚
いエピタキシーが基板１上で実行され、典型的には１ミ
クロンの厚みを持つｎ形単結晶シリコン層４を生成する
よう形成される。
板のようなシリコン基板１を示し、このシリコン基板１
の表面には、ヒ素打ち込みによりｎ+にドーピングされ
た埋込み外因性コレクタ層２が周知の従来の方法で生成
される。同様に、ホウ素打ち込みにより、ｐ+にドーピ
ングされた２つの埋込み層３が、外因性コレクタ２の両
側に従来の方法で生成される。それ自体が周知である厚
いエピタキシーが基板１上で実行され、典型的には１ミ
クロンの厚みを持つｎ形単結晶シリコン層４を生成する
よう形成される。
【００１８】その後、サイド絶縁領域５が、LOCOS(loca
l oxidation)プロセスにより、または浅い溝の形で、周
知の方法を使用して層４に生成される。簡単に説明する
ため、図１は浅い溝型の水平絶縁領域５を示す。また、
埋込み層２に接しているｎ+にドーピングされたコレク
タウェル６０は、特にリン打ち込みにより、従来の方法
で生成される。
l oxidation)プロセスにより、または浅い溝の形で、周
知の方法を使用して層４に生成される。簡単に説明する
ため、図１は浅い溝型の水平絶縁領域５を示す。また、
埋込み層２に接しているｎ+にドーピングされたコレク
タウェル６０は、特にリン打ち込みにより、従来の方法
で生成される。
【００１９】次に、ホウ素打ち込みステップが実行され
て、ｐにドーピングされたウェル７を水平絶縁領域５の
下に生成し、ここで説明するバイポーラトランジスタに
隣接するトランジスタから絶縁できるようにする。
て、ｐにドーピングされたウェル７を水平絶縁領域５の
下に生成し、ここで説明するバイポーラトランジスタに
隣接するトランジスタから絶縁できるようにする。
【００２０】熱酸化物、典型的には二酸化シリコン（二
酸化ケイ素）が、エピタキシャル単結晶真性コレクタ４
の表面上に従来通りに成長する。また、この二酸化シリ
コンの成長は、ウェーハ全体を覆って、特にコレクタウ
ェル６０上に起こる。また、この酸化物は、同じウェー
ハ上のバイポーラトランジスタと一緒に生成されるＣＭ
ＯＳトランジスタのゲート酸化物を形成する（BiCMOS；
バイポーラCMOS技術）。こうして形成された半導体ユニ
ット上に、５００Åの厚みを持つアモルファスシリコン
で形成される層１７が堆積される。
酸化ケイ素）が、エピタキシャル単結晶真性コレクタ４
の表面上に従来通りに成長する。また、この二酸化シリ
コンの成長は、ウェーハ全体を覆って、特にコレクタウ
ェル６０上に起こる。また、この酸化物は、同じウェー
ハ上のバイポーラトランジスタと一緒に生成されるＣＭ
ＯＳトランジスタのゲート酸化物を形成する（BiCMOS；
バイポーラCMOS技術）。こうして形成された半導体ユニ
ット上に、５００Åの厚みを持つアモルファスシリコン
で形成される層１７が堆積される。
【００２１】次に、酸化層６上を終端としたプラズマエ
ッチングにより、「ベースウィンドウ」と呼ばれるウィ
ンドウ１７０が、マスクおよび樹脂ブロック（図１に示
していない）を使用してエッチングされる。狭い溝形の
サイド絶縁を使用する場合には、エッチングされたシリ
コン層１７の２つの部分が、真性コレクタ４の上にわず
かに突き出る。LOCOSタイプのサイド絶縁を使用する場
合には、エッチングウィンドウ１７０の幅が真性コレク
タ４より広くなることがある。
ッチングにより、「ベースウィンドウ」と呼ばれるウィ
ンドウ１７０が、マスクおよび樹脂ブロック（図１に示
していない）を使用してエッチングされる。狭い溝形の
サイド絶縁を使用する場合には、エッチングされたシリ
コン層１７の２つの部分が、真性コレクタ４の上にわず
かに突き出る。LOCOSタイプのサイド絶縁を使用する場
合には、エッチングウィンドウ１７０の幅が真性コレク
タ４より広くなることがある。
【００２２】真性コレクタの上にあり、第１の注入ウィ
ンドウＦＩ１に対応する空洞を有する樹脂ブロックＢＲ
１が、マスクを使用して、図１の半導体ユニット上に生
成される（図２）。
ンドウＦＩ１に対応する空洞を有する樹脂ブロックＢＲ
１が、マスクを使用して、図１の半導体ユニット上に生
成される（図２）。
【００２３】その後、第１のドーパント（リン）の注入
が、酸化物６を介して真性コレクタにおいて実行され、
コレクタにおいて第１のオーバードーピングされたゾー
ンSIC１を生成するようにする。この第１の注入の注入
量は、たとえば、１cm2あたり１０13のオーダーまたは
それを超える原子数であり、エネルギーは、２００〜３
００keV（キロ電子ボルト）のオーダーである。
が、酸化物６を介して真性コレクタにおいて実行され、
コレクタにおいて第１のオーバードーピングされたゾー
ンSIC１を生成するようにする。この第１の注入の注入
量は、たとえば、１cm2あたり１０13のオーダーまたは
それを超える原子数であり、エネルギーは、２００〜３
００keV（キロ電子ボルト）のオーダーである。
【００２４】次に（図３）、コレクタの上にある酸化層
６の化学的脱酸が実行される。アモルファスシリコン層
１７の１つの機能が、この化学的脱酸の間、ウェーハの
残りの部分、特に浅い溝で生成されている時のサイド絶
縁ゾーンを保護することにあるのに注目すべきである。
６の化学的脱酸が実行される。アモルファスシリコン層
１７の１つの機能が、この化学的脱酸の間、ウェーハの
残りの部分、特に浅い溝で生成されている時のサイド絶
縁ゾーンを保護することにあるのに注目すべきである。
【００２５】次に、６００℃より高い温度の水素中でベ
ースウィンドウの脱着を含む処理を行った後、３つの層
８０、８１および８２からなるスタック８（この中に、
トランジスタの将来のベースが生成される）がエピタキ
シャル成長する。より具体的には、ドーピングされてな
いシリコンの第１の層８０が、数十ナノメートルの厚さ
にわたってエピタキシャル成長する。その後、シリコン
−ゲルマニウムから形成される第２の層８１が、エピタ
キシャル成長する。実際には、この層は、Si1- xGex（こ
こで、たとえばｘは、0.1〜0.2の間の定数である）の第
１のサブレイヤー(sublayer)と、その上部にあり、Si
1-xGex（ここで、ｘは、たとえば０まで減少する）の合
金から形成される第２のサブレイヤーから構成され、ホ
ウ素によりｐにドーピングされる。層８１の合計した厚
みは中ぐらいであり、典型的には２０〜１００ナノメー
トル（nm）である。
ースウィンドウの脱着を含む処理を行った後、３つの層
８０、８１および８２からなるスタック８（この中に、
トランジスタの将来のベースが生成される）がエピタキ
シャル成長する。より具体的には、ドーピングされてな
いシリコンの第１の層８０が、数十ナノメートルの厚さ
にわたってエピタキシャル成長する。その後、シリコン
−ゲルマニウムから形成される第２の層８１が、エピタ
キシャル成長する。実際には、この層は、Si1- xGex（こ
こで、たとえばｘは、0.1〜0.2の間の定数である）の第
１のサブレイヤー(sublayer)と、その上部にあり、Si
1-xGex（ここで、ｘは、たとえば０まで減少する）の合
金から形成される第２のサブレイヤーから構成され、ホ
ウ素によりｐにドーピングされる。層８１の合計した厚
みは中ぐらいであり、典型的には２０〜１００ナノメー
トル（nm）である。
【００２６】数十ナノメートルの厚みを持ち、ホウ素を
使用してｐにドーピングされたシリコンからなるエピタ
キシャル層８２が、層８１の第２のサブレイヤーの上面
に置かれる。
使用してｐにドーピングされたシリコンからなるエピタ
キシャル層８２が、層８１の第２のサブレイヤーの上面
に置かれる。
【００２７】典型的には極めて清浄なＣＶＤ反応器にお
いて７００℃で実行されるこのエピタキシーの終わり
で、ベースウィンドウにおける真性コレクタ上には単結
晶層のスタックが得られ、アモルファスシリコン層１７
の上には多結晶層のスタックが得られる。このスタック
層により、シリコン−ゲルマニウムのヘテロ接合ベース
を形成することができるようになる。ヘテロ接合ベース
を生成するエピタキシーが、非選択エピタキシーである
ことに注目すべきである。
いて７００℃で実行されるこのエピタキシーの終わり
で、ベースウィンドウにおける真性コレクタ上には単結
晶層のスタックが得られ、アモルファスシリコン層１７
の上には多結晶層のスタックが得られる。このスタック
層により、シリコン−ゲルマニウムのヘテロ接合ベース
を形成することができるようになる。ヘテロ接合ベース
を生成するエピタキシーが、非選択エピタキシーである
ことに注目すべきである。
【００２８】さらに、アモルファスシリコン層１７の存
在により、エピタキシーの始まりにおいて、本質的にシ
リコンから形成される表面を呈示することが可能にな
り、これにより、実質的に同じ成長レートを、真性コレ
クタとアモルファスシリコン上で得ることができるよう
になり、取得中のベースの厚みに関してより良い均一性
が得られる。
在により、エピタキシーの始まりにおいて、本質的にシ
リコンから形成される表面を呈示することが可能にな
り、これにより、実質的に同じ成長レートを、真性コレ
クタとアモルファスシリコン上で得ることができるよう
になり、取得中のベースの厚みに関してより良い均一性
が得られる。
【００２９】次に、２００Åのオーダーの厚みを持つ二
酸化シリコンの第１の層９が、層８２上に堆積される。
また、３００Åの厚みを持つ窒化シリコン(Si3N4)の第
２の層１０が第１の二酸化シリコン層９上に堆積され
る。
酸化シリコンの第１の層９が、層８２上に堆積される。
また、３００Åの厚みを持つ窒化シリコン(Si3N4)の第
２の層１０が第１の二酸化シリコン層９上に堆積され
る。
【００３０】次に（図４）、真性コレクタ４の上にある
エミッタウィンドウに対応する窒化層１０におけるゾー
ン１００が、マスクを使用して定義される。二酸化シリ
コン層９上を終端とするプラズマエッチングが、前記マ
スクに対応する樹脂層ＢＲ２を使用して従来の方法で実
行され、ゾーン１００を露出するようにする。次に、層
１０上にあり、層１０をエッチングするのに使用された
樹脂を維持しつつ、第２のリンの注入（たとえば、１０
０keVのオーダーまたはこれを超えるエネルギーで１０
12原子/cm2のオーダーの注入）がスタック８を介して実
行され、真性コレクタに第２のオーバードーピングされ
たゾーンSIC２を生成するようにする。
エミッタウィンドウに対応する窒化層１０におけるゾー
ン１００が、マスクを使用して定義される。二酸化シリ
コン層９上を終端とするプラズマエッチングが、前記マ
スクに対応する樹脂層ＢＲ２を使用して従来の方法で実
行され、ゾーン１００を露出するようにする。次に、層
１０上にあり、層１０をエッチングするのに使用された
樹脂を維持しつつ、第２のリンの注入（たとえば、１０
０keVのオーダーまたはこれを超えるエネルギーで１０
12原子/cm2のオーダーの注入）がスタック８を介して実
行され、真性コレクタに第２のオーバードーピングされ
たゾーンSIC２を生成するようにする。
【００３１】このステップの終わりで、窒化シリコン層
１０上にある樹脂が除去され、化学的脱酸処理が実行さ
れ、ゾーン１００にある二酸化シリコン層９の一部を除
去し、エミッタウィンドウ８００（図５）を生成する。
１０上にある樹脂が除去され、化学的脱酸処理が実行さ
れ、ゾーン１００にある二酸化シリコン層９の一部を除
去し、エミッタウィンドウ８００（図５）を生成する。
【００３２】したがって、第２のドーパント注入に使用
される第２の注入ウィンドウ１００は、エミッタウィン
ドウと同一であり、これにより、エミッタウィンドウす
なわちエミッタを基準としたゾーンSIC２の自己整合が
保証される。
される第２の注入ウィンドウ１００は、エミッタウィン
ドウと同一であり、これにより、エミッタウィンドウす
なわちエミッタを基準としたゾーンSIC２の自己整合が
保証される。
【００３３】このような化学的脱酸処理の例として、約
１％に希釈したフッ化水素酸に基づいた酸浴槽を１分間
使用することができる。これにより、化学的に清浄な単
結晶シリコン表面、すなわち、その酸素原子濃度が１０
15/cm2より小さい表面を得ることができる。さらに、そ
のような化学的脱酸ステップは、下にある単結晶シリコ
ン表面を（たとえば、プラズマエッチングとは異なり）
劣化させず、したがって結晶の欠陥も発生しない。
１％に希釈したフッ化水素酸に基づいた酸浴槽を１分間
使用することができる。これにより、化学的に清浄な単
結晶シリコン表面、すなわち、その酸素原子濃度が１０
15/cm2より小さい表面を得ることができる。さらに、そ
のような化学的脱酸ステップは、下にある単結晶シリコ
ン表面を（たとえば、プラズマエッチングとは異なり）
劣化させず、したがって結晶の欠陥も発生しない。
【００３４】シリコンの表面状態をさらに良好なものと
するため、水素中で高温（＞５５０℃）の脱着を行い、
脱酸の間にシリコン表面上に吸収された残留不純物を除
去するようにするのが有利である。
するため、水素中で高温（＞５５０℃）の脱着を行い、
脱酸の間にシリコン表面上に吸収された残留不純物を除
去するようにするのが有利である。
【００３５】次に、トランジスタのエミッタが、例えば
Centura HTFというApplied Materials社により販売され
ている極めて清浄なＣＶＤ反応器において生成される。
より具体的には、エミッタウィンドウ８００において露
出されたベースをもつ半導体ユニットが、非酸化性雰囲
気中（典型的には、真空または水素）で、シラン／アル
シンのガス混合に露出される。
Centura HTFというApplied Materials社により販売され
ている極めて清浄なＣＶＤ反応器において生成される。
より具体的には、エミッタウィンドウ８００において露
出されたベースをもつ半導体ユニットが、非酸化性雰囲
気中（典型的には、真空または水素）で、シラン／アル
シンのガス混合に露出される。
【００３６】ＣＶＤの状況は、たとえば、６３０℃、８
０トル(torr)の圧力で、１０リットル／分の水素流入レ
ート、０．５リットル／分のシラン流入レート、および
０．１２cm2／分のアルシン流入レートである。
０トル(torr)の圧力で、１０リットル／分の水素流入レ
ート、０．５リットル／分のシラン流入レート、および
０．１２cm2／分のアルシン流入レートである。
【００３７】当該技術分野の当業者ならば、実際にはこ
れらの状況がポリシリコンの堆積に対応するということ
に気づくであろう。しかし、ウィンドウ８００において
露出されたベースの単結晶表面の化学的に清浄な特質の
ために、この反応器で堆積されたシリコンがエピタキシ
ャル成長し、すなわちベース上に単結晶形状を形成す
る。
れらの状況がポリシリコンの堆積に対応するということ
に気づくであろう。しかし、ウィンドウ８００において
露出されたベースの単結晶表面の化学的に清浄な特質の
ために、この反応器で堆積されたシリコンがエピタキシ
ャル成長し、すなわちベース上に単結晶形状を形成す
る。
【００３８】２５００Åのオーダーの厚みを持つシリコ
ン層を得た後、新しいフォトリソグラフィー（写真平
版）マスクおよび対応する樹脂ブロックを用いて、従来
通りにシリコン層をエッチングし、ウィンドウ８００に
おいて、低部１１０を持つエミッタ１１を得るようにす
る（図５）。この低部１１０の上には、エミッタウィン
ドウより広い上部１１１があり、エミッタウィンドウの
エッジと領域１１１のエッジとの間の距離は、典型的に
は０．２μmのオーダーである。したがって、このエミ
ッタはその場でドーピングされ、エミッタウィンドウに
おけるベースとのインターフェースの近傍付近における
単結晶形状となる。
ン層を得た後、新しいフォトリソグラフィー（写真平
版）マスクおよび対応する樹脂ブロックを用いて、従来
通りにシリコン層をエッチングし、ウィンドウ８００に
おいて、低部１１０を持つエミッタ１１を得るようにす
る（図５）。この低部１１０の上には、エミッタウィン
ドウより広い上部１１１があり、エミッタウィンドウの
エッジと領域１１１のエッジとの間の距離は、典型的に
は０．２μmのオーダーである。したがって、このエミ
ッタはその場でドーピングされ、エミッタウィンドウに
おけるベースとのインターフェースの近傍付近における
単結晶形状となる。
【００３９】その後、窒化シリコン層の堆積が実行され
てエッチングされ、窒化シリコン(Si3N4)層１０を含
み、エミッタの上部領域１１１の垂直壁および二酸化シ
リコン層９に接するスペーサ１２０を得るようにする。
てエッチングされ、窒化シリコン(Si3N4)層１０を含
み、エミッタの上部領域１１１の垂直壁および二酸化シ
リコン層９に接するスペーサ１２０を得るようにする。
【００４０】その後、トランジスタのベースの形状が新
しいマスクを使用して定義され、酸化層９が予めエッチ
ングされた後に、層１７とスタック層８のエッチングが
実行され、図６に示される構成を得るようにする。
しいマスクを使用して定義され、酸化層９が予めエッチ
ングされた後に、層１７とスタック層８のエッチングが
実行され、図６に示される構成を得るようにする。
【００４１】その後、ベースのそれぞれの側に樹脂ブロ
ックが堆積され、より少ない樹脂量がエミッタの上に堆
積される。次に、スタック８のｐ+注入がホウ素を使用
して実行され、外因性ベースBeを定義するようにする
（図７）。次に、トランジスタが樹脂で保護された後、
ヒ素の打ち込み操作が実行され、ｎ+の注入されたゾー
ン６００をコレクタウェルの表面上に生成するようにす
る。
ックが堆積され、より少ない樹脂量がエミッタの上に堆
積される。次に、スタック８のｐ+注入がホウ素を使用
して実行され、外因性ベースBeを定義するようにする
（図７）。次に、トランジスタが樹脂で保護された後、
ヒ素の打ち込み操作が実行され、ｎ+の注入されたゾー
ン６００をコレクタウェルの表面上に生成するようにす
る。
【００４２】最後のステップは、ベース、エミッタおよ
びコレクタの接続パッドＳを、「サリサイド(self-alig
ned silicide;セルフ・アライド・シリサイド)」型の周
知の技術を使用して生成することを含む。「サリサイ
ド」型の技術は、外因性ベース、エミッタおよび外因性
コレクタのシリコン領域上にシリサイド(TiSi2)を形成
するため、金属層（たとえば、チタン）の堆積を含む。
びコレクタの接続パッドＳを、「サリサイド(self-alig
ned silicide;セルフ・アライド・シリサイド)」型の周
知の技術を使用して生成することを含む。「サリサイ
ド」型の技術は、外因性ベース、エミッタおよび外因性
コレクタのシリコン領域上にシリサイド(TiSi2)を形成
するため、金属層（たとえば、チタン）の堆積を含む。
【００４３】したがって、この発明によるトランジスタ
は、図７に示されるように、VLSIタイプのBiCMOS技術で
使用することのできる薄くなったシリコン−ゲルマニウ
ムのヘテロ接合ベースを持つn-p-nのたて形トランジス
タである。
は、図７に示されるように、VLSIタイプのBiCMOS技術で
使用することのできる薄くなったシリコン−ゲルマニウ
ムのヘテロ接合ベースを持つn-p-nのたて形トランジス
タである。
【００４４】トランジスタのドーピングのグラフの例
を、図８に点で示す。このグラフPF１は、層８２の底部
にあるエミッタ／ベース接合の第１の傾斜レベルCR１を
持つ。また、このグラフは、層８１の下側のサブレイヤ
ー（Si1-xGexで、x=0.12）の底部にあるベース／コレク
タ接合の第２の傾斜レベルCR２を含む。傾斜CR１および
CR２の間の距離L1は、真性ベースの幅を表す。
を、図８に点で示す。このグラフPF１は、層８２の底部
にあるエミッタ／ベース接合の第１の傾斜レベルCR１を
持つ。また、このグラフは、層８１の下側のサブレイヤ
ー（Si1-xGexで、x=0.12）の底部にあるベース／コレク
タ接合の第２の傾斜レベルCR２を含む。傾斜CR１および
CR２の間の距離L1は、真性ベースの幅を表す。
【００４５】当該技術分野の当業者ならば、破線で示す
ように、同様の形状を持ち、２つのドーパント注入に対
応するドーピンググラフにより得られるベースの幅L2よ
りも、幅L1が小さいことがわかるであろう。ここで、ど
ちらの注入も、エピタキシャルスタック８０〜８２を介
して実行される。
ように、同様の形状を持ち、２つのドーパント注入に対
応するドーピンググラフにより得られるベースの幅L2よ
りも、幅L1が小さいことがわかるであろう。ここで、ど
ちらの注入も、エピタキシャルスタック８０〜８２を介
して実行される。
【００４６】さらに、ベースのドーピングレベルは、こ
の発明による方法の方が大きい。そのうえ、ゾーンSIC
２がゾーンSIC１より広い場合には、コレクタ抵抗が減
少する。
の発明による方法の方が大きい。そのうえ、ゾーンSIC
２がゾーンSIC１より広い場合には、コレクタ抵抗が減
少する。
【００４７】これらの特性とは別に、図７に示されるト
ランジスタは、ベースのシリコンに接する単結晶エミッ
タを有する。これにより、良好な静的パラメータ、特に
良好な電流増幅率を持ちつつ、低周波雑音が減少する。
これは、ポリシリコンエミッタにあるインターフェース
の酸化物の消滅を補償するSiGeヘテロ接合の存在のため
である。最後に、多結晶（ポリシリコン）エミッタを持
つトランジスタと比較すると、エミッタ抵抗が減少す
る。
ランジスタは、ベースのシリコンに接する単結晶エミッ
タを有する。これにより、良好な静的パラメータ、特に
良好な電流増幅率を持ちつつ、低周波雑音が減少する。
これは、ポリシリコンエミッタにあるインターフェース
の酸化物の消滅を補償するSiGeヘテロ接合の存在のため
である。最後に、多結晶（ポリシリコン）エミッタを持
つトランジスタと比較すると、エミッタ抵抗が減少す
る。
【００４８】また、その場でドーピングされたエミッタ
を生成するとき、エミッタのエピタキシーが進行しつ
つ、ドーパントガスの量を適合することが特に有利であ
る。こうして、エピタキシーの始まりにおいて、たとえ
ば上記のアルシン流入レート（0.12cm3/分）がエミッタ
の上部領域において維持され、その後この流入レートが
たとえば0.6cm3/分の値まで減少する。したがって、そ
の場でドーピングされたエミッタは、ベースに接触して
いるエミッタの下部領域では、たとえば３×１０ 20/cm3
に等しいヒ素（As）ドーパント濃度が、エミッタの上部
領域では、たとえば１０20/cm3に等しいヒ素ドーパント
濃度が最終的に得られる。よって、これらの値により、
エミッタ下部への良好な電子注入を得ることができ、エ
ミッタ上部上において良好なシリサイド化を得ることが
できる。
を生成するとき、エミッタのエピタキシーが進行しつ
つ、ドーパントガスの量を適合することが特に有利であ
る。こうして、エピタキシーの始まりにおいて、たとえ
ば上記のアルシン流入レート（0.12cm3/分）がエミッタ
の上部領域において維持され、その後この流入レートが
たとえば0.6cm3/分の値まで減少する。したがって、そ
の場でドーピングされたエミッタは、ベースに接触して
いるエミッタの下部領域では、たとえば３×１０ 20/cm3
に等しいヒ素（As）ドーパント濃度が、エミッタの上部
領域では、たとえば１０20/cm3に等しいヒ素ドーパント
濃度が最終的に得られる。よって、これらの値により、
エミッタ下部への良好な電子注入を得ることができ、エ
ミッタ上部上において良好なシリサイド化を得ることが
できる。
【００４９】この発明は、エピタキシャルエミッタを持
つたて形バイポーラに制限されない。この発明をたて形
バイポーラトランジスタの任意の種類に適用することが
でき、特に多結晶（ポリシリコン）エミッタをもつもの
に適用することができる。この場合、エミッタはポリシ
リコンの堆積から生成され（ポリシリコンの堆積は、化
学蒸着法（ＣＶＤ）反応器でその場でドーピングして生
成することができる）、エミッタ／ベース（エミッタ／
スタック８）インターフェースにある酸化層を含む。
つたて形バイポーラに制限されない。この発明をたて形
バイポーラトランジスタの任意の種類に適用することが
でき、特に多結晶（ポリシリコン）エミッタをもつもの
に適用することができる。この場合、エミッタはポリシ
リコンの堆積から生成され（ポリシリコンの堆積は、化
学蒸着法（ＣＶＤ）反応器でその場でドーピングして生
成することができる）、エミッタ／ベース（エミッタ／
スタック８）インターフェースにある酸化層を含む。
【００５０】さらに、アモルファスシリコン層１７を窒
化シリコン層で置き換えることもでき、これにより、外
因性ベースの表面上の粗さの程度を低くすることができ
る。
化シリコン層で置き換えることもでき、これにより、外
因性ベースの表面上の粗さの程度を低くすることができ
る。
【００５１】最後に、この発明を、エピタキシャルベー
スの任意の種類、特に全体的にシリコンベースのものに
適用することができ、その場合には、そのスタック８
が、１つのシリコン層になる。
スの任意の種類、特に全体的にシリコンベースのものに
適用することができ、その場合には、そのスタック８
が、１つのシリコン層になる。
【００５２】
【発明の効果】ベースの幅を薄くして、トランジスタの
速度を上げることができる。さらに、コレクタ抵抗を最
適化することができる。
速度を上げることができる。さらに、コレクタ抵抗を最
適化することができる。
【図１】この発明の第１の実施形態によるバイポーラト
ランジスタの作成を示す図。
ランジスタの作成を示す図。
【図２】この発明の第１の実施形態によるバイポーラト
ランジスタの作成を示す図。
ランジスタの作成を示す図。
【図３】この発明の第１の実施形態によるバイポーラト
ランジスタの作成を示す図。
ランジスタの作成を示す図。
【図４】この発明の第１の実施形態による、上部より下
部が広いオーバードーピングされたコレクタゾーンを得
ることができる方法を示す図。
部が広いオーバードーピングされたコレクタゾーンを得
ることができる方法を示す図。
【図５】この発明の第１の実施形態による、上部より下
部が広いオーバードーピングされたコレクタゾーンを得
ることができる方法を示す図。
部が広いオーバードーピングされたコレクタゾーンを得
ることができる方法を示す図。
【図６】この発明の第１の実施形態による、上部より下
部が広いオーバードーピングされたコレクタゾーンを得
ることができる方法を示す図。
部が広いオーバードーピングされたコレクタゾーンを得
ることができる方法を示す図。
【図７】この発明の第２の実施形態による、上部より下
部が広いオーバードーピングされたコレクタゾーンを得
ることができる方法を示す図。
部が広いオーバードーピングされたコレクタゾーンを得
ることができる方法を示す図。
【図８】この発明により得られるトランジスタのドーピ
ングのグラフと、真性コレクタの選択ドーピングが全体
的にエピタキシャルベースを介して実行されたドーピン
ググラフとの間の比較を示す図。
ングのグラフと、真性コレクタの選択ドーピングが全体
的にエピタキシャルベースを介して実行されたドーピン
ググラフとの間の比較を示す図。
【図９】この発明の他の実施形態による、アクティブゾ
ーンの全幅を持ち、オーバードーピングされた下側の真
性コレクタゾーンを得ることを可能にする方法を示す
図。
ーンの全幅を持ち、オーバードーピングされた下側の真
性コレクタゾーンを得ることを可能にする方法を示す
図。
１ 半導体基板 ６０ コレクタウェ
ル ２ 外因性コレクタ層 ８１ SiGe層 ４ 真性コレクタ ８００ ウィンドウ ５ 水平絶縁領域 ８ スタック層 ９ 二酸化シリコンの第１の層 １０ 窒化シリコンの第２の層 １１ エミッタ
ル ２ 外因性コレクタ層 ８１ SiGe層 ４ 真性コレクタ ８００ ウィンドウ ５ 水平絶縁領域 ８ スタック層 ９ 二酸化シリコンの第１の層 １０ 窒化シリコンの第２の層 １１ エミッタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アラン・シャントル フランス、エフ−38180、セイシアン、リ ュ・デ・プリンヴェール 32 (72)発明者 シエリ・シュヴァルツマン フランス、エフ−38000、グレノーブル、 リュ・フェリクス・エスクランゴン 22
Claims (4)
- 【請求項１】半導体基板に埋め込まれた外因性コレクタ
層上に真性コレクタを生成するステップと、 前記真性コレクタの上部を囲むサイド絶縁領域およびオ
フセット外因性コレクタウェルを生成するステップと、 前記真性コレクタおよび前記サイド絶縁領域の上に、シ
リコンおよびシリコン−ゲルマニウムのスタック層の非
選択エピタキシーによりシリコン−ゲルマニウムのヘテ
ロ接合ベースを生成するステップとを含み、 前記真性コレクタにおける第１のドーパント注入が、前
記真性コレクタ上に形成される第１の注入ウィンドウを
介して前記非選択エピタキシーの前に実行され、前記真
性コレクタにおける第２のドーパント注入が、前記第１
のウィンドウの内側にあり、前記スタック上に形成さ
れ、エミッタと自己整合された第２の注入ウィンドウに
おいて、エピタキシャル成長したスタックを介して、第
１の注入より低いエネルギーおよびより低い注入量で実
行されるたて形バイポーラトランジスタの真性コレクタ
の選択ドーピングを行う方法。 - 【請求項２】前記スタックをエピタキシャル成長させた
後で、特定のマスクを、エミッタのエミッタウィンドウ
を定義するのに使用し、該エミッタウィンドウの定義マ
スクを前記第２の注入の注入マスクとして使用し、前記
第２の注入ウィンドウが、前記エミッタウィンドウと同
じ大きさであるようにした請求項１に記載のたて形バイ
ポーラトランジスタの真性コレクタの選択ドーピングを
行う方法。 - 【請求項３】前記ベースを生成するステップが、前記ス
タックのエピタキシーの前に、前記絶縁領域上に広がる
保護層において、前記真性コレクタ上を覆うようベース
ウィンドウを開けるステップを含み、その第１の注入ウ
ィンドウが第２の注入ウィンドウよりも広く、前記ベー
スウィンドウよりも狭い特定の注入マスクを、前記第１
のドーパント注入に使用するようにした請求項２に記載
のたて形バイポーラトランジスタの真性コレクタの選択
ドーピングを行う方法。 - 【請求項４】前記ベースを生成するステップが、前記ス
タックのエピタキシーの前に、前記サイド絶縁領域上に
広がる保護層において、前記真性コレクタを覆うようベ
ースウィンドウを開けるステップを含み、前記ベースウ
ィンドウをエッチングするマスクを前記第１のドーパン
ト注入に使用し、該第１の注入ウィンドウが、前記ベー
スウィンドウと同一であるようにした請求項２に記載の
たて形バイポーラトランジスタの真性コレクタの選択ド
ーピングを行う方法。
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