JPH10326793A

JPH10326793A - 半導体装置の製造方法

Info

Publication number: JPH10326793A
Application number: JP9150301A
Authority: JP
Inventors: Hideki Kitahata; 秀樹北畑
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-05-23
Filing date: 1997-05-23
Publication date: 1998-12-08
Also published as: US6080631A

Abstract

(57)【要約】【課題】ベースをエピタキシャル層で形成する自己整合
型バイポーラトランジスタにおて、エミッタとベースポ
リシリ電極とを分離する絶縁膜側壁直下の界面準位、及
び、絶縁膜側壁形成時のエッチングダメージに起因した
再結合電流を抑え、電流利得の低下を抑える半導体装置
の製造方法の提供。【解決手段】コレクタ領域を形成するｎ型単結晶半導体
層上に、Ｂ１の濃度分布でｐ型不純物を添加したエピタ
キシャル半導体層を成長し、絶縁膜側壁形成後、そのｐ
型不純物をｎ型半導体層表面内に拡散させて、エピタキ
シャル半導体層の成長厚よりも厚い、Ｂ２又はＢ３の不
純物濃度分布を有するｐ型ベース半導体領域を形成す
る。この熱処理により、それ以前に形成された界面準
位、結晶欠陥を回復させる。エピタキシャル層の不純物
濃度と層厚は、熱処理条件に応じて、所望のベースプロ
ファイルが得られるように調整しておく。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にバイポーラ型半導体装置の製造方法に関
する。

【０００２】

【従来の技術】従来、バイポーラトランジスタの高速性
能を改善することを目的として、ベース層を薄く形成す
るために、以下の方法が採られていた。

【０００３】（１）ベース形成領域を覆う薄い酸化膜を
介し、不純物イオンを低加速エネルギーで注入した後、
熱拡散させる。

【０００４】（２）ベース形成領域にＢＳＧ膜等の不純
物を高濃度に含む絶縁膜を形成して、熱処理により活性
化させる。

【０００５】（３）ベース領域をエピタキシャル成長で
形成する方法で、不純物をその成長過程で同時に添加し
ていく。

【０００６】上記（１）の方法では、イオン注入でのチ
ャネリング現象のため、現状以上に浅くベース領域を形
成することは難しくなってきている。

【０００７】上記（２）の方法は、ＢＳＧ膜内と半導体
基板内とで不純物の拡散し易さが大きく異なるため、半
導体装置の深さ方向の不純物分布を安定して得ることが
難しいという問題点がある。

【０００８】これらに対し、上記（３）の方法は、エピ
タキシャル成長のプログラミングにより不純物濃度を制
御することができるため、所望の不純物濃度分布を有す
る薄いベース層を容易に得ることができるという利点が
ある。

【０００９】一方、バイポーラトランジスタの寄生容
量、寄生抵抗を低減する観点から高速性能を改善する手
法として、自己整合プロセスが広く用いられている。

【００１０】上記（３）のベース形成手法と自己整合プ
ロセスを組合せた手法としては、以下のような方法が提
案されている。

【００１１】（Ａ）ベース引出し電極となるポリシリ電
極をベース形成領域の周辺にその側面が露出するように
形成した後、ベース層を成長することで、ポリシリ電極
側面から成長してきた半導体層と、半導体基板から成長
してきたベース層とを接続する（特開平４−５６３２８
号公報参照）。

【００１２】（Ｂ）ベース引出し電極となるポリシリ電
極をベース形成領域の周辺に絶縁膜を介して成長した
後、絶縁膜のサイドエッチによりその底面を露出させた
上で、ベース層を成長することで、ポリシリ電極底面か
ら成長してきた半導体層と、半導体基板から成長してき
たベース層とを接続する（特開平７−１８３３１０号公
報参照）。

【００１３】図７（ａ）〜図７（ｄ）は、上記（Ａ）の
方法による第１の従来技術のバイポーラトランジスタの
製造方法を説明するために工程順に示した半導体チップ
の縦断面図である。

【００１４】ｐ^-型シリコン基板（図示せず）上の一表
面のトランジスタ形成領域に形成されたｎ型コレクタ層
１の上に第１のｐ⁺型多結晶シリコン層３と第１の窒化
シリコン膜４を積層した後、ベース形成領域を開口して
ｎ型コレクタ層１を露出させる。その後、全面に第２の
ｐ⁺型多結晶シリコン層と第２の窒化シリコン膜を積層
して、異方性エッチバックを行うことにより、開口部の
ｐ⁺型多結晶シリコン層３と窒化シリコン膜４の段差側
面にｐ⁺型多結晶シリコン側壁５と窒化シリコン側壁６
を形成する。

【００１５】更に、レジスト（図示せず）で開口部に露
出したｎ型コレクタ層１を覆い、シリコン窒化膜４と窒
化シリコン側壁６の間から露出したｐ⁺型多結晶シリコ
ン側壁５の表面を選択的にエッチングして、窒化シリコ
ン膜４と窒化シリコン側壁６の間に隙間を形成する。前
記シリコンを除去した後、この隙間を埋め込むようにシ
リコン酸化膜を成長してエッチバックすることにより、
この隙間部分にのみ酸化シリコン膜７を残すことで、図
７（ａ）に示すような、断面形状が得られる。

【００１６】次に図７（ｂ）に示すように、開口部内に
ベース層となるｐ型シリコン層を選択的にエピタキシャ
ル成長させる。このとき、単結晶であるｎ型コレクタ層
１表面から成長してきたｐ型シリコンエピタキシャル層
８ａは単結晶になるが、周辺部のベース電極となるｐ⁺
型多結晶シリコン側壁５の側面露出部から成長してきた
ベース層はｐ型多結晶シリコン８ｂになる。

【００１７】次に図７（ｃ）に示すように、エミッタ層
となるｎ⁺型シリコン層をエピタキシャル成長させる。
このとき、単結晶であるｐ型シリコンエピタキシャル層
８ａ表面から成長してきたｎ型シリコンエピタキシャル
層１２ａは単結晶になるが、周辺部のｐ型多結晶シリコ
ン８ｂ、窒化シリコン膜４、酸化シリコン膜５、及び、
窒化シリコン側壁６の表面から成長してきたエミッタ層
はｎ⁺層多結晶シリコン１２ｂになる。

【００１８】最後に図７（ｄ）に示すように、ｎ⁺型多
結晶シリコン１２ｂ上に金属配線層１３を形成して、パ
ターニングすることによりエミッタ電極を形成する。

【００１９】上記（Ａ）の方法では、ベース層が露出し
ていたポリシリ電極となるｐ⁺型多結晶シリコン側壁５
の側面露出部を完全に覆うように成長しているため、エ
ミッタ領域はベース層の上にエピタキシャル成長して形
成してもｐ⁺型多結晶シリコン側壁５に直接接すること
はない。しかしながら、ｐ⁺型多結晶シリコン側壁５か
ら成長してきたベース層はｐ型多結晶シリコン８ｂとな
る。即ち、（Ａ）の方法では、ベース層の周辺が多結晶
半導体層で形成されるため、エミッタ形成後のエミッタ
−ベース接合はその周辺が多結晶半導体層内に形成され
ることになる。多結晶半導体中に形成されたＰＮ接合は
再結合電流が発生し易い。

【００２０】また、各絶縁膜側壁形成時の異方性エッチ
雰囲気にベース層成長領域のｎ型コレクタ層１表面が晒
されるため、ダメージによる残留欠陥に起因してｐ型シ
リコンエピタキシャル層８ａ内に発生する結晶欠陥も再
結合電流の原因となる。

【００２１】これらの再結合電流は、バイポーラトラン
ジスタの特に低電流域における電流利得を低下させる原
因となる。

【００２２】そして、上記（Ｂ）の方法で製造したトラ
ンジスタにおいても、再結合電流による電流利得の低下
が問題となる。

【００２３】図８（ａ）〜図８（ｄ）は、上記（Ｂ）の
方法による第２の従来技術のバイポーラトランジスタの
製造方法を説明するために工程順に示した半導体チップ
の縦断面図である。

【００２４】ｐ^-型シリコン基板（図示せず）上の一表
面のトランジスタ形成領域に形成されたｎ型コレクタ層
１の上に酸化シリコン膜２、ｐ⁺型多結晶シリコン層３
と第１の窒化シリコン膜４を積層した後、ベース形成領
域を開口して酸化シリコン膜２を露出させる。その後、
全面に第２の窒化シリコン膜を積層して、異方性のエッ
チバックを行うことにより、開口部のｐ⁺型多結晶シリ
コン層３と窒化シリコン膜４の段差側面に窒化シリコン
側壁６を形成することで図８（ａ）の断面形状が得られ
る。

【００２５】次に図８（ｂ）に示すように、開口部内の
酸化シリコン膜２を等方性のエッチングで選択的に除去
してｎ型コレクタ層１表面を露出させ、このときのサイ
ドエッチによりｐ⁺型多結晶シリコン層３の底面を露出
させた後、ベース層となるｐ型シリコン層を選択的にエ
ピタキシャル成長させる。このとき、単結晶であるｎ型
コレクタ層１表面から成長してきたｐ型シリコンエピタ
キシャル層８ａは単結晶になるが、周辺部のベース電極
となるｐ⁺型多結晶シリコン層３の底面から成長してき
たベース層はｐ型多結晶シリコン８ｂになる。

【００２６】次に図８（ｃ）に示すように、ＢＳＧ側壁
１０を形成した後、エミッタ層となるｎ⁺型シリコン層
１２をｐ型シリコンエピタキシャル層８ａ表面上に選択
的にエピタキシャル成長させる。

【００２７】最後に図８（ｄ）に示すように、ｎ⁺型多
結晶シリコン１２上に金属配線層１３を形成して、パタ
ーニングすることによりエミッタ電極を形成する。

【００２８】上記（Ｂ）の方法では、ベース層（８ａ、
８ｂ）成長後に露出しているｐ型多結晶シリコン８ｂの
側面をＢＳＧ側壁１０で完全に覆ってから、エミッタ領
域を形成しているため、（Ａ）のような問題は発生しな
い。しかしながら、ＢＳＧ側壁１０はＣＶＤ法で形成し
ているため、ベース層であるｐ型シリコンエピタキシャ
ル層８ａ周辺との界面に界面準位が発生し易く、これが
原因となる再結合電流が発生し易い。

【００２９】また、ＢＳＧ側壁１０形成時の異方性エッ
チ雰囲気にｐ型シリコンエピタキシャル層表面が晒され
るため、エッチングダメージによる結晶欠陥の発生も再
結合電流の原因となる。従って、上記（Ｂ）の方法で製
造したトランジスタにおいても再結合電流による電流利
得の低下が問題となる。

【００３０】

【発明が解決しようとする課題】以上説明したように、
上記従来の方法は下記記載の問題点を有している。

【００３１】（１）第１の問題点は、ベースポリシリ電
極に対し自己整合で形成したエピタキシャルベース層
は、ポリシリ電極から成長してきた半導体層が多結晶に
なり、この領域に接してエミッタ領域を形成した場合に
再結合電流によって電流利得が低下する、ということで
ある。

【００３２】（２）第２の問題点は、自己整合プロセス
で多用される異方性エッチングの雰囲気に、エピタキシ
ャルベース成長下地、又は、エピタキシャルベース層自
身の表面が晒されることにより、エピタキシャルベース
層内に発生する結晶欠陥を介した再結合電流が原因で電
流利得が低下する、ということである。

【００３３】上記した第１の問題点は、ベース層形成後
に露出している多結晶半導体領域を絶縁膜側壁で覆い、
多結晶半導体領域内にエミッタ−ベース接合が形成され
ないようにすることで避けることができるが、絶縁膜側
壁形成時に発生する第２の問題点は避けることができな
い。

【００３４】（３）また、ベース層形成後に絶縁膜側壁
形成を行う際に使用されるＣＶＤ法による絶縁膜形成
は、ベース層との界面に界面準位を発生させ易く、界面
準位を介した再結合電流が原因で電流利得が低下するこ
とが第３の問題点として挙げられる。

【００３５】（４）第４の問題点は、第２、及び第３の
問題点を避けるために、絶縁膜側壁とベース層との間に
発生した界面準位、又は、ベース層内に発生した結晶欠
陥を回復させるための熱処理を追加した場合、エピタキ
シャル成長で制御性良く形成したベース層内の不純物プ
ロファイルが崩れてしまい、所望のトランジスタ特性が
得られなくなる場合が起こり得ることであり、特に、ト
ランジスタの高速性能の低下、及び、エミッタ−コレク
タ間の耐圧の低下が問題となる。

【００３６】図９は、第４の問題点を説明するための、
バイポーラトランジスタのベース、及びエミッタの不純
物濃度分布図である。

【００３７】ベースの不純物はボロン、エミッタの不純
物はヒ素であり、エピタキシャルベース層成長直後の表
面位置を深さ０としている。

【００３８】エピタキシャル成長によりベース層を、図
９にＢ６で示すように、一様の不純物濃度４×１０¹⁸ｃ
ｍ^-3で５０ｎｍ成長して以降、エミッタ層のエピタキシ
ャル成長を含め、ベース不純物であるボロンの拡散が無
視できるような熱履歴で製造した場合、ベース幅は５０
ｎｍになる。この場合は、エピタキシャルベース成長以
降に発生した結晶欠陥や、界面準位が回復させられずに
残るため、第２第３の問題点が解決されることはない。

【００３９】次に、ヒ素添加の多結晶シリコンからエピ
タキシャルベース層表面にヒ素を拡散させてエミッタ層
を形成するようなプロセスを考える。このような方法も
一般に行われているが、この場合でもベース幅が著しく
拡がらないように、ヒ素を拡散させる熱処理はランプ加
熱により短時間で行われる。

【００４０】図９に、Ｂ７で示すように、１０００℃、
１０秒の熱処理により、エピタキシャルベース層内のボ
ロンはコレクタ層内へ拡散するが、コレクタ層内は１×
１０¹⁷ｃｍ^-3程度の濃度でｎ型不純物が含まれているた
め、ボロン濃度がこの濃度以下の領域はｎ型コレクタ層
となる。

【００４１】また、Ａ２で示すように、エピタキシャル
ベース層の表面には高濃度のヒ素が拡散してｎ型のエミ
ッタ層を形成するため、ｐ型のベース領域幅は５８ｎｍ
程度になる。従って、１０００℃、１０秒程度のアニー
ルでは、エピタキシャルベース層成長直後のベース幅に
対し、８ｎｍ（１６％）程度拡がることになる。この程
度のアニールによっても、エピタキシャルベース成長内
の結晶欠陥や、絶縁膜側壁との界面に発生した界面準位
は、ある程度回復する。但し、この熱処理により、トラ
ンジスタ特性が大きく変化するため、結晶欠陥や界面準
位によっては十分な熱処理ができない場合がある。

【００４２】例えば、図９にＢ８で示すように、結晶欠
陥や界面準位の回復に充分な熱処理として、エミッタ層
形成前に１０００℃、１分のアニールを行うと、ベース
幅は８２ｎｍに達し、エピタキシャルベース層成長直後
に対し、３２ｎｍ（６４％）も広くなる。

【００４３】この１０００℃、１分のアニールをエミッ
タ層形成時に追加すると、Ａ２で示すようにヒ素を深く
拡散させることができるが、それでもベース幅は７４ｎ
ｍに達し、エピタキシャルベース層成長直後に対し、２
４ｎｍ（４８％）も広くなる。従って、トランジスタの
ベース走行距離が増加し、高速性能が大幅に低下するこ
とになる。

【００４４】また、このエミッタ層形成時にアニールを
追加する方法では、この熱処理条件がトランジスタ特性
に及ぼす影響が大きく、トランジスタ特性を所望の電流
利得、耐圧になるように調整することが困難になってく
る。従って、この場合も熱処理条件にはトランジスタ特
性によって決まる制限があり、結晶欠陥や界面準位の回
復に充分な熱処理条件が設定できない場合が出てくる。

【００４５】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、自己整合型バイ
ポーラトランジスタにおいて、所望の高速性能を維持し
ながら、製造工程で発生する界面準位、結晶欠陥を低減
して再結合電流を抑え、再結合電流ばらつきに起因した
電流利得のばらつきを抑え、特性向上、信頼性を向上し
及び歩留りの改善を図る半導体集積回路装置の製造方法
を提供することにある。

【００４６】

【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体集積回路装置の製造方法は、バイポ
ーラトランジスタのコレクタ領域を形成する第一導電型
の単結晶半導体層上のベース形成領域に、少なくとも第
二導電型不純物を添加した半導体層を含むエピタキシャ
ル半導体層を成長する工程と、そのエピタキシャル半導
体層内の第二導電型不純物を、エピタキシャル半導体層
内、又は、コレクタ領域を形成する第一導電型半導体層
表面内に熱拡散させることにより、エピタキシャル半導
体層の第二導電型不純物を添加した半導体層の成長厚よ
りも厚い第２導電型のベース領域となる半導体領域を形
成する工程と、その後、エミッタ領域を形成する工程を
含むことを特徴としている。

【００４７】

【作用】本発明の作用について以下に説明すると、本発
明によれば、エピタキシャル層内の不純物をベース形成
の拡散源としているため、エピタキシャル成長のプログ
ラミングにより、不純物濃度とエピタキシャル成長厚を
制御することで、安定したベースドーズ量が得られる。

【００４８】また、エピタキシャル層内の不純物をコレ
クタ領域の半導体表面に拡散させるための熱処理によ
り、それ以前に形成された界面準位や結晶欠陥を回復さ
せること、又は、エピタキシャル層表面に熱酸化による
保護膜を形成することができるので、再結合電流の発生
を抑制することができる。

【００４９】エピタキシャル層内の不純物をコレクタ領
域の半導体表面に拡散させるための熱処理を、それ以前
に形成された、界面準位、結晶欠陥を回復させるのに充
分な条件、又は、エピタキシャル層表面に保護膜として
機能するのに充分な膜厚の熱酸化膜が形成できる条件に
設定し、その熱処理条件に応じてエピタキシャル層内の
不純物濃度と層厚を調整しておくことで、安定した所望
の不純物濃度分布を有するベースプロファイルを得るこ
とができる。

【００５０】

【発明の実施の形態】次に、本発明の好ましい実施の形
態について説明する。

【００５１】本発明の半導体集積回路装置の製造方法
は、その好ましい実施の形態において、バイポーラトラ
ンジスタのコレクタ領域を形成する第一導電型の単結晶
半導体層上のベース形成領域に、少なくとも第二導電型
不純物を添加した半導体層を含むエピタキシャル半導体
層（後述する第一実施例の工程断面図である図１（ｂ）
のｐ型シリコンエピタキシャル層８ａ参照）を成長する
工程と、そのエピタキシャル半導体層内の第二導電型不
純物を、エピタキシャル半導体層内、又は、コレクタ領
域を形成する第一導電型半導体層（図１（ｂ）のｎ型コ
レクタ層１参照）表面内に熱拡散させることにより、エ
ピタキシャル半導体層内の第二導電型不純物を添加した
半導体層成長厚よりも厚い第２導電型のベース領域とな
る半導体領域（図１（ｃ）のｐ型シリコン拡散層１１）
を形成する工程と、を含み、その後、エミッタ領域を形
成することを特徴としている。

【００５２】本発明の実施の形態において、エピタキシ
ャル半導体層成長直後、ベース領域を形成する不純物
は、例えば図３のＢ１で示すような濃度分布を有してい
る。

【００５３】この場合、表面の１０ｎｍの領域に、ｎｐ
ｎトランジスタのベース領域を形成する不純物として一
般的なボロンが３×１０¹⁹ｃｍ^-3の一様な濃度で形成さ
れているが、必ずしも、表面１０ｎｍの領域のみをエピ
タキシャル成長で形成する必要はなく、ベース領域を形
成する不純物を含まない層、例えば、図６にＧ１で示し
たシリコンゲルマニウム混晶層をエピタキシャル成長し
た上に積層しても良い。

【００５４】このときのベース領域を形成する不純物添
加層の成長厚、及び、濃度は、この後の熱処理条件に依
存するが、それ以前に形成された界面準位や結晶欠陥を
回復させるのに充分な条件、又は、エピタキシャル層表
面に保護膜として機能するのに充分な膜厚の熱酸化膜が
形成できる条件で熱処理を行うことを考慮して、３０ｎ
ｍ以下、１×１０¹⁹ｃｍ^-3以上に設定することが望まし
い。

【００５５】結晶欠陥や界面準位の回復に充分な熱処理
は、それ以前の工程の各製造条件に依存し、その熱処理
を行うまでに発生する結晶欠陥や界面準位の程度に依存
し、又、どの程度回復させる必要があるかに依存するこ
とになる。

【００５６】エピタキシャル層表面に保護膜として機能
するのに充分な膜厚の熱酸化膜が形成できる条件も、そ
の後の工程の各製造条件に依存し、その後の工程での結
晶欠陥の発生をどの程度に抑える必要があるかを考慮し
た上で必要なプロセスマージンをもって設定することに
なる。

【００５７】一般的には、９００℃以上で行うことが望
ましいが、エピタキシャル半導体層がシリコンゲルマニ
ウム混晶層で構成されており、ゲルマニウム濃度が非常
に高い場合には、結晶格子の不整合に起因して強い界面
応力が発生し、高温の熱処理は却って結晶欠陥を発生さ
せてしまう場合もあるので注意が必要である。

【００５８】また８００℃程度の熱処理でもある程度の
効果が得られる場合もあるが、この熱処理後の不純物分
布とトランジスタ特性を所望の状態で安定的に得られる
ようにするためには、この熱処理がそのプロセスに対し
て充分なマージンをもって行われることが望ましく、不
純物添加層の層厚が、エピタキシャル成長直後の２倍程
度に拡がる程度には行っておくことが望ましい。

【００５９】本発明は、エミッタ領域が、ベース引き出
し電極に対し、絶縁膜側壁を介して自己整合的に形成さ
れているような自己整合型バイポーラトランジスタにお
いて有効であるが、エピタキシャル半導体層を成長する
コレクタ領域表面を露出させる工程が、ドライエッチン
グにより行われている場合には、エピタキシャル半導体
層内に残留欠陥に起因した結晶欠陥が発生する場合が有
るので、本発明は、必ずしも自己整合型バイポーラトラ
ンジスタにのみ、その適用が限定されるものではない。

【００６０】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。

【００６１】［実施例１］図１（ａ）乃至図２（ｅ）
は、本発明の第一の実施例を説明するために、主要製造
工程の半導体装置縦断面を工程順に示した工程断面図で
ある。図３は、バイポーラトランジスタの製造工程途中
におけるベース、及びエミッタの不純物分布である。な
お、図１及び図２は単に図面作成の都合で分図されたも
のである。

【００６２】ｐ^-型シリコン基板（図示せず）上の一表
面のトランジスタ形成領域に形成されたｎ型コレクタ層
１の上に第１のｐ⁺型多結晶シリコン層３と第１の窒化
シリコン膜４を積層した後、ベース形成領域を開口して
ｎ型コレクタ層１を露出させる。その後、全面に第２の
ｐ⁺型多結晶シリコン層と第２の窒化シリコン膜を積層
して、異方性のエッチバックを行うことにより、開口部
のｐ⁺型多結晶シリコン層３と窒化シリコン膜４の段差
側面にｐ⁺型多結晶シリコン側壁５と窒化シリコン側壁
６を形成する。更に、レジスト（図示せず）で開口部に
露出したｎ型シリコン層１を覆い、窒化シリコン膜４と
窒化シリコン側壁６の間から露出したｐ⁺型多結晶シリ
コン側壁５の表面を選択的にエッチングして、窒化シリ
コン膜４と窒化シリコン側壁６の間に隙間を形成する。
そして前記レジストを除去した後、この隙間を埋め込む
ように、シリコン酸化膜を成長してエッチバックするこ
とにより、この隙間部分にのみ、酸化シリコン膜７を残
すことで、図１（ａ）に示す断面形状が得られる。

【００６３】次に図１（ｂ）に示すように、開口部内に
ベース層となるｐ型シリコン層を選択的にエピタキシャ
ル成長させる。このとき、単結晶であるｎ型コレクタ層
１表面から成長してきたｐ型シリコンエピタキシャル層
８ａは単結晶になるが、周辺部のベース電極となるｐ⁺
型多結晶シリコン側壁５の側面露出部から成長してきた
ベース層はｐ型多結晶シリコン８ｂになる。

【００６４】次に図１（ｃ）に示すように、ＢＳＧ側壁
１０を形成してｐ型多結晶シリコン８ｂが露出しないよ
うにした後、１０００℃、１分程度のアニールを行う、
このとき、ｐ型シリコンエピタキシャル層８ａ、ｐ⁺型
多結晶シリコン側壁５、及びｐ⁺型多結晶シリコン層３
内のボロンは、ｎ型コレクタ層１の表面に拡散し、ｐ型
シリコン拡散層１１を形成する。

【００６５】真性ベース領域の不純物プロファイルはｐ
型シリコンエピタキシャル層８ａとその直下のｐ型シリ
コン拡散層１１によって決まるので、このアニール後
に、所望の不純物プロファイルが得られるように、ｐ型
シリコンエピタキシャル層８ａ成長時の不純物プロファ
イルを設定しておく。

【００６６】例えば、ｐ型シリコンエピタキシャル層８
ａを、図３のＢ１で示すように、一様の不純物濃度３×
１０¹⁹ｃｍ^-3で１０ｎｍ成長しておく。その後、１００
０℃、１分程度のアニールを行うことにより、Ｂ２で示
すように、エピタキシャルベース層内のボロンはｎ型コ
レクタ層１内へ拡散するが、ｎ型コレクタ層１は１×１
０¹⁷ｃｍ^-3程度の濃度でｎ型不純物が含んでいるため、
ボロン濃度がこの濃度以下の領域はｎ型コレクタ層とな
る。従って、アニール後のｐ型シリコン層の深さは６４
ｎｍ程度になる。

【００６７】ＢＳＧ側壁１０は、ＢＳＧ膜を減圧ＣＶＤ
で成長した後、異方性のドライエッチによりエッチバッ
クして形成する。ＣＶＤ成長による絶縁膜とシリコン結
晶との界面には界面準位が形成され易く、界面リークが
成長し易くなる。１０００℃、１分程度のアニールは、
ｐ型シリコンエピタキシャル層８ａ及びｐ型多結晶シリ
コン８ｂとＢＳＧ側壁１０との界面状態を安定化させ、
界面準位を回復させる効果があり、界面リークを抑える
ことができる。

【００６８】このとき、ＢＳＧ側壁１０中にはボロンが
含まれており、ｐ⁺型多結晶シリコン側壁５、ｐ型シリ
コンエピタキシャル層８ａ、及びｐ型多結晶シリコン８
ｂの中にｐ型不純物として含まれているボロンが、アニ
ールにより、側壁内に吸収されてベース引き出し抵抗が
高くなるのを防ぐ効果がある。又、ＢＳＧ膜中には５〜
１０ｍｏｌ％程度の高濃度のボロンを含ませておくこと
もできるので、この場合は、むしろ、ボロンの拡散源と
なって、ベース引き出し抵抗を低減する効果が得られ
る。

【００６９】更に、ＢＳＧ側壁１０形成時には、ｐ型シ
リコンエピタキシャル層８ａ表面が異方性のドライエッ
チ雰囲気に晒され、ダメージによる結晶欠陥を発生する
場合がある。又、第１のｐ⁺型多結晶シリコン層３と第
１の窒化シリコン膜４を開口する際、及び、ｐ⁺型多結
晶シリコン側壁５と窒化シリコン側壁６を形成する際
に、ベース形成領域のｎ型コレクタ層１表面がドライエ
ッチ雰囲気に晒され、このときのダメージによる残留欠
陥に起因してｐ型シリコンエピタキシャル層８ａ内に結
晶欠陥が発生している場合もある。

【００７０】１０００℃、１分程度のアニールは、これ
らの結晶欠陥を回復させる効果もあり、これらの結晶欠
陥に起因して発生する再結合電流を低減することができ
る。

【００７１】次に図２（ｄ）に示すように、エミッタ層
となるｎ⁺型シリコン層をエピタキシャル成長させる。
このとき、単結晶であるｐ型シリコンエピタキシャル層
８ａ表面から成長してきたｎ型シリコンエピタキシャル
層１２ａは単結晶になるが、周辺部のｐ型多結晶シリコ
ン８ｂ、窒化シリコン膜４、酸化シリコン膜５、及び、
窒化シリコン側壁６の表面から成長してきたエミッタ層
は、ｎ⁺型多結晶シリコン１２ｂになる。

【００７２】ここで、ｎ型シリコンエピタキシャル層１
２ａを成長する代わりに、ヒ素添加の多結晶シリコンを
成長した後、ｐ型シリコンエピタキシャル層８ａ表面に
ヒ素を拡散させてエミッタ層を形成することもできる。
このような方法を行っても、先の１０００℃、１分の熱
処理により、ｐ型シリコン拡散層１１のボロン濃度分布
は図３のＢ２に示したようにその濃度勾配が充分小さく
なっているため、１０００℃、１０秒程度の熱処理で
は、図３のＢ３に示すように、ボロンの拡散は僅かにし
か進行しない。

【００７３】一方、ｐ型シリコンエピタキシャル層８ａ
表面には、図３のＡ１で示すように、ヒ素が拡散してｎ
型エミッタ層が形成されるため、ベース幅は５９ｎｍ程
度になる。これは、図９にＢ７で示した従来のエピタキ
シャルベース層とほぼ同等の幅であるが、コレクタ側の
ボロン濃度が低濃度でその勾配も小さくなっているた
め、ベース−コレクタ間の寄生容量が低減され、従来技
術の図９のＢ６又はＢ７のベース不純物分布を有するバ
イポーラトランジスタ以上の高速性能が得られる。

【００７４】最後に図２（ｅ）に示すように、ｎ⁺型多
結晶シリコン１２ｂ上に金属配線層１３を形成して、パ
ターニングすることによりエミッタ電極を形成する。

【００７５】この第一の実施例では、ベース層（８ａ、
８ｂ）成長後に露出しているｐ型多結晶シリコン８ｂの
側面をＢＳＧ側壁１０で完全に覆ってから、エミッタ領
域を形成しているため、多結晶シリコン内にＰＮ接合が
形成されないので、多結晶シリコン中の結晶粒界に起因
した再結合電流も抑えられている。

【００７６】こうしてできたバイポーラトランジスタ
は、エミッタ、ベース領域が自己整合により微細な寸法
で形成され、エピタキシャル成長の成長厚と不純物濃度
の調整によりベース不純物量を、アニール条件によりそ
の拡散深さを制御することで所望のベース不純物分布を
安定的に実現しているので、所望の高速性能が安定して
得られるという特長がある。更に、ベース不純物の拡散
深さを制御するアニールを行うことで、それ以前の工程
で発生する界面準位、結晶欠陥を低減して再結合電流を
抑えることができるので、高い電流利得が安定的に得ら
れるという特長も備えている。

【００７７】本実施例は、図７に示した、ベースポリシ
リ電極の側面を露出させた状態でベース層を成長するこ
とで、ポリシリ電極側面から成長してきた半導体層と、
半導体基板から成長してきたベース層とを接続するよう
な、従来の構成に対して本発明を適用した例である。

【００７８】また本実施例は、図８に示した、ベースポ
リシリ電極の底面を露出させた状態でベース層を成長す
ることで、ポリシリ電極底面から成長してきた半導体層
と、半導体基板から成長してきたベース層とを接続する
ような従来の構成に対しても適用することができる。

【００７９】［実施例２］図４（ａ）乃至図５（ｅ）
は、本発明の第二の実施例を説明するための主要製造工
程の半導体装置の縦断面を工程順に示した工程断面図で
ある。なお、図４及び図５は単に図面作成の都合で分図
されたものである。

【００８０】ｐ^-型シリコン基板（図示せず）上の一表
面のトランジスタ形成領域に形成されたｎ型コレクタ層
１の上に酸化シリコン膜２、ｐ⁺型多結晶シリコン層３
と第１の窒化シリコン膜４を積層した後、ベース形成領
域を開口して酸化シリコン膜２を露出させる。その後、
全面に第２の窒化シリコン膜を積層して、異方性のエッ
チバックを行うことにより、開口部のｐ⁺型多結晶シリ
コン層３と窒化シリコン膜４の段差側面に窒化シリコン
側壁６を形成することで、図４（ａ）に示す断面形状が
得られる。

【００８１】次に図４（ｂ）に示すように、開口部内の
酸化シリコン膜２を等方性のエッチングで選択的に除去
してｎ型コレクタ層１表面を露出させ、このときのサイ
ドエッチによりｐ⁺型多結晶シリコン層３の底面を露出
させた後、ベース層となるｐ型シリコン層を選択的にエ
ピタキシャル成長させる。このとき、単結晶であるｎ型
コレクタ層１表面から成長してきたｐ型シリコンエピタ
キシャル層８ａは単結晶になるが、周辺部のベース電極
となるｐ⁺型多結晶シリコン層３の底面から成長してき
たベース層はｐ型多結晶シリコン８ｂになる。

【００８２】ここで、酸化シリコン膜２には、第１のｐ
⁺型多結晶シリコン層３と第１の窒化シリコン膜４を開
口する際、及び、窒化シリコン側壁６を形成する際に、
ｎ型コレクタ層１表面が異方性のドライエッチ雰囲気に
晒されて、ダメージによる残留欠陥が発生するのを防止
する効果がある。従って、ｐ型シリコンエピタキシャル
層８ａは、成長下地表面の残留欠陥の影響を受けること
なく、結晶欠陥の少ない単結晶として成長することがで
きる。

【００８３】次に、図４（ｃ）に示すように、酸素雰囲
気中でアニールすることでｐ型シリコンエピタキシャル
層８ａ、及びｐ型多結晶シリコン８ｂの表面を酸化して
酸化シリコン層９を形成する。こうして熱酸化により形
成した酸化シリコン層９とベース層（８ａ、８ｂ）との
界面には、界面準位が発生し難い。この酸化の熱処理に
より、ｐ⁺型多結晶シリコン層３内のボロンはｐ型多結
晶シリコン８ｂへ、ｐ型多結晶シリコン８ｂ内のボロン
はｐ型シリコンエピタキシャル層８ａへ、ｐ型シリコン
エピタキシャル層８ａ内のボロンはｎ型コレクタ層１の
表面に各々拡散し、ｎ型コレクタ層１の表面にはｐ型シ
リコン拡散層１１が形成される。

【００８４】真性ベース領域の不純物プロファイルはｐ
型シリコンエピタキシャル層８ａとその直下のｐ型シリ
コン拡散層１１によって決まるので、このアニール後に
所望の不純物プロファイルが得られるようにｐ型シリコ
ンエピタキシャル層８ａ成長時の不純物プロファイルを
設定しておく。但し、このアニールは第一の実施例のよ
うな通常の熱処理と異なり、酸化を伴うため、ｐ型シリ
コンエピタキシャル層８ａの層厚変化、偏析による酸化
シリコン層９中へのボロンの吸収、及び、増速酸化を考
慮してプロファイルを設定する必要がある。

【００８５】次に図５（ｄ）に示すように、窒化膜側壁
１０ａを形成する。窒化膜側壁１０ａは、窒化膜を減圧
ＣＶＤで成長した後、異方性のドライエッチによりエッ
チバックして形成する。このとき、窒化膜側壁１０ａと
ベース層（８ａ、８ｂ）との間には酸化シリコン層９が
形成されているため、ＣＶＤ絶縁膜である窒化膜側壁１
０ａが直接ベース層（８ａ、８ｂ）に接して、その界面
に界面準位が形成されるのを防止している。又、酸化シ
リコン層９には、窒化膜側壁１０ａ形成時の異方性のド
ライエッチ雰囲気に、ｐ型シリコンエピタキシャル層８
ａ表面が晒されるのを防ぎ、ダメージによる結晶欠陥の
発生を抑制する効果もある。従って、酸化シリコン層９
の厚さは、窒化膜側壁１０ａ形成時の異方性のドライエ
ッチ条件に依存することになるが、通常３０ｎｍ程度は
必要である。

【００８６】最後に図５（ｅ）に示すように、酸化シリ
コン層９をウェットエッチで除去することにより、ｐ型
シリコンエピタキシャル層８ａの表面を露出させた後、
エミッタ層となるｎ⁺層シリコン層１２をｐ型シリコン
エピタキシャル層８ａ表面上に選択的にエピタキシャル
成長させ、更に、ｎ⁺型多結晶シリコン１２上に金属配
線層１３を形成して、パターニングすることによりエミ
ッタ電極を形成する。

【００８７】以上説明したように、この第二の実施例で
は、酸化シリコン層２、又は、９により、多結晶シリコ
ン表面が直接ドライエッチ雰囲気に晒されるのを防い
で、ダメージによる結晶欠陥の発生を抑制し、ＣＶＤ絶
縁膜である窒化膜側壁１０ａが直接ベース層（８ａ、８
ｂ）に接して、界面準位が形成されるのを防止してい
る。従って、結晶欠陥や界面準位の回復のためにアニー
ルを行う必要はない。しかしながら、酸化シリコン層９
はベース層（８ａ、８ｂ）表面に熱酸化することにより
形成する必要があるため、ベース層成長時のプロファイ
ルは、この酸化の熱処理を考慮して設定しておく必要が
ある。

【００８８】こうしてできたバイポーラトランジスタ
は、第一の実施例と同様、エミッタ、ベース領域が自己
整合により微細な寸法で形成され、酸化熱処理条件に応
じてエピタキシャル成長の成長厚と不純物濃度を調整す
ることにより、ベース不純物量とその拡散深さを制御す
ることで所望のベース不純物分布を安定的に実現してい
るので、所望の高速性能が安定して得られるという特長
がある。

【００８９】更に、ベース層の表面を保護する熱酸化膜
を形成することで、界面準位や結晶欠陥の発生を防止し
再結合電流を抑えることができるので、高い電流利得が
安定的に得られるという特長も備えている。

【００９０】第一、及び第二の実施例は、ｎ型コレクタ
層上にボロンを均一に添加したｐ型シリコンエピタキシ
ャル層を成長し、このボロンをｎ型コレクタ層表面に拡
散させてベース層を形成していたが、シリコンエピタキ
シャル層成長時にボロンを添加しない層と添加した層を
積層した後、ボロンを添加した層から添加していない層
にボロンを拡散させて、ベース領域を形成することもで
きる。このような方法は、とくにシリコン−ゲルマニウ
ム混晶をベース層とするヘテロ接合型バイポーラトラン
ジスタ（ＨＢＴ）を形成する場合に有効である。

【００９１】［実施例３］図６は、本発明の第三の実施
例を説明するためのＨＢＴ（ＨｅｔｅｒｏＢｉｐｏｌ
ａｒＴｒａｎｓｉｓｔｏｒ）の製造工程途中における
ベース、及びエミッタの不純物分布である。

【００９２】前記第一の実施例の説明で参照した図１
（ｂ）の工程において、ｐ型シリコンエピタキシャル層
８ａの代わりに、図６にＧ１で示したゲルマニウムの濃
度分布とＧ１で示したボロンの濃度分布になるように、
シリコンエピタキシャル層を成長しておく。即ち、１×
１０¹⁷ｃｍ^-3のリンを含有するｎ型コレクタ層（図示せ
ず）上に、１０ｍｏｌ％の一様濃度のゲルマニウムを添
加したシリコンゲルマニウムエピタキシャル層を５０ｎ
ｍ、６×１０¹⁹ｃｍ^-3の一様濃度のボロンを添加したシ
リコンエピタキシャル層を１０ｎｍ積層する。

【００９３】図１（ｃ）の工程において、結晶欠陥、及
び、界面準位を回復させるために、９００℃、３０分程
度のアニールを行うと、図６のＢ５で示すように、エピ
タキシャルベース層内のボロンは、シリコンゲルマニウ
ムエピタキシャル層内へ拡散する。同時にこの熱処理
で、Ｇ２で示すように、シリコンゲルマニウムエピタキ
シャル層内のゲルマニウムはシリコンエピタキシャル層
内、及びｎ型コレクタ層内へ拡散し、ｎ型コレクタ層内
のリンはシリコンゲルマニウムエピタキシャル層内に拡
散する（図示せず）。

【００９４】ベース−コレクタ接合はボロンがｎ型コレ
クタ層のリン濃度と同じ１×１０¹⁷ｃｍ^-3程度の濃度に
なる深さに形成されるので、アニール後のｐ型シリコン
層の深さは５４ｎｍ程度になる。各層の深さは、アニー
ル後に、このベース−コレクタ接合の位置がシリコンゲ
ルマニウム内に来るように設定しておく。

【００９５】このアニールは、より低温でも長時間行う
ことで効果があり、低温化により、シリコンゲルマニウ
ムエピタキシャル層とｎ型コレクタ層の間の格子歪みに
伴う応力に起因した結晶欠陥の発生を抑えることができ
る。又、低温アニールはゲルマニウムの拡散を抑えるこ
とができるので、ベース−コレクタ接合の位置の制御が
容易になるという利点もある。

【００９６】以下、前記第一の実施例と同様にして、バ
イポーラトランジスタを製造する。

【００９７】こうして作製されたＨＢＴにも、前記第一
の実施例と同様、所望の高速性能、及び高い電流利得が
安定して得られるという特長がある。更に、ＨＢＴのベ
ースはナローバンドギャップのシリコンゲルマニウム層
で形成されているため、ｐ型ベースからｎ型エミッタへ
の正孔の注入が抑えられ、ベース濃度を高くしても電流
利得の低下が抑えられるので、ベース抵抗低減、及び、
エミッタ−コレクタ間耐圧を改善することができるとい
う特長がある。

【００９８】

【発明の効果】以上説明したように、本発明によれば、
エピタキシャル層内の不純物をベース形成の拡散源とし
ているため、エピタキシャル成長のプログラミングによ
り、不純物濃度とエピタキシャル成長厚を制御すること
で、安定したベースドーズ量が得られるという効果を奏
する。

【００９９】また本発明によれば、エピタキシャル層内
の不純物をコレクタ領域の半導体表面に拡散させるため
の熱処理により、それ以前に形成された界面準位や結晶
欠陥を回復させること、又は、エピタキシャル層表面に
熱酸化による保護膜を形成することができるので、再結
合電流の発生を抑制することができるという効果を奏す
る。

【０１００】さらに、本発明によれば、エピタキシャル
層内の不純物をコレクタ領域の半導体表面に拡散させる
ための熱処理を、それ以前に形成された、界面準位、結
晶欠陥を回復させるのに充分な条件、又は、エピタキシ
ャル層表面に保護膜として機能するのに充分な膜厚の熱
酸化膜が形成できる条件に設定し、その熱処理条件に応
じてエピタキシャル層内の不純物濃度と層厚を調整して
おくことで、安定した所望の不純物濃度分布を有するベ
ースプロファイルを得ることができるという効果を奏す
る。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は本発明の第一の実施例を説明
するために工程順に並べた半導体チップの縦断面図であ
る。

【図２】（ｄ）〜（ｅ）は本発明の第一の実施例を説明
するために工程順に並べた半導体チップの縦断面図であ
る。

【図３】本発明の第一の実施例の半導体チップ上に形成
されたトランジスタのエミッタ、及びベースの深さ方向
の不純物分布図である。

【図４】（ａ）〜（ｃ）は本発明の第二の実施例を説明
するために工程順に並べた半導体チップの縦断面図であ
る。

【図５】（ｄ）〜（ｅ）は本発明の第二の実施例を説明
するために工程順に並べた半導体チップの縦断面図であ
る。

【図６】本発明の第三の実施例の半導体チップ上に形成
されたトランジスタのエミッタ、及びベースの深さ方向
の不純物分布図である。

【図７】（ａ）〜（ｄ）は本発明の第一の従来例を説明
するために工程順に並べた半導体チップの縦断面図であ
る。

【図８】（ａ）〜（ｄ）は本発明の第二の従来例を説明
するために工程順に並べた半導体チップの縦断面図であ
る。

【図９】本発明の従来例の半導体チップ上に形成された
トランジスタのエミッタ、及びベースの深さ方向の不純
物分布図である。

【符号の説明】

１ｎ型コレクタ層２酸化シリコン層３ｐ⁺型多結晶シリコン層４窒化シリコン層５多結晶シリコン層６窒化シリコン側壁７酸化シリコン８ａｐ型シリコンエピタキシャル層８ｂｐ型多結晶シリコン９酸化シリコン層１０窒化シリコン側壁１０ａＢＳＧ側壁１１ｐ型シリコン拡散層１２、１２ａｎ型シリコンエピタキシャル層１２ｂｎ型多結晶シリコン層１３金属配線層Ａ１、Ａ２１０００℃、１０秒のアニール後のヒ素濃
度分布Ａ３１０００℃、１分の追加アニール後のヒ素濃度分
布Ｂ１、Ｂ４、Ｂ６エピタキシャル成長直後のボロン濃
度分布Ｂ２１０００℃、１分のアニール後のボロン濃度分布Ｂ３１０００℃、１０秒の追加アニール後のボロン濃
度分布Ｂ５９００℃、３０分のアニール後のボロン濃度分布Ｂ７１０００℃、１０秒のアニール後のボロン濃度分
布Ｂ８１０００℃、１分の追加アニール後のボロン濃度
分布Ｇ１エピタキシャル成長直後のゲルマニウム濃度分布Ｇ２９００℃、３０分のアニール後のゲルマニウム濃
度分布

Claims

【特許請求の範囲】

【請求項１】バイポーラトランジスタのコレクタ領域を
形成する第一導電型半導体層上に、第二導電型不純物を
添加したエピタキシャル半導体層を成長した後、前記エ
ピタキシャル半導体層内の第二導電型不純物を、前記第
一導電型半導体層表面内に熱拡散させることにより、前
記エピタキシャル半導体層の層厚よりも厚い第２導電型
のベース半導体領域を形成する、ことを特徴とする半導
体装置の製造方法。
【請求項２】バイポーラトランジスタのコレクタ領域を
形成する第一導電型半導体層上に、少なくとも第二導電
型不純物を添加した層を含むエピタキシャル半導体層を
成長した後、前記エピタキシャル半導体層内の第二導電
型不純物を、前記エピタキシャル半導体層内、又は、前
記第一導電型半導体層表面内に熱拡散させることによ
り、前記第二導電型不純物を添加した層の層厚よりも厚
い第２導電型のベース半導体領域を形成する、ことを特
徴とする半導体装置の製造方法。
【請求項３】バイポーラトランジスタのコレクタ領域を
形成する第一導電型の単結晶シリコン層上に、少なくと
も第二導電型不純物を添加していないシリコンゲルマニ
ウム混晶層と、第二導電型不純物を添加したシリコン、
又はシリコンゲルマニウム混晶層をエピタキシャル成長
により積層し、前記第二導電型不純物を添加したシリコ
ン、又はシリコンゲルマニウム混晶層内の第二導電型不
純物を、前記第二導電型不純物を添加していないシリコ
ンゲルマニウム混晶層内に熱拡散させて、ベース−コレ
クタ接合を形成する、ことを特徴とする半導体装置の製
造方法。
【請求項４】前記第二導電型不純物の熱拡散により、前
記第二導電型不純物が添加された領域の層厚が、エピタ
キシャル成長直後の２倍以上に拡がる、ことを特徴とす
る請求項１乃至３のいずれか一に記載の半導体装置の製
造方法。
【請求項５】前記エピタキシャル半導体層の内、前記第
二導電型不純物を添加した領域の層厚が、エピタキシャ
ル成長直後に３０ｎｍ以下であることを特徴とする請求
項４に記載の半導体装置の製造方法。
【請求項６】前記エピタキシャル半導体層内の前記第二
導電型不純物を熱拡散させるための熱処理が８００℃以
上で行われることを特徴とする請求項１乃至５のいずれ
か一に記載の半導体装置の製造方法。
【請求項７】前記エピタキシャル半導体層内の前記第二
導電型不純物を熱拡散させるための熱処理が８００℃以
上の酸化雰囲気中で行われることを特徴とする請求項１
乃至５のいずれか一に記載の半導体装置の製造方法。
【請求項８】前記バイポーラトランジスタのエミッタ領
域が、ベース引き出し電極に対し、絶縁膜側壁を介して
自己整合的に形成されていることを特徴とする請求項１
乃至７のいずれか一に記載の半導体装置の製造方法。
【請求項９】（ａ）バイポーラトランジスタのコレクタ
領域を形成する第一導電型の単結晶半導体層上のベース
形成領域に、少なくとも第二導電型不純物を添加した半
導体層を含むエピタキシャル半導体層を成長する工程
と、（ｂ）前記エピタキシャル半導体層内の第二導電型不純
物を、前記エピタキシャル半導体層内、又は、前記コレ
クタ領域を形成する前記第一導電型半導体層表面内に熱
拡散させることにより、前記エピタキシャル半導体層の
第二導電型不純物を添加した半導体層の成長厚よりも厚
い第２導電型のベース領域となる半導体領域を形成する
工程と、（ｃ）エミッタ領域を形成する工程と、を含むことを特
徴とする半導体装置の製造方法。