JPH11354629A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 端部に落ち込みを有さない溝型素子分離を形
成する。 【解決手段】 表面上に下敷酸化膜２とシリコン窒化膜
３とが形成されたシリコン基板１に溝２１を形成する。
ＨＤＰ−ＣＶＤ法によってシリコン酸化物１１を堆積
し、溝２１の内部に当該酸化物１１を充填する。第２レ
ジスト部分４２を有するレジスト４１とレジスト４３と
を形成する。ドライエッチング法により、レジスト４
１，４３によって被覆されていないシリコン酸化膜１１
を除去する。シリコン酸化膜１１のストッパ膜３に対す
るエッチング選択比を、シリコン酸化膜１１の膜厚の最
大値ｃからアライメントマージンａを減算して得られる
値（ｃ−ａ）の２倍を、ストッパ膜３の膜厚ｄで除算し
て得られる値（２（ｃ−ａ）／ｄ）以上に規定してい
る。レジスト４１，４３を除去して、残存するシリコン
酸化膜１１Ｂ，１１ＤＣ，１１ＤＥ，１１ＦＥをＣＭＰ
法によって研磨・除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置の製
造方法及び当該方法により製造される半導体装置に関す
るものであり、特に、溝型の素子分離構造を有する半導
体基板上の膜の平坦化技術に関する。

【０００２】

【従来の技術】半導体集積回路は、その動作時において
個々の素子を完全に独立して制御するために、各素子間
の電気的な干渉を無くす必要がある。このため、半導体
集積回路では、素子分離領域を有する素子分離構造が採
用されている。かかる素子分離構造を形成する方法の一
つとして、トレンチ分離法が広く知られており、数々の
改良法が提案されている。

【０００３】トレンチ分離法は、基板の表面からその内
部に向けて溝（トレンチ）を形成し、その内部に誘電体
を充填することにより、各素子間を電気的に絶縁する方
法である。この方法は、ＬＯＣＯＳ法による素子分離構
造で見られるバーズビークがほとんど発生しない。よっ
て、ＬＯＣＯＳ法による素子分離構造よりも形成に必要
な基板表面上の面積が小さくて済むので、半導体集積回
路の微細化を推進する上で好適な方法である。従って、
トレンチ分離法は、今後更に微細化が進む半導体集積回
路において不可欠な素子分離方法であると言える。

【０００４】一方、微細化・多層化した集積回路の製造
工程において、写真製版工程におけるフォーカスマージ
ンの縮小や、エッチング工程でのオーバーエッチング量
の縮小に伴い、基板上に形成される各層の平坦性を確保
することが重要である。このため、トレンチ分離構造が
形成された後の基板の最上面を平坦にするために、ＣＭ
Ｐ法による平坦化が広く実施されている。

【０００５】ＣＭＰ法により平坦化を実施する場合に
は、研磨時間の削減と広い素子分離領域における過剰な
研磨（ｄｉｓｈｉｎｇ）の防止とを目的として、ＣＭＰ
法による研磨工程の前に研磨面上の大きな突起部を予め
ドライエッチング法によりエッチングする方法が多用さ
れる。以下、この予備的な平坦化を「第１平坦化」と呼
び、ＣＭＰ法による平坦化を「第２平坦化」と呼ぶ。第
１平坦化と第２平坦化とを組み合わせた平坦化技術は、
非常に精度の高い平坦化を行う場合に簡便且つ有効な技
術であると言える。

【０００６】他方、トレンチ分離法によって素子分離を
実現するためには開口幅の小さいトレンチ内部に隙間
（シーム）を生じることなく、誘電体を埋込む必要があ
る。かかる要求に応える優れた方法の一つとして、ＨＤ
Ｐ（High Density Plasma）−ＣＶＤ（Chemical Vapor
Deposition）法のようなエッチングと成膜とを同時に行
う成膜法がある。なお、以下の説明では、ＨＤＰ−ＣＶ
Ｄ法をその一例として用いることにする。

【０００７】しかしながら、後述のように、ＨＤＰ−Ｃ
ＶＤ法により成膜された膜は特徴的な断面形状を有して
いるので、減圧ＣＶＤ等の成膜法により成膜された膜に
対する従来の第１平坦化技術（例えば、特開平９−１０
２５３９号公報に開示されたもの）をそのまま適用する
ことができないという問題点がある。かかる問題点を解
決する手段に関しては種々の提案がなされており、以下
にこれらの提案を図面を用いて説明する。

【０００８】図２１〜図２８は、第１の従来技術に係る
半導体装置の製造方法における各製造工程での半導体装
置の縦断面図である。

【０００９】図２１に示すように、その表面１０１Ｓ上
にシリコン酸化膜１０２とシリコン窒化膜１０３とが順
次に形成されたシリコン基板１０１に対してエッチング
を実施することにより、素子分離領域１２０Ａ，１２０
Ｃ（以下、「素子分離領域１２０」と総称する）を成す
溝（トレンチ）１２１Ａ，１２１Ｃ（以下、「溝（トレ
ンチ）１２１」と総称する）を形成する。詳細には、写
真製版パターンをマスクとして、シリコン窒化膜１０３
とシリコン酸化膜１０２とを順次に開口し、異方性エッ
チングにより、シリコン基板１０１の表面から所定の深
さまでトレンチ１２１を形成する。ここで、素子分離領
域１２０以外の領域は活性領域１３０Ｂ，１３０Ｄ（以
下、「活性領域１３０」と総称する）を成す。また、素
子分離領域１２０及び活性領域１３０とは、シリコン基
板１０１の表面１０１Ｓ上の平面的な領域のみならず、
上記表面１０１Ｓからシリコン基板１０１の厚み方向の
（３次元の）領域をも含む概念とする。

【００１０】なお、素子分離領域２０及び活性領域３０
について特に区別する必要がある場合には、図２１に示
すように、素子分離領域１２０Ａ，１２０Ｃ及び活性領
域１３０Ｂ，１３０Ｄのように、参照符号の後ろにアル
ファベットを付す。同様に、素子分離領域１２０内及び
活性領域１３０内の構成要素についても、その構成要素
が属する領域の参照符号の後ろに付されたアルファベッ
トを、当該構成要素の参照符号の後ろに付すことによっ
て、その帰属関係を明らかにする。図２２以降において
も、同様に表記する。

【００１１】次に、図２２に示すように、ＨＤＰ−ＣＶ
Ｄ法により全面にシリコン酸化物１１１を堆積し、トレ
ンチ１２１の内部にシリコン酸化物１１１Ａ，１１１Ｃ
を埋め込む。以下、このトレンチ１２１の内部に埋め込
まれたシリコン酸化物１１１Ａ，１１１Ｃを「埋込酸化
物１１１」と総称する。このとき、同図２２に示すよう
に、シリコン窒化膜１０３Ｂ，１０３Ｄ上のシリコン酸
化物１１１であるシリコン酸化膜１１１Ｂ，１１１Ｄ
（以下、「シリコン酸化膜１１１」と呼ぶ）は、ＨＤＰ
−ＣＶＤ法の成膜特性に起因した特徴的な形状を有す
る。即ち、かかるシリコン酸化膜１１１は、その断面形
状が活性領域１３０の幅に依存した三角形もしくは台形
の突起部として形成される。この突起部の斜面は活性領
域１３０の端部より基板表面１０１Ｓに対して約４５゜
の傾斜角で形成される。このため、成膜される膜厚の２
倍以上の幅をもつ、活性領域１３０Ｄのシリコン窒化膜
１０３Ｄ上には台形状のシリコン酸化膜１１１Ｄが形成
される。

【００１２】次に、シリコン酸化膜１１１の全表面上に
レジストを形成した後、これを写真製版法によりパター
ニングして、図２３に示すパターンを有するレジスト１
４１を形成する。詳細には、図２３に示すように、全て
の素子分離領域１２０上のシリコン酸化物（埋込酸化
物）１１１を覆い、且つ、各素子分離領域１３０の端部
から隣接する活性領域１３０側に向けてシリコン酸化膜
１１１の最大の膜厚（ないしは埋込酸化物の膜厚）に相
当する距離で与えられる範囲内に、レジスト１４１を形
成する。更に、レジスト１４１を形成した場合にレジス
ト１４１の開口幅が当該半導体装置の最小デザイン寸法
よりも小さくなる領域（図２３では活性領域１３０Ｂ）
に関しては、レジスト１４１を開口せず、かかる領域上
のシリコン酸化膜１１１をもレジスト１４１で被覆す
る。

【００１３】続いて、シリコン酸化膜１１１Ｄのレジス
ト１４１で覆われていない部分に対して、シリコン窒化
膜１０３（１０３Ｄ）をストッパ膜とするドライエッチ
ングを施して、シリコン窒化膜１０３（１０３Ｄ）上の
最大の膜厚ｈ分のシリコン酸化膜１１１をエッチバック
することにより、当該シリコン酸化膜１１１の第１平坦
化を行う（図２４参照）。

【００１４】その後、レジスト１４１を除去して、レジ
スト１４１によって被覆されていたシリコン酸化膜１１
１を露出させる（図２５参照）。

【００１５】次に、図２５に示す露出したシリコン酸化
膜１１１（シリコン酸化膜１１１Ｄの残存部分を含む）
を、ＣＭＰ法によって研磨して、除去する（第２平坦
化）。ＣＭＰ法によって平坦化を行う場合には、研磨の
終点にストッパ膜を設ける手法が一般的に用いられる。
このとき、研磨対象がシリコン酸化膜である場合には、
シリコン酸化膜よりも研磨レートが十分低いシリコン窒
化膜がストッパ膜として多用される。即ち、シリコン窒
化膜１０３は第２平坦化工程においてストッパ膜として
機能する。これによって、図２６に示すように、トレン
チ１２１の内部にのみシリコン酸化物（埋込酸化物）１
１１が残存する。

【００１６】その後に、熱リン酸によりシリコン窒化膜
１０３を除去する。

【００１７】次に、下敷酸化膜１０２及び埋込酸化物１
１１の表面上にシリコン酸化膜を形成した後に、当該シ
リコン酸化膜を異方性エッチングすることにより、図２
７に示すように、下敷酸化膜１０２の表面よりも上方に
突出している埋込酸化物１１１の側壁にサイドウォール
１３１ＢＡ，１３１ＢＣ，１３１ＤＣ（以下、「サイド
ウォール１３１」と総称する）を形成する。かかるサイ
ドウォール１３１は、後述のフッ酸処理時においてトレ
ンチ１２１内の埋込酸化物１１１のエッジ部分を保護す
る。

【００１８】続いて、フッ酸を用いたウェットエッチン
グによりシリコン酸化膜１０２及びサイドウォール１３
１を除去することによって、図２８に示すように、トレ
ンチ１２１の内部にシリコン酸化物（埋込酸化物）１１
１より成る溝型ないしは楔型の素子分離１１１が形成さ
れる。

【００１９】さて、本第１の従来技術は、以下の問題点
を有している。

【００２０】（ｉ）まず、第１平坦化工程後においてシ
リコン窒化膜１０３上に残存するシリコン酸化膜１１１
の膜厚の最大値は、埋込酸化物１１１の高さないしはト
レンチ１２１の深さｈに相当するため、残存するシリコ
ン酸化膜１１１の総量は非常に多い。従って、ＣＭＰ法
によって研磨すべき量が多いので、その研磨時間が非常
に長くなる。

【００２１】（ｉｉ）特に、比較的に広い素子分離領域
１１１Ａ（例えば図２５参照）に対して長時間のＣＭＰ
法による研磨を実施する場合には、更なる問題点が惹起
される。即ち、例えば図２５において、シリコン窒化膜
１０３上の膜厚が最も大きいシリコン酸化膜１１１Ｄの
残存部分に応じた研磨量を設定してＣＭＰ法による研磨
を行うと、その他の領域ではシリコン酸化膜１１１だけ
でなく、図２６に示すように、本来ＣＭＰ法による研磨
時のストッパ膜として機能すべきシリコン窒化膜１０３
までもが研磨されてしまう。かかる事態は、活性領域１
３０が密集している領域におけるシリコン窒化膜１０３
よりも、比較的に広い分離領域１２０に接するシリコン
窒化膜１０３において発生しやすい。かかる場合には、
図２７に示すように、下敷酸化膜１０２の表面よりも上
方に突出している埋込酸化物１１１の側壁の高さが低く
なるので、当該部分にはサイドウォール１３１ＢＡのよ
うな、低いサイドウォールしか形成できない。従って、
第９工程でのフッ酸処理において、サイドウォール１３
１ＢＡは埋込酸化物１１１Ａのエッジ部分を十分に保護
することができないので、図２８に示すように、埋込酸
化物１１１Ａの端部に落ち込み１３２ＡＢが発生してし
まう。

【００２２】（ｉｉｉ）かかる落ち込み１３２ＡＢに隣
接する活性領域１３０Ｂに半導体装置を構成する素子、
例えばＭＯＳＦＥＴを形成した場合には、落ち込み１３
２ＡＢに接する活性領域１３０Ｂの端部にゲート電界が
集中しやすくなる。このため、当該ＭＯＳＦＥＴでは、
逆ナロウチヤネル効果やＭＯＳＦＥＴのサブスレッショ
ルド特性にハンプ等が生じるというデバイス特性の不具
合が顕出する。逆ナロウチャネル効果に関しては、IEEE
ELECTRON DEVICE LETTERS,VOL.EDL-7,NO.7,JULY 1986
の４１９頁〜４２１頁に詳しい説明を見ることができ
る。

【００２３】他方、サブスレッショルド特性に関して、
正常なＭＯＳＦＥＴは、図２９に示すような、ゲート電
圧Ｖｄに対するドレイン電流Ｉｄ特性（サブスレッショ
ルド特性）を有するのに対して、素子分離１１１が落ち
込み１３２ＡＢを有する場合には、落ち込み１３２ＡＢ
に接する活性領域１３０Ｂの端部にゲート電界が集中す
るので、図３０に示すように、ＭＯＳＦＥＴのサブスレ
ッショルド特性にハンプが生じる。このハンプは、埋込
酸化物（素子分離）１１１の落ち込み１３２ＡＢに起因
する寄生ＭＯＳＦＥＴのしきい値は、真正のＭＯＳＦＥ
Ｔのそれよりも低いために発生する。

【００２４】次に、上記の落ち込み１３２ＡＢの発生を
防止しうる第２の従来技術に係る半導体装置の製造方法
について、図３１〜図３３を用いて説明する。図３１〜
図３３は、本製造方法における各製造工程での半導体装
置の縦断面図である。

【００２５】まず、図３１に示すように、第１の従来技
術に係る製造方法と同様に、表面２０１Ｓに下敷酸化膜
２０２及びシリコン窒化膜２０３が形成されたシリコン
基板２０１内の素子分離領域２２０に溝（トレンチ）２
２１を形成する。

【００２６】そして、図３２に示すように、第１の従来
技術に係る製造方法と同様に、ＨＤＰ−ＣＶＤ法を用い
て、トレンチ２２１の内部及びシリコン窒化膜２０３上
にシリコン酸化物２１１を堆積する。

【００２７】次に、図３３に示すように、第１の従来技
術に係る製造方法と同様に、シリコン酸化物２１１の表
面上の所定の領域にレジスト２４１を形成する。ただ
し、本製造方法では、レジスト２４１の内で各素子分離
領域２２０の端部から隣接する活性領域２３０側に向け
て張り出した部分（図３３中の第２レジスト部分２４
２）は、アライメントマージンａに相当する距離で与え
られる範囲内に形成される。

【００２８】続いて、図３３に示すように、レジスト２
４１で覆われていない領域のシリコン酸化膜２１１に対
して、シリコン窒化膜２０３をストッパ膜とするドライ
エッチングを施して、シリコン窒化膜２０３上の最大の
膜厚ｈ（図３２参照）分のシリコン酸化膜２１１をエッ
チバックすることにより、シリコン酸化膜２１１の第１
平坦化を行う。

【００２９】その後は、第１の従来技術に係る製造方法
と同様に、レジスト２４１を除去し、ＣＭＰ法による第
２平坦化工程を行う。続いて、シリコン窒化膜２０３を
除去し、サイドウォールを形成した後に、シリコン酸化
膜２０２及びサイドウォールをエッチングして除去する
ことによって、トレンチ２２１の内部に溝型（楔型）の
素子分離２１１が形成される（図２８参照）。

【００３０】

【発明が解決しようとする課題】第１の従来技術の既述
の問題点（ｉ）〜（ｉｉｉ）を以下に整理する。

【００３１】まず、図２３に示すように、ＣＭＰ法によ
って研磨すべきシリコン酸化膜１１１の全体の量が非常
に多いので、（ｉ）第２平坦化工程に要する処理時間が
長くなってしまう。これに加えて、ＣＭＰ法による研磨
後の研磨面の表面形状は、研磨前の研磨面の凹凸形状に
依存するので、図２８に示すように、（ｉｉ）広い素子
分離領域１２０Ａの端部に落ち込み１３２ＡＢが発生し
てしまう。更に、（ｉｉｉ）上記の落ち込み１３２ＡＢ
に起因して、広い素子分離領域１２０Ａに隣接する活性
領域１３０Ｂに形成されたＭＯＳＦＥＴでは落ち込み１
３２ＡＢ側の端部にゲート電界が集中しやすくなるの
で、逆ナロウチャネル効果やサブスレッショルド特性に
ハンプ（図３０参照）等が発生し、デバイス特性の不具
合が発生する場合がある。

【００３２】これに対して、第２の従来技術は上記の問
題点（ｉ）〜（ｉｉｉ）を一定程度は解決することがで
きる。即ち、第２の従来技術によれば、第２の従来技術
に係る第１平坦化工程において、レジスト２４１（図３
３参照）が形成されている範囲は、第１の従来技術に係
るレジスト１４１（図２４参照）よりも小さいので、第
１平坦化工程において、第１の従来技術の場合よりも多
くのシリコン酸化膜２１１を除去することができる。従
って、ＣＭＰ法による研磨（第２平坦化）に費やす処理
時間が短くなる（上記問題点（ｉ）の解決）ので、落ち
込み１３２ＡＢ（図２８参照）の発生（上記問題点（ｉ
ｉ））ないしは落ち込み１３２ＡＢに起因して発生する
上記の問題点（ｉｉｉ）を抑制することができる。

【００３３】しかしながら、図３３に示すように、第２
の従来技術では、（ｉｖ）第１平坦化工程においてシリ
コン酸化膜２１１とシリコン窒化膜２０３との間に適切
なエッチング選択比が設定されない場合には、ドライエ
ッチング時のストッパ膜であるシリコン窒化膜２０３及
び下敷酸化膜２０２だけでなく、シリコン基板２０１の
一部までもがエッチングされてしまう。この過剰なエッ
チング部分２５１Ｄ，２５１Ｆ（以下、単に「過剰なエ
ッチング２５１Ｄ，２５１Ｆ」とも呼ぶ）は、その膜厚
が厚さｈに満たないシリコン酸化膜２１１が形成されて
いる領域において見られ、特に、第２レジスト部分２４
２近傍で顕著である。

【００３４】このような過剰なエッチング２５１Ｄ，２
５１Ｆを回避するには、シリコン窒化膜２０３の膜厚を
厚くすることが考えられる。しかしながら、かかる解決
方法によれば、トレンチ２２１のアスペクト比が高くな
るので、トレンチ２２１へシリコン酸化物２１１を埋め
込む際に隙間（シーム）３８０（図３４参照）等の埋め
込み不良が発生し易くなる。かかる問題点について、半
導体装置の断面図である図３４と、当該半導体装置の上
面図である図３５とを用いて説明する。なお、図３４は
ちょうど図３５中のＩ−Ｉ線における縦断面に相当す
る。図３４に示すように、埋込酸化物３１１がシーム３
８０を有しており、その後の製造工程でシーム３８０の
内部に導線性材料が埋め込まれ、そのまま残存した場合
には、図３５に示すように、シリコン基板３０１の上方
に形成された複数の配線３１が、シーム３８０の内部に
残存する上記導電性材料を介してショートするという事
態が発生してしまう。従って、本方法は、上述の過剰な
エッチング２５１Ｄ，２５１Ｆ（図３３参照）の発生を
一定程度防止することはできるが、上述のような別途の
問題を含有しているので、溝型素子分離の製造方法とし
ては到底採用に値しない技術であると言わざるを得な
い。

【００３５】そこで、本願発明者らは、上記の問題点
（ｉ）〜（ｉｖ）はいずれもシリコン窒化膜１０３，２
０３のストッパ膜としての機能が不十分であることに起
因するとの考えに立脚して、これを解決すべく研究を重
ねた末に、ＣＭＰ法による研磨時においてシリコン窒化
膜１０３，２０３は少なくとも当初の膜厚の２分の１の
膜厚を有していれば、ストッパ膜としての機能を果たし
うることを見出し、これを実現するための諸条件を得る
に至った。

【００３６】本発明は、上記の問題点（ｉ）〜（ｉｖ）
を解決するためになされたものであり、ＨＤＰ−ＣＶＤ
法のようにエッチングと成膜とを同時に行う成膜法によ
り堆積された膜を平坦化する工程の際に、トレンチ内部
の誘電体の落ち込みが発生せず、しかも、基板に損傷を
与えることのないトレンチ素子分離構造の形成方法を提
供することを、第１の目的とする。

【００３７】更に、本発明は、上記第１の目的の実現と
同時に、トレンチ素子分離構造を有する半導体装置を高
い歩留まりで製作可能な半導体装置の製造方法を提供す
ることを、第２の目的とする。

【００３８】

【課題を解決するための手段】（１）請求項１の発明に
係る半導体装置の製造方法は、半導体基板の一方の表面
の上方にストッパ膜を形成する第１工程と、前記ストッ
パ膜の表面内の所定の領域から前記半導体基板の内部に
向けて前記ストッパ膜と前記半導体基板の一部とをエッ
チングして、素子分離領域を成す溝と、前記素子分離領
域以外の領域から成る活性領域とを形成する第２工程
と、前記ストッパ膜の前記表面上及び前記溝の内部に、
エッチングと成膜とを同時に行う成膜法により誘電体を
堆積して、前記溝の前記内部に前記ストッパ膜の前記表
面と同じ高さまで前記誘電体を埋め込む第３工程と、少
なくとも、前記素子分離領域の前記誘電体上、及び、前
記活性領域の前記誘電体上であって前記素子分離領域端
から前記活性領域側に向けて、アライメントマージン以
上の所定の距離で与えられる範囲内に、レジストを形成
する第４工程と、前記レジストをマスクとして、前記誘
電体の前記ストッパ膜に対する所定の選択比で以て、前
記活性領域の前記レジストが形成されていない前記誘電
体をエッチングし、前記活性領域の前記レジストが形成
されていない前記誘電体を除去する第５工程と、前記レ
ジストを除去して、前記レジストで被覆されていた前記
誘電体を露出する第６工程と、前記露出した誘電体であ
って、前記活性領域の前記誘電体を除去する第７工程
と、前記ストッパ膜を除去する第８工程とを備え、前記
所定の選択比は、前記第５工程後に残存する前記ストッ
パ膜が前記第７工程でその機能を発揮しうる程度の膜厚
を有するように設定されることを特徴とする。

【００３９】（２）請求項２の発明に係る半導体装置の
製造方法は、請求項１に記載の半導体装置の製造方法で
あって、前記第４工程は、前記活性領域の寸法が前記所
定の距離の２倍に相当する値と当該半導体装置の最小デ
ザイン寸法に相当する値との合計の値以下の場合には、
当該活性領域の前記誘電体の表面上にもレジストを形成
する工程を備えることを特徴とする。

【００４０】（３）請求項３の発明に係る半導体装置の
製造方法は、請求項１又は２に記載の半導体装置の製造
方法であって、前記ストッパ膜は前記誘電体のドライエ
ッチングに対してエッチングされにくい膜を用い、前記
第５工程は、前記レジストが形成されていない前記活性
領域の前記誘電体をドライエッチング法によってエッチ
ングして、除去する工程を備えることを特徴とする。

【００４１】（４）請求項４の発明に係る半導体装置の
製造方法は、請求項３に記載の半導体装置の製造方法で
あって、前記所定の選択比とは、前記溝の底部から前記
ストッパ膜の前記表面に至る距離に相当する値から、前
記所定の距離に相当する値を減算して得られる値の２倍
を、前記ストッパ膜の膜厚に相当する値で除算して得ら
れる値以上であり、前記第７工程は、研磨により前記誘
電体を除去する工程を備えることを特徴とする。

【００４２】（５）請求項５の発明に係る半導体装置の
製造方法は、請求項４に記載の半導体装置の製造方法で
あって、前記所定の距離とは、アライメントマージンに
相当する距離であることを特徴とする。

【００４３】（６）請求項６の発明に係る半導体装置の
製造方法は、請求項４に記載の半導体装置の製造方法で
あって、最小の寸法を有する前記活性領域の当該最小寸
法が前記アライメントマージン以上の値である場合に、
前記所定の距離とは前記最小寸法の２分の１に相当する
距離であることを特徴とする。

【００４４】（７）請求項７の発明に係る半導体装置の
製造方法は、請求項３に記載の半導体装置の製造方法で
あって、前記ストッパ膜は前記誘電体のドライエッチン
グ及びウェットエッチングに対してエッチングされにく
い膜を用い、前記第５工程は、前記レジストが形成され
ていない前記活性領域の前記誘電体をドライエッチング
法によって部分的にエッチングし、その後に、前記誘電
体の内で前記活性領域内に残存する部分をウェットエッ
チング法により除去する工程を備えることを特徴とす
る。

【００４５】（８）請求項８の発明に係る半導体装置の
製造方法は、請求項７に記載の半導体装置の製造方法で
あって、前記所定の距離とは、前記ウェットエッチング
法による所定のエッチング量に相当する距離であり、前
記所定の選択比とは、前記溝の底部から前記ストッパ膜
の前記表面に至る距離に相当する値から、前記所定の距
離の２倍に相当する値を減算して得られる値の２倍を、
前記ストッパ膜の膜厚に相当する値で除算して得られる
値以上であり、前記第７工程は、研磨により前記誘電体
を除去する工程を備えることを特徴とする。

【００４６】（９）請求項９の発明に係る半導体装置
は、請求項１乃至８のいずれかに記載の半導体装置の製
造方法により製造されることを特徴とする。

【００４７】

【発明の実施の形態】（実施の形態１）図１〜図１１
は、実施の形態１に係る半導体装置の製造方法における
各製造工程での半導体装置の縦断面図である。以下に、
これらの図を用いて各製造工程を詳述する。

【００４８】（第１工程）まず、図１に示すように、半
導体基板であるシリコン基板１の一方の表面１Ｓ上に熱
酸化法により５ｎｍ〜３０ｎｍ程度のシリコン酸化膜２
（以下、「下敷酸化膜２」とも呼ぶ）を形成し、続い
て、このシリコン酸化膜２の表面上に１００ｎｍ〜３０
０ｎｍ程度の膜厚ｄを有するシリコン窒化膜３を形成す
る。

【００４９】ここで、シリコン窒化膜３は、後述の第５
工程でのドライエッチング（第１平坦化）に対するスト
ッパ膜として機能すると共に、後述の第７工程でのＣＭ
Ｐ法による研磨（第２平坦化）に対するストッパ膜とし
て機能する。このため、以下、シリコン窒化膜３を「ス
トッパ膜３」とも呼ぶ。

【００５０】（第２工程）次に、図２に示すように、写
真製版パターンをマスクとして、シリコン窒化膜３の表
面３Ｓの面内であって素子分離領域２０Ａ，２０Ｃ，２
０Ｅとなる所定の領域から、シリコン基板１の内部に向
かって、シリコン窒化膜（ストッパ膜）３及び下敷酸化
膜２とシリコン基板１の一部（表面１Ｓから１００ｎｍ
〜５００ｎｍの深さの領域）とを異方性エッチングす
る。これにより、所定の深さｃの溝（以下、「トレン
チ」とも呼ぶ）２１Ａ，２１Ｃ，２１Ｅを形成する。特
に、溝（トレンチ）の深さｃとは、溝の底部からシリコ
ン窒化膜３の表面３Ｓに至る距離として定義する。

【００５１】かかるトレンチ２１Ａ，２１Ｃ，２１Ｅの
形成により、図２に示すように、シリコン基板１内に複
数の領域２０Ａ，２０Ｃ，２０Ｅより成る素子分離領域
２０と、複数の領域３０Ｂ，３０Ｄ，３０Ｆより成る活
性領域３０とが形成される。

【００５２】ここで、素子分離領域２０及び活性領域３
０とは、シリコン基板１の表面１Ｓ上の平面的な領域の
みならず、上記表面１Ｓからシリコン基板１の厚み方向
の（３次元の）領域をも含む概念とする。従って、シリ
コン基板１は素子分離領域２０及び活性領域３０の２つ
領域に区画されることになるので、以下の説明におい
て、素子分離領域２０以外の領域とは活性領域３０を意
味する。

【００５３】なお、素子分離領域２０及び活性領域３０
について特に区別する必要がある場合には、図２に示す
ように、素子分離領域２０Ａ，２０Ｃ，２０Ｅ及び活性
領域３０Ｂ，３０Ｄ，３０Ｆのように、参照符号の後ろ
にアルファベットを付す。同様に、素子分離領域２０内
及び活性領域３０内の構成要素についても、その構成要
素が属する領域の参照符号の後ろに付されたアルファベ
ットを、当該構成要素の参照符号の後ろに付すことによ
って、その帰属関係を明らかにする。図２以降において
も、同様に表記する。

【００５４】（第３工程）次に、図３に示すように、例
えばＨＤＰ（High Density Plasma）−ＣＶＤ（Chemica
l Vapor Deposition）法のようなエッチングと成膜とを
同時に行う成膜法によって、シリコン窒化膜３の表面３
Ｓ上及びトレンチ２１の内部に、誘電体であるシリコン
酸化物１１を堆積し、トレンチ２１の内部に当該シリコ
ン酸化物１１を埋め込む。即ち、トレンチ２１Ａ，２１
Ｃ，２１Ｅのそれぞれの内部にシリコン酸化物１１Ａ，
１１Ｃ，１１Ｅをシリコン窒化膜３の表面３Ｓの高さま
で充填する。このとき、シリコン酸化物１１Ａ，１１
Ｃ，１１Ｅの高さ（従って、トレンチ２１の深さ）ｃ
は、２０５ｎｍ〜８３０ｎｍ程度になる。以下、かかる
トレンチ２１に埋め込まれたシリコン酸化物１１Ａ，１
１Ｃ，１１Ｅを「埋込酸化物１１Ａ，１１Ｃ，１１Ｅ
（「埋込酸化物１１」と総称する）」とも呼ぶ。このと
き、かかる成膜方法によれば、ほとんど隙間（シーム）
を生じることなく、トレンチ２１の内部にシリコン酸化
物１１を埋め込むことができる。

【００５５】他方、図３に示すように、活性領域３０の
シリコン窒化膜３の表面３Ｓ上に堆積されたシリコン酸
化物１１の断面は、エッチングと成膜とを同時に行う成
膜法に起因した特徴的な形状になる。このとき、図３の
シリコン酸化物１１の膜厚の最大値は、トレンチ２１の
深さ（ないしは埋込酸化物１１の高さ）ｃに相当する。
以下、活性領域３０Ｂ，３０Ｄ，３０Ｆのシリコン窒化
膜３Ｂ，３Ｄ，３Ｆ上のシリコン酸化物１１を「シリコ
ン酸化膜１１Ｂ，１１Ｄ，１１Ｆ（「シリコン酸化膜１
１」と総称する）」とも呼ぶ。従って、「シリコン酸化
物１１」とは、「埋込酸化物１１」と「シリコン酸化膜
１１」とに区別される。

【００５６】なお、以下の説明では、シリコン酸化物１
１の堆積にはＨＤＰ−ＣＶＤ法を用いた場合を例として
述べる。

【００５７】（第４工程）次に、図４に示すように、シ
リコン酸化物１１の全表面上にレジスト４１Ｓを形成す
る。続いて、写真製版法を用いてレジスト４１Ｓをパタ
ーニングする。

【００５８】詳細には、図５に示すように、素子分離領
域２０の埋込酸化物１１上、及び、活性領域３０のシリ
コン酸化膜１１上であって素子分離領域２０の端部から
活性領域３０側に向けて、アライメントマージンａに相
当する距離で与えられる範囲内だけに張り出した形状と
して、レジスト４１Ｓ（図４参照）をパターニングし
て、レジスト４１Ａ，４１Ｃ，４１Ｅを形成する。この
とき、レジスト４１の内で、素子分離領域２０の端部か
らアライメントマージンａに相当する距離で与えられる
範囲内だけ張り出した部分を「第２レジスト部分４２Ｂ
Ａ，４２ＢＣ，４２ＤＣ，４２ＤＥ，４２ＦＥ」と呼
び、これらを総称して「第２レジスト部分４２」と呼
ぶ。このように、本製造方法によれば、レジスト４１が
第２レジスト部分４２を有するので、たとえアライメン
トのずれ（最大値ａ）が生じても、埋込酸化物１１は常
にレジスト４１により被覆される。

【００５９】特に、微細な活性領域３０、例えば活性領
域３０Ｂに関して、当該活性領域３０Ｂのシリコン酸化
膜１１上にそれぞれ第２レジスト部分４２ＢＡ，４２Ｂ
Ｃが形成されることにより、活性領域３０Ｂ内に残る領
域の幅ｔが当該半導体装置の最小デザイン寸法ｂ以下と
なる場合（ただし、以下の説明ではｔ＝ｂとする）に
は、かかる領域は開口せずにレジスト４３Ｂを形成す
る。換言すれば、活性領域３０（３０Ｂ）の寸法がアラ
イメントマージンａの２倍と当該半導体装置の最小デザ
イン寸法ｂとの合計の値（２ａ＋ｂ）以下の場合には、
当該活性領域３０（３０Ｂ）のシリコン酸化物１１の表
面上にもレジスト４３（４３Ｂ）を形成する。本製造方
法によれば、レジスト４３を形成することにより最小デ
ザイン寸法ｂ以下のパターンが生じることはないので、
デザインルールを縮小する必要は全くない。

【００６０】（第５工程）次に、図６に示すように、レ
ジスト４１，４３をマスクとして、例えばＣ₄Ｆ８ガス
を用いるドライエッチング法により、活性領域３０にお
けるレジスト４１，４３によって被覆されていないシリ
コン酸化膜１１（図５参照）をエッチングして、除去す
る。この除去処理を第１平坦化と呼ぶ。この際、本製造
方法では、ストッパ膜３はシリコン酸化物１１のドライ
エッチングに対してエッチングされにくい膜であり、シ
リコン酸化膜１１のストッパ膜３に対するエッチング選
択比を、以下のように規定している。即ち、シリコン酸
化膜１１の膜厚の最大値（従って、トレンチ２１の深さ
ないしは埋込酸化物１１（図５参照）の高さ）ｃからア
ライメントマージンａを減算して得られる値（ｃ−ａ）
の２倍を、ストッパ膜３の膜厚ｄで除算して得られる値
（２（ｃ−ａ）／ｄ）以上に規定している。かかる選択
比は、例えば、Ｃ₄Ｆ₈ガスによるドライエッチング時の
選択的な堆積性をより強くすることにより設定可能であ
る。

【００６１】本製造方法によれば、当該選択比を以てド
ライエッチングを行うので、シリコン酸化膜１１の内で
最大の膜厚ｃを有する部分（図５のシリコン酸化膜１１
Ｆ参照）を完全にエッチングすることができる。しか
も、その膜厚が厚さｃ以下であるシリコン酸化膜１１が
形成されていた領域では、図６に示すように、たとえス
トッパ膜３が部分的に削られたとしても、選択比を上記
の値に設定しているので、少なくとも約ｄ／２程度の膜
厚のストッパ膜３が残存する。従って、既述の第２の従
来技術のような、シリコン基板１がエッチングされてし
まうという過剰なエッチング２５１Ｄ，２５１Ｆ（図３
３参照）は全く生じない。

【００６２】（第６工程）本第６工程では、レジスト４
１，４３を除去して、図７に示すように、レジスト４
１，４３によって被覆されていたシリコン酸化物（即
ち、シリコン酸化膜及び埋込酸化物）１１を露出させ
る。

【００６３】（第７工程）次に、露出したシリコン酸化
物１１であって、活性領域３０において残存するシリコ
ン酸化膜１１Ｂ，１１ＤＣ，１１ＤＥ，１１ＦＥをＣＭ
Ｐ法によって研磨して、除去する（図８参照）。かかる
除去処理を、第２平坦化と呼ぶ。

【００６４】このとき、第５工程後に残存するシリコン
窒化膜３の膜厚は約ｄ／２以上であるので、同シリコン
窒化膜３はＣＭＰ法による研磨におけるストッパ膜とし
て十分に機能しうる。

【００６５】特に、本製造方法によれば、シリコン酸化
膜１１Ｂ，１１ＤＣ，１１ＤＥ，１１ＦＥの内の高さの
最大値、即ち、本第７工程における最大研磨量は、レジ
スト４３で被覆されていたシリコン酸化膜１１Ｂの高さ
（２ａ＋ｂ）／２であるので、全体の研磨量は第１の従
来技術におけるそれよりも少ない。従って、第１の従来
技術と比較して、研磨時間を短縮することができるの
で、ＣＭＰ法による研磨後の埋込酸化物１１の形状は、
素子分離領域２０と活性領域３０とのパターン及び残存
するシリコン酸化膜１１のパターンに依存しない。

【００６６】（第８工程）次に、熱リン酸を用いてシリ
コン窒化膜３を除去する（図９参照）。なお、熱リン酸
は、シリコン酸化物のシリコン窒化物に対する選択比が
非常に高いので、下敷酸化膜２及び埋込酸化物１１はほ
とんどエッチングされない。

【００６７】（第９工程）次に、図９に示す下敷酸化膜
２及び埋込酸化物１１の表面上に、例えばＣＶＤ法によ
りシリコン酸化膜を形成した後に、当該シリコン酸化膜
を異方性エッチングすることにより、図１０に示すよう
に、下敷酸化膜２の表面より上方に突出している埋込酸
化物１１の部分（段差部分）の側壁にサイドウォール３
１ＢＡ，３１ＢＣ，３１ＤＣ，３１ＤＥ，３１ＦＥ（以
下、「サイドウォール３１」と総称する）を形成する。

【００６８】次に、フッ酸を用いたウェットエッチング
により下敷酸化膜２及びサイドウォール３１を除去する
ことによって、図１１に示すように、トレンチ２１の内
部にシリコン酸化物（埋込酸化物）１１より成る溝型
（楔型）の素子分離が形成される。なお、図１１の埋込
酸化物１１を「溝型（楔型）素子分離１１」とも呼ぶ。

【００６９】特に、本製造方法によれば、図１０に示す
ように、埋込酸化物１１の上記段差部分の側壁は均一且
つ十分な高さを有するので、全ての埋込酸化物１１の上
記側壁部分に十分な大きさのサイドウォール３１を設け
ることができる。このため、埋込酸化物１１のエッジ部
分は、サイドウォール３１によって十分に保護されるの
で、図２８に示す広い素子分離領域１２０Ａの端部での
埋込酸化物１１の落ち込み１３２ＡＢが発生するという
事態は生じない。従って、本実施の形態１に係る製造方
法によれば、溝形素子分離１１の端部の落ち込みに起因
するデバイス特性の不具合が全く発生しないＭＯＳＦＥ
Ｔを、高い歩留まりで製造することができる。勿論、本
製造方法により製造される他の半導体装置についても、
同様の効果を得ることができる。

【００７０】（実施の形態２）本実施の形態２に係る製
造方法は、基本的には上述の実施の形態１に係る製造方
法と同様の工程を有するが、第４工程及びに第５工程に
特徴があるので、かかる点を中心に説明する。なお、以
下の説明において、実施の形態１に係る構成要素には同
一の符号を付し、その説明を省略する。

【００７１】（第１工程〜第３工程）本製造方法に係る
第１工程〜第３工程は、実施の形態１に係る第１工程〜
第３工程と同様で良い。即ち、図１に示すように、シリ
コン基板１の表面１Ｓ上に下敷酸化膜２とストッパ膜で
ある厚さｄのシリコン窒化膜３とを順次に形成する。そ
の後、図２に示すように、シリコン窒化膜３の表面３Ｓ
からシリコン基板１の内部に向かって、深さｃの溝（ト
レンチ）２１を形成する。そして、図３に示すように、
ＨＤＰ−ＣＶＤ法によってシリコン酸化物１１を堆積
し、トレンチ２１の内部に埋込酸化物１１を充填する。

【００７２】（第４工程）本第４工程では、シリコン酸
化物１１の全表面上にレジスト４１Ｓ（図４参照）を形
成した後に、写真製版法を用いてレジスト４１Ｓをパタ
ーニングする。

【００７３】詳細には、図１２に示すように、素子分離
領域２０における埋込酸化物１１上に形成され、且つ、
活性領域３０のシリコン酸化膜１１上であって素子分離
領域２０の端部から活性領域３０側に向けて、最小の寸
法を有する活性領域３０（３０Ｂ）の当該最小寸法２ｅ
の２分の１の値ｅに相当する距離で与えられる範囲内だ
け張り出して形成された形状になるように、レジスト４
１Ｓ（図４参照）をパターニングして、レジスト５１を
形成する。特に、本製造方法では、上記の最小寸法の２
分の１の値ｅは、アライメントマージンａ以上の値であ
るとする。従って、たとえアライメントのずれ（最大値
ａ）が生じても、埋込酸化物１１は常にレジスト５１に
より被覆される。なお、レジスト５１の内で、上記の張
り出した部分を「第２レジスト部分５２ＢＡ，５２Ｂ
Ｃ，５２ＤＣ，５２ＤＥ，５２ＦＥ」と呼び、これらを
総称して「第２レジスト部分５２」と呼ぶ。

【００７４】更に、その寸法が上記最小寸法２ｅの２分
の１の値ｅの２倍（従って、最小寸法２ｅ）と当該半導
体装置の最小デザイン寸法ｂとの合計の値（２ｅ＋ｂ）
以下の活性領域に関しては、上述の実施の形態１に係る
第４工程と同様に、当該活性領域のシリコン酸化物１１
の表面上にもレジスト（図５のレジスト４３に相当）を
形成する。ただし、図面の煩雑化を避けるため、図１２
中では当該レジストの図示は省略しており、以下の説明
についても、当該レジストに関しては、上述の実施の形
態１の説明を援用するに留める。

【００７５】（第５工程）本第５工程では、図１３に示
すように、レジスト５１をマスクとする例えばＣ₄Ｆ８
ガスを用いるドライエッチング法により、活性領域３０
内のシリコン酸化膜１１中でレジスト５１が形成されて
いない部分のシリコン酸化膜１１を全てエッチングし
て、除去する（第１平坦化）。

【００７６】この際、本製造方法では、ストッパ膜３
は、シリコン酸化物１１のドライエッチングに対してエ
ッチングされにくい膜であり、シリコン酸化膜１１のス
トッパ膜３に対するエッチング選択比を、以下のように
規定している。即ち、シリコン酸化膜１１の膜厚の最大
値（従って、トレンチ２１の深さないしは埋込酸化物１
１の高さ）ｃから、最小の寸法を有する活性領域３０
（３０Ｂ）の当該最小寸法２ｅの２分の１の値ｅを減算
して得られる値（ｃ−ｅ）の２倍を、ストッパ膜３の膜
厚ｄで除算して得られる値（２（ｃ−ｅ）／ｄ）以上に
規定している。かかる選択比は、例えば、Ｃ₄Ｆ₈ガスに
よるドライエッチング時の選択的な堆積性をより強くす
ることにより設定可能である。

【００７７】従って、本製造方法によれば、当該選択比
を以てドライエッチングを行うので、シリコン酸化膜１
１の内で最大の膜厚ｃを有する部分（図１２のシリコン
酸化膜１１Ｆ参照）を完全にエッチングすることができ
る。しかも、その膜厚が厚さｃ以下であるシリコン酸化
膜１１が形成されていた領域では、図１３に示すよう
に、たとえ同エッチングによってストッパ膜３が部分的
に削られたとしても、少なくとも約ｄ／２程度の膜厚の
ストッパ膜３が残存する。従って、既述の第２の従来技
術のような、シリコン基板１がエッチングされてしまう
という過剰なエッチング２５１Ｄ，２５１Ｆ（図３３参
照）は全く生じない。

【００７８】（第６工程）本第６工程では、レジスト５
１を除去して、図１４に示すように、レジスト５１によ
って被覆されていたシリコン酸化物（即ち、シリコン酸
化膜及び埋込酸化物）１１を露出させる。

【００７９】（第７工程）本第７工程では、露出したシ
リコン酸化物１１であって、活性領域３０において残存
するシリコン酸化膜１１Ｂ，１１ＤＣ，１１ＤＥ，１１
ＦＥの全てをＣＭＰ法によって研磨して、完全に除去す
る（図１５参照）。この除去処理を第２平坦化と呼ぶ。

【００８０】このとき、第５工程後に残存するシリコン
窒化膜３の膜厚は約ｄ／２以上であるので、同シリコン
窒化膜３はＣＭＰ法による研磨におけるストッパ膜とし
て十分に機能しうる。

【００８１】更に、本製造方法によれば、レジスト５１
は第２レジスト部分５２を有するので、図１３及び図１
４に示すように、第５工程においてレジスト５１に被覆
されていた部分の全てのシリコン酸化膜１１Ｂ，１１Ｄ
Ｃ，１１ＤＥ，１１ＦＥの高さは、ＨＤＰ−ＣＶＤ法の
成膜特性に起因して、概ね上記の値ｅである。しかも、
シリコン酸化膜１１Ｂ，１１ＤＣ，１１ＤＥ，１１ＦＥ
のそれぞれの高さが互いにほぼ均一であるので、被研磨
面の全面に亘って均等な研磨能力を有するＣＭＰ法の能
力を最大限に発揮することができる。従って、ＣＭＰ法
による研磨後の埋込酸化物１１の平坦性及び均一性は非
常に高いものになる。

【００８２】勿論、ＣＭＰ法による全研磨量は第１の従
来技術におけるそれよりも少ないので、第１の従来技術
と比較して、研磨時間を短縮することができるという利
点もある。従って、ＣＭＰ法による研磨後の埋込酸化物
１１の形状は、素子分離領域２０と活性領域３０とのパ
ターン及び残存するシリコン酸化膜１１のパターンに依
存せず、埋込酸化物１１の端部の落ち込みも発生しな
い。

【００８３】（第８工程〜第９工程）本第８工程〜第９
工程は、実施の形態１に係る第８工程〜第９工程と同様
で良い。即ち、熱リン酸を用いてシリコン窒化膜３を除
去した後に、サイドウォール３１（図１０参照）を形成
する。続いて、ウェットエッチングにより下敷酸化膜２
及びサイドウォール３１を除去することによって、溝型
（楔型）素子分離１１（図１１参照）が形成される。

【００８４】以上のように、本実施の形態２に係る製造
方法によれば、上述の実施の形態１と同様の理由によ
り、図２８に示す落ち込み１３２ＡＢが発生しない。従
って、本製造方法により製造される半導体素子は、実施
の形態１に係る半導体装置と同様の効果を得ることがで
きる。

【００８５】（実施の形態３）本実施の形態３に係る製
造方法は、基本的には上述の実施の形態１に係る製造方
法と同様の工程を有するが、特に、本製造方法における
第５工程では、第１平坦化をドライエッチングとウェッ
トエッチングとを組み合わせる方法によって実現し、こ
れによりシリコン酸化膜１１（図１６参照）を除去する
点に特徴がある。このため、かかる点を中心に説明す
る。なお、以下の説明において、実施の形態１に係る構
成要素には同一の符号を付し、その説明を省略する。

【００８６】（第１工程〜第３工程）本製造方法に係る
第１工程〜第３工程は、実施の形態１に係る第１工程〜
第３工程と同様で良い。即ち、図１に示すように、シリ
コン基板１の表面１Ｓ上に下敷酸化膜２とストッパ膜で
ある厚さｄのシリコン窒化膜３とを順次に形成する。そ
の後、図２に示すように、シリコン窒化膜３の表面３Ｓ
からシリコン基板１の内部に向かって、深さｃの溝（ト
レンチ）２１を形成する。そして、図３に示すように、
ＨＤＰ−ＣＶＤ法によってシリコン酸化物１１を堆積
し、トレンチ２１の内部に埋込酸化物１１を充填する。

【００８７】（第４工程）本第４工程では、シリコン酸
化物１１の全表面上にレジスト４１Ｓ（図４参照）を形
成した後に、写真製版法を用いてレジスト４１Ｓをパタ
ーニングする。

【００８８】詳細には、図１６に示すように、素子分離
領域２０の埋込酸化物１１上に形成され、且つ、活性領
域３０内のシリコン酸化膜１１上であって素子分離領域
２０の端部から活性領域３０側に向けて、後述の第７工
程におけるウェットエッチングの際のエッチング量ｆに
相当する距離で与えられる範囲内だけ張り出して形成さ
れた形状になるように、レジスト４１Ｓ（図４参照）を
パターニングして、レジスト６１を形成する。特に、本
製造方法では、ウェットエッチング量ｆは、アライメン
トマージンａ以上の値であるとする。従って、たとえア
ライメントのずれ（最大値ａ）が生じても、埋込酸化物
１１は常にレジスト６１により被覆される。なお、レジ
スト６１の内で、上記の張り出した部分を「第２レジス
ト部分６２ＢＡ，６２ＢＣ，６２ＤＣ，６２ＤＥ，６２
ＦＥ」と呼び、これらを総称して「第２レジスト部分６
２」と呼ぶ。

【００８９】更に、その寸法が上記のエッチング量ｆの
２倍と当該半導体装置の最小デザイン寸法ｂとの合計の
値（２ｆ＋ｂ）以下の活性領域に関しては、上述の実施
の形態１に係る第４工程と同様に、当該活性領域のシリ
コン酸化物１１の表面上にもレジスト（図５のレジスト
４３に相当）を形成する。ただし、図面の煩雑化を避け
るため、図１６中では当該レジストの図示は省略してお
り、以下の説明についても、当該レジストに関しては、
上述の実施の形態１の説明を援用するに留める。

【００９０】（第５工程）本第５工程（第１平坦化に該
当）では、まず、レジスト６１によって被覆されてい
ない活性領域３０内のシリコン酸化膜１１をドライエッ
チング法によって部分的にエッチングし、その後に、
当該活性領域３０において残存するシリコン酸化膜１１
をウェットエッチング法により除去する。以下に、本第
５工程を詳述する。

【００９１】まず、図１７に示すように、レジスト６１
をマスクとする例えばＣ₄Ｆ８ガスを用いるドライエッ
チング法により、活性領域３０内のシリコン酸化膜１１
中、その上にレジスト６１が形成されていないシリコン
酸化膜１１（の部分）のみをエッチングする。このと
き、シリコン酸化膜１１の内で最大の膜厚ｃを有する部
分（図１６のシリコン酸化膜１１Ｆ参照）の膜厚が厚さ
ｆになる（図１７のシリコン酸化膜１１ＦＦ参照）ま
で、シリコン酸化膜１１のドライエッチングを実行す
る。

【００９２】この際、本製造方法では、ストッパ膜３は
シリコン酸化物１１のドライエッチングに対してエッチ
ングされにくい膜であり、シリコン酸化膜１１のストッ
パ膜３に対するエッチング選択比を、以下のように規定
している。即ち、シリコン酸化膜１１の膜厚の最大値
（従って、トレンチ２１の深さないしは埋込酸化物１１
の高さ）ｃから、ウェットエッチング量ｆの２倍に相当
する値２ｆを減算して得られる値（ｃ−２ｆ）の２倍
を、ストッパ膜３の膜厚ｄで除算して得られる値（２
（ｃ−２ｆ）／ｄ）以上に規定している。かかる選択比
は、例えば、Ｃ₄Ｆ₈ガスによるドライエッチング時の選
択的な堆積性をより強くすることにより設定可能であ
る。

【００９３】その後に、レジスト６１をウェットエッチ
ングのマスクとして、図１７に示す状態の半導体装置に
対してフッ酸によるウェットエッチングを施すことによ
り、先のドライエッチングが施されたシリコン酸化膜１
１の残りの部分を除去する。詳細には、図１７の活性領
域３０Ｆにおいて残存しているシリコン酸化膜１１ＦＦ
を除去する（図１８参照）。この際、ウェットエッチン
グは等方性のエッチングであるので、この属性を利用し
て、図１８の第２レジスト６２ＤＣ，６２ＤＥ，６２Ｆ
Ｅの下方に位置する活性領域３０の部分において残存す
るシリコン酸化膜１１ＤＣ，１１ＤＥ，１１ＦＥをも同
時に除去する。なお、シリコン窒化膜３はシリコン酸化
物１１のウェットエッチングに対してエッチングされに
くい膜であるので、即ち、シリコン酸化膜１１のシリコ
ン窒化膜３に対する選択比は高いので、シリコン窒化膜
３はほとんどエッチングされない。従って、既述の第２
の従来技術のように、シリコン酸化膜１１のエッチング
工程時にシリコン基板１がエッチングされてしまうとい
う過剰なエッチング２５１Ｄ，２５１Ｆ（図３３参照）
は全く生じない。

【００９４】以上のように、本製造方法に係る第５工程
では、ストッパ膜３はシリコン酸化膜１１のドライエッ
チング及びウェットエッチングのいずれに対してもエッ
チングされにくい膜を用いる必要があるが、本製造方法
では、ストッパ膜としてシリコン窒化膜３を用いるの
で、かかる要請に十分に応え得る。

【００９５】以上のように、本第５工程では、ドライエ
ッチングとウェットエッチングとを組み合わせた２段階
のエッチングによって、シリコン酸化膜１１の第１平坦
化を行うので、膜厚の最大値ｃを有するシリコン酸化膜
１１Ｆ（図１６参照）の全てをドライエッチングで除去
する必要がない。従って、本製造方法によれば、ドライ
エッチングのみでシリコン酸化膜１１の第１平坦化を行
う場合と比べて、ストッパ膜３に要求されるドライエッ
チングに対する選択比の規定を緩和することができると
いう利点がある。

【００９６】（第６工程）本第６工程では、レジスト６
１を除去して、図１９に示すように、レジスト６１によ
って被覆されていたシリコン酸化物１１、即ち、シリコ
ン酸化膜及び埋込酸化物１１を露出させる。

【００９７】（第７工程）本第７工程（第２平坦化に該
当）では、露出したシリコン酸化物１１であって、活性
領域３０（３０Ｂ）において残存するシリコン酸化膜１
１（１１Ｂ）をＣＭＰ法によって研磨して、除去する
（図２０参照）。

【００９８】このとき、第５工程後に残存するシリコン
窒化膜３の膜厚は約ｄ／２以上であるので、同シリコン
窒化膜３は、ＣＭＰ法による研磨におけるストッパ膜と
して十分に機能しうる。

【００９９】特に、本製造方法によれば、第５工程にお
けるウェットエッチングによって、シリコン酸化膜１１
ＤＣ，１１ＤＥ，１１ＦＥ（図１７参照）は既に除去さ
れている。従って、第５工程の後には、レジスト６１に
完全に被覆されていたシリコン酸化膜１１Ｂのみが残存
しているだけである。しかも、残存するシリコン酸化膜
１１（１１Ｂ）の高さは高さｆ以下であるので、全体の
研磨量は第１の従来技術におけるそれよりも少ない。従
って、第１の従来技術と比較して、研磨時間を短縮する
ことができるので、ＣＭＰ法による研磨後の埋込酸化物
１１の形状は、素子分離領域２０と活性領域３０とのパ
ターン及び残存するシリコン酸化膜１１のパターンに依
存しない。

【０１００】（第８工程〜第９工程）本第８工程〜第９
工程は、実施の形態１に係る第８工程〜第９工程と同様
で良い。即ち、熱リン酸を用いてシリコン窒化膜３を除
去した後に、サイドウォール３１（図１０参照）を形成
する。続いて、ウェットエッチングにより下敷酸化膜２
及びサイドウォール３１を除去することによって、溝型
（楔型）素子分離１１（図１１参照）が形成される。

【０１０１】以上のように、本実施の形態３に係る製造
方法によれば、上述の実施の形態１と同様の理由によ
り、図２８に示す落ち込み１３２ＡＢが発生しない。従
って、本製造方法により製造される半導体素子は、実施
の形態１に係る半導体装置と同様の効果を得ることがで
きる。

【０１０２】ここで、上述の実施の形態１乃至３の説明
において、埋込酸化物１１は素子分離の機能、即ち、隣
接する活性領域３０内のそれぞれに形成された素子間の
電気的な干渉を無くする機能を果たす。従って、かかる
機能から捉えれば、トレンチ２１の内部には誘電体を埋
め込めば良く、シリコン酸化物１１以外にも、例えばＨ
ＤＰ−ＣＶＤ法により形成されるシリコンオキシナイト
ライド（ＳｉＯＮ）等の誘電体であっても良く、また、
ストッパ膜３を適切に選定することによって当該誘電体
としてシリコン窒化物を用いることができる。

【０１０３】同様に、半導体基板１の母材に関しても、
溝型素子分離１１が形成される半導体基板であれば、シ
リコン基板に限らず、他の母材であっても良いことは言
うまでもない。

【０１０４】更に、上述の実施の形態１乃至３では、ス
トッパ膜３としてシリコン窒化膜を一例に挙げて説明を
したが、ストッパ膜３はこれに限られるものではない。
即ち、実施の形態１及び２に係る製造方法では、誘電体
（例えば、シリコン酸化膜１１）のドライエッチングに
対してエッチングされにくい膜であれば良く、実施の形
態３に係る製造方法では、誘電体のドライエッチング及
びウェットエッチングのいずれに対してもエッチングさ
れにくい膜であれば良い。かかるストッパ膜上の誘電体
を上述の各選択比で以てドライエッチングを行う場合に
は、上述のいずれかの効果を得ることができる。

【０１０５】

【発明の効果】（１）請求項１に係る発明によれば、所
定の選択比が適切に設定されているので、たとえ第５工
程においてストッパ膜が削られたとしても、第５工程後
に残存するストッパ膜は、第７工程においてその機能を
十分に発揮しうる。勿論、既述の第２の従来技術のよう
な、シリコン基板までもがエッチングされてしまうとい
う過剰なエッチングは全く生じない。

【０１０６】しかも、本発明によれば、第４工程におい
て、少なくとも素子分離領域の誘電体上及び活性領域の
誘電体上であって素子分離領域端から活性領域側に向け
て所定の距離で与えられる範囲内に、レジストが形成さ
れる。このため、第５工程後に活性領域に残存する誘電
体の量は、第１の従来技術におけるそれよりも少なくす
ることができる。従って、第１の従来技術と比較して、
第７工程に費やす時間を短縮することができるので、第
７工程後の溝の内部の誘電体の端部には落ち込みが全く
発生しない。

【０１０７】更に、本発明によれば、上記の所定の距離
は、アライメントマージン以上の距離であるので、たと
えアライメントのずれが生じても溝の内部に埋め込まれ
た誘電体は常にレジストにより被覆される。従って、第
５工程において、溝の内部の誘電体がエッチングされる
ことはない。

【０１０８】（２）請求項２に係る発明によれば、第４
工程において、活性領域の寸法が所定の距離の２倍に相
当する値と半導体装置の最小デザイン寸法に相当する値
との合計の値以下の場合には、活性領域の前記誘電体の
表面上にもレジストを形成するので、製造工程において
最小デザイン寸法以下のパターンが生じることはない。
従って、上記（１）の効果に加えて、半導体製造工程に
おいてデザインルールを縮小する必要は全くないという
効果を得ることができる。

【０１０９】（３）請求項３に係る発明によれば、上記
（１）又は（２）と同様の効果を得ることができる。

【０１１０】特に、本発明によれば、ストッパ膜は誘電
体のドライエッチングに対してエッチングされにくい膜
を用いるので、第５工程でのドライエッチングにおいて
も、既述の第２の従来技術のような、シリコン基板まで
もがエッチングされてしまうという過剰なエッチングは
全く生じない。

【０１１１】（４）請求項４に係る発明によれば、所定
の選択比は、溝の底部からストッパ膜の表面に至る距離
に相当する値から、所定の距離に相当する値を減算して
得られる値の２倍を、ストッパ膜の膜厚に相当する値で
除算して得られる値以上に設定しているので、第５工程
後の誘電体の膜厚は当初の膜厚の約１／２以上残存する
ことができるという効果を奏する。従って、上記（１）
乃至（３）の効果に加えて、第７工程において研磨によ
り誘電体を除去する際に、当該ストッパ膜は十分に機能
を発揮しうる。

【０１１２】（５）請求項５に係る発明によれば、上記
（１）乃至（４）と同様の効果を得ることができる。

【０１１３】（６）請求項６に係る発明によれば、上記
（１）乃至（４）と同様の効果を得ることができる。

【０１１４】特に、本発明によれば、所定の距離とは最
小の寸法を有する活性領域の当該最小寸法の２分の１に
相当する距離であるので、第５工程後に活性領域に残存
する全ての誘電体の高さをほぼ均一にすることができ
る。従って、第７工程後の溝の内部の誘電体の頂上部の
平坦性及び高さの均一性を非常に高くすることができ
る。

【０１１５】（７）請求項７に係る発明によれば、上記
（１）乃至（３）と同様の効果を得ることができる。

【０１１６】更に、本発明によれば、ストッパ膜は誘電
体のドライエッチング及びウェットエッチングに対して
エッチングされにくい膜を用い、第５工程において、ま
ず、レジストによって被覆されていない活性領域の誘
電体をドライエッチング法によって部分的にエッチング
し、その後に、上記誘電体の内で開口しているレジス
トの下方に残存している部分をウェットエッチング法に
より除去する。このように、２段階のエッチングによっ
て、上記活性領域の誘電体を除去するため、活性領域の
膜厚の最大値を有する誘電体の全ての部分をドライエッ
チングで除去する必要がない。従って、本発明によれ
ば、ストッパ膜に要求されるドライエッチングに対する
選択比の規定を緩和することができるという利点があ
る。

【０１１７】（８）請求項８に係る発明によれば、上記
（７）と同様の効果を得ることができる。

【０１１８】特に、本発明によれば、所定の選択比は、
溝の底部からストッパ膜の表面に至る距離に相当する値
から、第５工程におけるウェットエッチングの際のエッ
チング量の２倍に相当する値を減算して得られる値の２
倍を、ストッパ膜の膜厚に相当する値で除算して得られ
る値以上に設定しているので、第５工程後の誘電体の膜
厚は当初の膜厚の約１／２以上残存することができると
いう効果を奏する。従って、第７工程において、研磨に
より誘電体を除去する際に、当該ストッパ膜は十分に機
能を発揮しうる。

【０１１９】（９）請求項９に係る発明によれば、溝型
の素子分離構造を有する半導体装置は、上記（１）乃至
（８）のいずれかの効果を発揮しうる製造方法により製
造される。従って、当該半導体は溝型の素子分離の端部
に落ち込みを全く有さないので、かかる落ち込みに起因
するデバイス特性の不具合は発生しない。しかも、当該
半導体装置は請求項１乃至８に係る製造方法により製造
されるので、高い歩留まりでこれを製作される。

【図面の簡単な説明】

【図１】 実施の形態１に係る半導体装置の製造方法の
各工程における半導体装置の縦断面図である。

【図２】 実施の形態１に係る半導体装置の製造方法の
各工程における半導体装置の縦断面図である。

【図３】 実施の形態１に係る半導体装置の製造方法の
各工程における半導体装置の縦断面図である。

【図４】 実施の形態１に係る半導体装置の製造方法の
各工程における半導体装置の縦断面図である。

【図５】 実施の形態１に係る半導体装置の製造方法の
各工程における半導体装置の縦断面図である。

【図６】 実施の形態１に係る半導体装置の製造方法の
各工程における半導体装置の縦断面図である。

【図７】 実施の形態１に係る半導体装置の製造方法の
各工程における半導体装置の縦断面図である。

【図８】 実施の形態１に係る半導体装置の製造方法の
各工程における半導体装置の縦断面図である。

【図９】 実施の形態１に係る半導体装置の製造方法の
各工程における半導体装置の縦断面図である。

【図１０】 実施の形態１に係る半導体装置の製造方法
の各工程における半導体装置の縦断面図である。

【図１１】 実施の形態１に係る半導体装置の製造方法
の各工程における半導体装置の縦断面図である。

【図１２】 実施の形態２に係る半導体装置の製造方法
の各工程における半導体装置の縦断面図である。

【図１３】 実施の形態２に係る半導体装置の製造方法
の各工程における半導体装置の縦断面図である。

【図１４】 実施の形態２に係る半導体装置の製造方法
の各工程における半導体装置の縦断面図である。

【図１５】 実施の形態２に係る半導体装置の製造方法
の各工程における半導体装置の縦断面図である。

【図１６】 実施の形態３に係る半導体装置の製造方法
の各工程における半導体装置の縦断面図である。

【図１７】 実施の形態３に係る半導体装置の製造方法
の各工程における半導体装置の縦断面図である。

【図１８】 実施の形態３に係る半導体装置の製造方法
の各工程における半導体装置の縦断面図である。

【図１９】 実施の形態３に係る半導体装置の製造方法
の各工程における半導体装置の縦断面図である。

【図２０】 実施の形態３に係る半導体装置の製造方法
の各工程における半導体装置の縦断面図である。

【図２１】 第１の従来技術に係る半導体装置の製造方
法の各工程における半導体装置の縦断面図である。

【図２２】 第１の従来技術に係る半導体装置の製造方
法の各工程における半導体装置の縦断面図である。

【図２３】 第１の従来技術に係る半導体装置の製造方
法の各工程における半導体装置の縦断面図である。

【図２４】 第１の従来技術に係る半導体装置の製造方
法の各工程における半導体装置の縦断面図である。

【図２５】 第１の従来技術に係る半導体装置の製造方
法の各工程における半導体装置の縦断面図である。

【図２６】 第１の従来技術に係る半導体装置の製造方
法の各工程における半導体装置の縦断面図である。

【図２７】 第１の従来技術に係る半導体装置の製造方
法の各工程における半導体装置の縦断面図である。

【図２８】 第１の従来技術に係る半導体装置の製造方
法の各工程における半導体装置の縦断面図である。

【図２９】 ＭＯＳＦＥＴのデバイス特性を示す図であ
る。

【図３０】 ＭＯＳＦＥＴのデバイス特性を示す図であ
る。

【図３１】 第２の従来技術に係る半導体装置の製造方
法の各工程における半導体装置の縦断面図である。

【図３２】 第２の従来技術に係る半導体装置の製造方
法の各工程における半導体装置の縦断面図である。

【図３３】 第２の従来技術に係る半導体装置の製造方
法の各工程における半導体装置の縦断面図である。

【図３４】 第２の従来技術に係る半導体装置の縦断面
図である。

【図３５】 第２の従来技術に係る半導体装置の上面図
である。

【符号の説明】

１ シリコン基板（半導体基板）、１Ｓ シリコン基板
の一方の表面、２ 下敷酸化膜、３ シリコン窒化膜
（ストッパ膜）、３Ｓ シリコン窒化膜の表面、１１
シリコン酸化物（誘電体）、２０ 素子分離領域、２１
溝（トレンチ）、３０ 活性領域、３１ サイドウォ
ール、４１，４３，５１，６１ レジスト、４２，５
２，６２ 第２レジスト部分、ａ アライメントマージ
ン、ｂ 最小デザイン寸法、ｃ 溝の深さ、ｄ シリコ
ン窒化膜の膜厚、ｅ 活性領域の最小の寸法の１／２の
値、ｆ ウェットエッチング量。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板の一方の表面の上方にストッ
   パ膜を形成する第１工程と、 前記ストッパ膜の表面内の所定の領域から前記半導体基
   板の内部に向けて前記ストッパ膜と前記半導体基板の一
   部とをエッチングして、素子分離領域を成す溝と、前記
   素子分離領域以外の領域から成る活性領域とを形成する
   第２工程と、 前記ストッパ膜の前記表面上及び前記溝の内部に、エッ
   チングと成膜とを同時に行う成膜法により誘電体を堆積
   して、前記溝の前記内部に前記ストッパ膜の前記表面と
   同じ高さまで前記誘電体を埋め込む第３工程と、 少なくとも、前記素子分離領域の前記誘電体上、及び、
   前記活性領域の前記誘電体上であって前記素子分離領域
   端から前記活性領域側に向けて、アライメントマージン
   以上の所定の距離で与えられる範囲内に、レジストを形
   成する第４工程と、 前記レジストをマスクとして、前記誘電体の前記ストッ
   パ膜に対する所定の選択比で以て、前記活性領域の前記
   レジストが形成されていない前記誘電体をエッチング
   し、前記活性領域の前記レジストが形成されていない前
   記誘電体を除去する第５工程と、 前記レジストを除去して、前記レジストで被覆されてい
   た前記誘電体を露出する第６工程と、 前記露出した誘電体であって、前記活性領域の前記誘電
   体を除去する第７工程と、 前記ストッパ膜を除去する第８工程とを備え、 前記所定の選択比は、前記第５工程後に残存する前記ス
   トッパ膜が前記第７工程でその機能を発揮しうる程度の
   膜厚を有するように設定されることを特徴とする、半導
   体装置の製造方法。
2. 【請求項２】 請求項１に記載の半導体装置の製造方法
   であって、 前記第４工程は、 前記活性領域の寸法が前記所定の距離の２倍に相当する
   値と当該半導体装置の最小デザイン寸法に相当する値と
   の合計の値以下の場合には、当該活性領域の前記誘電体
   の表面上にもレジストを形成する工程を備えることを特
   徴とする、半導体装置の製造方法。
3. 【請求項３】 請求項１又は２に記載の半導体装置の製
   造方法であって、 前記ストッパ膜は前記誘電体のドライエッチングに対し
   てエッチングされにくい膜を用い、 前記第５工程は、 前記レジストが形成されていない前記活性領域の前記誘
   電体をドライエッチング法によってエッチングして、除
   去する工程を備えることを特徴とする、半導体装置の製
   造方法。
4. 【請求項４】 請求項３に記載の半導体装置の製造方法
   であって、 前記所定の選択比とは、 前記溝の底部から前記ストッパ膜の前記表面に至る距離
   に相当する値から、前記所定の距離に相当する値を減算
   して得られる値の２倍を、前記ストッパ膜の膜厚に相当
   する値で除算して得られる値以上であり、 前記第７工程は、研磨により前記誘電体を除去する工程
   を備えることを特徴とする、半導体装置の製造方法。
5. 【請求項５】 請求項４に記載の半導体装置の製造方法
   であって、 前記所定の距離とは、アライメントマージンに相当する
   距離であることを特徴とする、半導体装置の製造方法。
6. 【請求項６】 請求項４に記載の半導体装置の製造方法
   であって、 最小の寸法を有する前記活性領域の当該最小寸法が前記
   アライメントマージン以上の値である場合に、前記所定
   の距離とは前記最小寸法の２分の１に相当する距離であ
   ることを特徴とする、半導体装置の製造方法。
7. 【請求項７】 請求項３に記載の半導体装置の製造方法
   であって、 前記ストッパ膜は前記誘電体のドライエッチング及びウ
   ェットエッチングに対してエッチングされにくい膜を用
   い、 前記第５工程は、 前記レジストが形成されていない前記活性領域の前記誘
   電体をドライエッチング法によって部分的にエッチング
   し、 その後に、前記誘電体の内で前記活性領域内に残存する
   部分をウェットエッチング法により除去する工程を備え
   ることを特徴とする、半導体装置の製造方法。
8. 【請求項８】 請求項７に記載の半導体装置の製造方法
   であって、 前記所定の距離とは、前記ウェットエッチング法による
   所定のエッチング量に相当する距離であり、 前記所定の選択比とは、 前記溝の底部から前記ストッパ膜の前記表面に至る距離
   に相当する値から、前記所定の距離の２倍に相当する値
   を減算して得られる値の２倍を、前記ストッパ膜の膜厚
   に相当する値で除算して得られる値以上であり、 前記第７工程は、研磨により前記誘電体を除去する工程
   を備えることを特徴とする、半導体装置の製造方法。
9. 【請求項９】 請求項１乃至８のいずれかに記載の半導
   体装置の製造方法により製造されることを特徴とする、
   半導体装置。