JPH11354652A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 製造コストの上昇を抑え、スタティックノイ
ズマージンの向上が図られる半導体装置を提供する。 【解決手段】 シリコン基板１上に形成されたアクセス
トランジスタＡ１のドレイン領域はｎ^- 、ｎ⁺ 型ドレイ
ン領域６ａ、８ａであり、ソース領域はｎ^- 、ｎ ⁺ 型ソ
ース領域６ｂ、８ｂである。ドライバトランジスタのソ
ース領域はｎ^- 、ｎ⁺⁺型ソース領域６ｃ、１０であり、
ドレイン領域はｎ^- 、ｎ⁺ 型ドレイン領域６ｂ、８ｂで
ある。ｎ⁺⁺型ソース領域１０はｎ⁺ 型ドレイン領域８ｂ
よりも深く形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に、メモリセルの安定動作が図られる半導体装置に関
するものである。

【０００２】

【従来の技術】従来の半導体装置として、スタティック
・ランダム・アクセス・メモリ（以下「ＳＲＡＭ」と記
す。）を備えた半導体装置について説明する。ＳＲＡＭ
は揮発性半導体装置である。ＳＲＡＭでは、マトリクス
状に配置された相補型データ線（ビット線）とワード線
との交差部分にメモリセルが配置される。そのメモリセ
ルの等価回路を図２０（ａ）、（ｂ）に示す。図２０
（ａ）、（ｂ）を参照して、メモリセルはフリップフロ
ップ回路Ｆと２つのアクセストランジスタＡ１、Ａ２と
により構成される。フリップフロップ回路Ｆでは、負荷
素子Ｌ１とドライバトランジスタＤ１とからなる１つの
インバータＩＮＶ１および負荷素子Ｌ２とドライバトラ
ンジスタＤ２とからなるもう１つのインバータＩＮＶ２
の入力端子と出力端子をそれぞれ交差接続させることに
よって、２つの記憶ノードＮ１、Ｎ２が構成される。

【０００３】記憶ノードＮ１には、アクセストランジス
タＡ１のソース領域が接続され、そのアクセストランジ
スタＡ１のドレイン領域が相補型ビット線の一方のビッ
ト線に接続されている。同様に、記憶ノードＮ２には、
アクセストランジスタＡ２のソース領域が接続され、そ
のアクセストランジスタＡ２のドレイン領域が相補型ビ
ット線の他方のビット線に接続されている。ドライバト
ランジスタＤ１のドレイン領域は、アクセストランジス
タＡ１のソース領域に接続（共通）され、ソース領域は
グランド線Ｖ_EEに接続されている。ドライバトランジス
タＤ１のゲート電極は、アクセストランジスタＡ２のソ
ース領域に接続されている。

【０００４】また、ドライバトランジスタＤ２のドレイ
ン領域はアクセストランジスタＡ２のソース領域に接続
（共通）され、ソース領域はグランド線Ｖ_EEに接続され
ている。ドライバトランジスタＤ２のゲート電極は、ア
クセストランジスタＡ１のソース領域に接続されてい
る。負荷素子Ｌ１の一方は、アクセストランジスタＡ１
のソース領域に接続され、他方は電源線（Ｖ_CC線）に接
続されている。また、負荷素子Ｌ２の一方は、アクセス
トランジスタＡ２のソース領域に接続され、他方は電源
線（Ｖ_CC線）に接続されている。

【０００５】アクセストランジスタＡ１、Ａ２のゲート
電極は、ワード線（ＷＬ）に接続されている。ワード線
（ＷＬ）により、アクセストランジスタＡ１、Ａ２の導
通が制御される。記憶ノードＮ１、Ｎ２では、一方の記
憶ノードの電圧がハイレベルのときは、他方の記憶ノー
ドの電圧がローレベルである状態か、または、その逆の
状態の２つの安定状態がある。これを双安定状態と呼
ぶ。所定の電源電圧がメモリセルに印加されている限
り、メモリセルはその双安定状態を保持し続けることが
できる。

【０００６】次に動作について説明する。まず、特定の
メモリセルにデータを書込む際には、そのメモリセルに
対応するワード線（ＷＬ）により、アクセストランジス
タＡ１、Ａ２を導通させるとともに、所望の論理値に応
じて相補型のビット線の対に強制的に電圧を印加する。
これによって、フリップフロップ回路Ｆの２つの記憶ノ
ードＮ１、Ｎ２の電位が、上述した双安定状態に設定さ
れて、データが電位差として保持される。

【０００７】そして、データを読出す際には、アクセス
トランジスタＡ１、Ａ２を導通させることによって、記
憶ノードＮ１、Ｎ２の電位がビット線に伝達されて、デ
ータが読出される。

【０００８】次に、上述したメモリセルの動作特性を示
す入出力伝達特性について図を用いて説明する。まず、
図２０（ｂ）に示された１対のインバータにおける入出
力伝達特性を図２１に示す。図２１において、縦軸は記
憶ノードＮ２の電位であり、横軸は記憶ノードＮ１の電
位である。１対のインバータの入出力の相対関係は曲線
Ｃ、Ｃ１で示されている。フリップフロップとして機能
するためには、曲線Ｃ、Ｃ１が２つの交点、すなわち安
定点Ｓ１、Ｓ２を有していることが必要である。特に、
メモリセルが実使用に耐えるためには、曲線Ｃ、Ｃ１で
囲まれた領域が十分に大きくなるように設計しなければ
ならない。このとき、その指標として同図に示すよう
に、曲線Ｃ、Ｃ１に内接する円の直径が用いられる。特
に、この円の直径はスタティックノイズマージン（ＳＮ
Ｍ）と呼ばれている。

【０００９】次に、図２２はメモリセルのスタンドバイ
時における入出力伝達特性を示している。スタンドバイ
時では、アクセストランジスタＡ１、Ａ２が導通されて
いない。このため、メモリセルのインバータは、ドライ
バトランジスタＤ１、Ｄ２および負荷素子Ｌ１、Ｌ２に
よりそれぞれ構成される。このとき、負荷素子Ｌ１、Ｌ
２は比較的高いインピーダンスとなるため、インバータ
の出力の遷移部分の傾きは急峻になる。したがって、こ
の場合には、スタティックノイズマージンが比較的大き
くデータが安定して保持される。

【００１０】次に、図２３はデータを読出す際のメモリ
セルにおける入出力伝達特性を示している。データを読
出す際のメモリセルでは、アクセストランジスタＡ１、
Ａ２が導通され、カラム電流がローレベル側の記憶ノー
ドに流れ込む。これにより、負荷素子に並列に比較的低
いインピーダンスの負荷が接続されたのと等価になる。
このため、高いインピーダンスの負荷素子Ｌ１、Ｌ２は
存在しないのと同様になる。したがって、インバータは
アクセストランジスタを負荷としたＮＭＯＳエンハンス
メント型として取扱われる。このときのインバータの入
出力の関係は、曲線Ｃ、Ｃ１のように表わされ、特に、
スタンドバイ時におけるインバータの出力と比較する
と、インバータの出力の遷移部分の傾きが緩やかになっ
ていることがわかる。このことは、インバータのゲイン
がスタンドバイ時におけるゲインよりも低下することを
示している。

【００１１】次に、図２４は、データを書込む際のメモ
リセルにおける入出力伝達特性を示している。データを
書込む際のメモリセルでは、アクセストランジスタＡ
１、Ａ２が導通され、相補型ビット線の一方のビット線
の電圧を、より接地電位にまで下げること（これを「プ
ルダウン」と呼ぶ）によって、一方の記憶ノードの電位
をローレベルにする。

【００１２】これについて図２４を用いて説明する。最
初メモリセルがＳ２に安定していたとする。すなわち、
（Ｎ１、Ｎ２）＝（“Ｌ”、“Ｈ”）であったとする。
このデータと逆のデータ、すなわち（Ｎ１、Ｎ２）＝
（“Ｈ”、“Ｌ”）に書換えるために、アクセストラン
ジスタＡ２に接続されているビット線の電圧をより接地
電位にまで下げる。これにより、記憶ノードＮ１が入力
であり、記憶ノードＮ２が出力であるインバータにおけ
る入出力伝達特性は曲線Ｃ１から曲線Ｃ２に変化する。
これにより、安定点はＳ１′のみとなり、単安定状態に
なる。その結果、データが書換えられる。データの書込
みを終了するために、プルダウンを止めると、インバー
タは交点Ｓ１に遷移して安定する。

【００１３】従来の半導体装置では、上述したＳＲＡＭ
のメモリセルの動作を安定させるために、いくつかの方
法がとられている。たとえば、特開平４−６１３７７号
公報では、アクセストランジスタのしきい値電圧よりも
ドライバトランジスタのしきい値電圧の方が高くなるよ
うに設定されている。つまり、アクセストランジスタの
しきい値電圧がより低くなるように設定される。

【００１４】これについて説明する。特に、データを読
出す際には、ハイレベル側の記憶ノードの電位が、スタ
ンドバイ時における電源電圧から、電源電圧からアクセ
ストランジスタのしきい値電圧を差し引いた電圧にまで
低下し、一時的にスタティックノイズマージンが著しく
低下することがある。このときに、インバータが十分な
スタティックノイズマージンを有していないと、双安定
状態が失われてデータが破壊されることになる。したが
って、これを防止するために通常アクセストランジスタ
のしきい値電圧をより低くしてインバータのスタティッ
クノイズマージンを向上させて、メモリセルの安定した
動作を確保しているのである。

【００１５】また、書込み動作直後においては、ハイレ
ベル側の記憶ノードの電位は、電源電圧からアクセスト
ランジスタのしきい値電圧を差引いた電圧にまでしか上
がらないため、外部からのノイズやα線等によってデー
タが破壊されやすいという問題がある。この問題は、電
源電圧の低電圧化に伴って、その電圧がより低くなるほ
ど深刻になる。このことからも、アクセストランジスタ
のしきい値電圧がより低い方がその電圧をより高くで
き、このようなデータの破壊が抑制されてメモリセルの
安定動作が可能になる。

【００１６】なお、α線によるソフトエラーとは、α線
がメモリセル内のハイレベル側の記憶ノードに入射する
と、α線の飛程に沿って電子／正孔対が発生し、空乏層
内で電子が電界により記憶ノードに引き寄せられて、ハ
イレベル側の記憶ノードの電位が低下してフリップフロ
ップが反転することによってデータが破壊される現象を
いう。

【００１７】また、インバータのスタティックノイズマ
ージンを大きくする方法として、ドライバトランジスタ
のグランド側（接地配線）をできるだけ低抵抗化して、
グランド電位を安定させる方法がある。たとえば、特開
平２−３１２２７１号公報には、ドライバトランジスタ
のソース領域（グランド側に対応する）の表面にチタン
シリサイド膜を形成して、グランド側の抵抗を低抵抗化
した半導体装置が記載されている。なお、グランド電位
を安定させるということは、電流が流れたときの０Ｖレ
ベルからの電位の上昇を最小限に抑えることを意味して
いる。

【００１８】また、スタティックノイズマージンを大き
くするための他の方法として、アクセストランジスタの
電流駆動能力に対するドライバトランジスタの電流駆動
能力の比（ベータ比）を大きくする方法がある。このベ
ータ比が向上することによって、インバータのゲインが
大きくなり、メモリセルの動作が安定するのである。そ
のベータ比を大きくする方法としては、通常、ドライバ
トランジスタのゲート幅がアクセストランジスタのゲー
ト幅よりも長くなるように設定される。ところが、ゲー
ト幅をより長くなるように設定すると、メモリセル領域
の占有面積を削減することが困難になり、容易に半導体
装置の高集積化を図ることができない。

【００１９】そこで、ドライバトランジスタの電流駆動
能力を大きくすることによって、ベータ比を向上させる
方法が採用されるようになった。その１つとして、ドラ
イバトランジスタのソース・ドレイン領域の不純物濃度
をより高く設定して、寄生抵抗を低減することにより、
ドライバトランジスタの電流駆動能力を向上させる方法
がある。

【００２０】また、スタティックノイズマージンを大き
くするさらに他の方法として、ドライバトランジスタの
しきい値電圧をより高く設定する方法がある。スタンド
バイ時には、アクセストランジスタが導通されていない
ため、メモリセルのインバータはドライバトランジスタ
Ｄ１、Ｄ２および負荷素子Ｌ１、Ｌ２によって、それぞ
れ構成される。このとき、ハイレベル側の記憶ノードを
含むインバータにおいて、ドライバトランジスタのサブ
スレッショルドリーク電流が負荷素子を流れる電流より
も小さくないと、記憶ノードからそのドライバトランジ
スタを経てグランド側へ電流が流れてしまい、ハイレベ
ルを維持することができなくなる。したがって、そのサ
ブスレッショルドリーク電流を低減するためには、ドラ
イバトランジスタのしきい値電圧はより高い方が望まし
いのである。

【００２１】

【発明が解決しようとする課題】上述したように、半導
体装置におけるインバータのスタティックノイズマージ
ンを大きくするために、各トランジスタのしきい値電圧
においては、アクセストランジスタのしきい値電圧はよ
り低く、ドライバトランジスタのしきい値電圧はより高
く設定することが望ましく、ドライバトランジスタのし
きい値電圧がアクセストランジスタのしきい値電圧より
も高いことが望ましい。トランジスタのしきい値電圧
は、半導体基板への所定量の不純物注入によって制御さ
れている。このため、上述したしきい値電圧の関係を得
るためには、ドライバトランジスタのゲート電極直下の
半導体基板の領域における不純物濃度をアクセストラン
ジスタの場合の不純物濃度よりも高く設定する必要があ
る。

【００２２】しかしながら、同一半導体基板上におい
て、アクセストランジスタとドライバトランジスタのゲ
ート電極直下の領域に、それぞれ不純物濃度が異なる領
域を形成するためには、それぞれのゲート電極直下の領
域に不純物を注入する際に注入マスクが必要になる。注
入マスクとしては、フォトレジストのパターンが用いら
れるために、新たなマスクが必要となり製造コストが上
昇することがあった。

【００２３】また、半導体装置の微細化に伴って、上述
したフォトレジストのパターニングにおいて、アライメ
ントのずれが無視できなくなった。このため、たとえ
ば、アクセストランジスタのしきい値電圧が上昇するな
どの、各トランジスタのしきい値電圧が変動して、半導
体装置の安定した動作を得ることが困難になった。

【００２４】さらに、上述したように、インバータのス
タティックノイズマージンを大きくするために、ドライ
バトランジスタの電流駆動能力を向上させようとして、
たとえば、ドライバトランジスタのソース領域およびド
レイン領域の両者の不純物濃度を、アクセストランジス
タのトレース領域の不純物濃度よりも高く設定した場合
には、ドライバトランジスタにおける実効的なゲート長
が短くなってしまうことがある。これによって、ドライ
バトランジスタがパンチスルー現象を起こしてしまうこ
とがある。その結果、半導体装置の所望の動作を得るこ
とが困難になった。

【００２５】本発明は上記問題点を解決するためになさ
れたものであり、製造コストの上昇を抑えるとともに、
パンチスルー現象の抑制およびスタティックノイズマー
ジンの向上が図られて、安定した動作を行なう半導体装
置を提供すること目的とする。

【００２６】

【課題を解決するための手段】本発明の１つの局面にお
ける半導体装置は、第１導電型領域と、第２導電型の第
１不純物領域と、第２導電型の第２不純物領域と、第２
導電型の第３不純物領域と、第２導電型の第４不純物領
域と、第１ゲート電極と、第２ゲート電極と、第２導電
型の第５不純物領域とを備えている。第１導電型領域
は、半導体基板の主表面に形成されている。第２導電型
の第１不純物領域、第２不純物領域および第３不純物領
域は、第１導電型領域の主表面においてそれぞれ距離を
隔てて形成され、第１の不純物濃度を有している。第２
導電型の第４不純物領域は、主表面において第３不純物
領域内に形成され、第３不純物領域よりも深く、第１の
不純物濃度よりも高い第２の不純物濃度を有している。
第１ゲート電極は、第１不純物領域および第２不純物領
域によって挟まれた第１導電型領域の表面上にゲート絶
縁膜を介在させて形成されている。第２ゲート電極は、
第２不純物領域および第３不純物領域によって挟まれた
第１導電型領域の表面上にゲート絶縁膜を介在させて形
成されている。第２導電型の第５不純物領域は、主表面
において第１不純物領域内に形成され、第２不純物領域
よりも深く第２の不純物濃度よりも高い第３の不純物濃
度を有している。

【００２７】この構成によれば、まず、第１ゲート電
極、第１不純物領域、第５不純物領域および第２不純物
領域を含む１つのＭＯＳトランジスタが構成される。ま
た、第２ゲート電極、第２不純物領域、第３不純物領域
および第４不純物領域を含む他のＭＯＳトランジスタが
構成される。その１つのＭＯＳトランジスタの第５不純
物領域の方が他のＭＯＳトランジスタの第２不純物領域
よりもその不純物濃度が高く、かつ、深く形成されてい
る。このことにより、各不純物領域を形成する際に、半
導体基板に発生する点欠陥の拡散に起因する逆ショート
チャネル効果によって、１つのＭＯＳトランジスタのし
きい値電圧を他のＭＯＳトランジスタのしきい値電圧よ
りも高くすることができる。また、このことにより、１
つのＭＯＳトランジスタにおいてパンチスルー現象が発
生するのも防止することができる。

【００２８】さらに、１つのＭＯＳトランジスタの第５
不純物領域では、不純物濃度は相対的に最も高い第３の
不純物濃度であり、かつ、第１〜第４不純物領域よりも
深く形成されているため、１つのＭＯＳトランジスタの
第５不純物領域の抵抗が低減される。これにより、第５
不純物領域を流れる電流が増加して、１つのＭＯＳトラ
ンジスタの電流駆動能力が向上する。そしてこのことに
より、他のＭＯＳトランジスタの電流駆動能力に対する
１つのＭＯＳトランジスタの電流駆動能力の比（ベータ
比）が向上する。

【００２９】また、他のＭＯＳトランジスタの第２不純
物領域では、不純物濃度は相対的に最も低い第１の不純
物濃度あり、しかも、相対的に浅い領域であるため、第
２不純物領域を流れる電流が低下する。このことによ
り、他のＭＯＳトランジスタの電流駆動能力が低下し
て、ベータ比が向上する。以上の結果、半導体装置のス
タティックノイズマージンが向上して動作が安定する。

【００３０】また、１つのＭＯＳトランジスタおよび他
のＭＯＳトランジスタのしきい値電圧は各不純物領域の
不純物濃度などによって制御されているため、各ＭＯＳ
トランジスタのチャネル領域部分に選択的に所定の不純
物を注入することによって各ＭＯＳトランジスタのしき
い値電圧を制御する場合と比較すると、付加的なプロセ
スを必要とせず、製造コストの上昇を抑制することもで
きる。

【００３１】好ましくは、第５不純物領域の表面上に形
成された導電層を含んでいる。この場合には、第５不純
物領域の抵抗がさらに低減されてその電位が安定し、か
つ、その１つのＭＯＳトランジスタの電流駆動能力が向
上する。これにより、ベータ比が向上して、半導体装置
のスタティックノイズマージンが向上する。

【００３２】また好ましくは、導電層は金属シリサイド
膜である。この場合には、金属膜と半導体基板中のシリ
コンとを反応させることにより、容易に第５不純物領域
の表面に形成することができる。

【００３３】さらに好ましくは、主表面において第２不
純物領域内に形成され、第１の不純物濃度よりも高く第
３の不純物濃度よりも低い第４の不純物濃度を有し、第
２不純物領域よりも深く第５不純物領域よりも浅い第２
導電型の第６不純物領域を含んでいる。

【００３４】この場合には、１つのＭＯＳトランジスタ
のしきい値電圧を他のＭＯＳトランジスタのしきい値電
圧よりも高く維持した状態で、第１ゲート電極および第
２ゲート電極の各側壁直下近傍の領域における電界を緩
和することができる。

【００３５】好ましくは、ゲートとドレインとが交差接
続された１対のドライバトランジスタと、各ドライバト
ランジスタのドレインと電源との間にそれぞれ接続され
た負荷素子とからなるフリップフロップと、各ドライバ
トランジスタのドレインと１対のビット線との間にそれ
ぞれ接続され、かつ、ゲートがワード線に接続されたア
クセストランジスタとを含むスタティックメモリセルを
備え、アクセストランジスタのドレイン領域は第３不純
物領域および第４不純物領域であり、アクセストランジ
スタのソース領域は第２不純物領域を含み、ドライバト
ランジスタのドレイン領域は第２不純物領域を含み、ド
ライバトランジスタのソース領域は第１不純物領域およ
び前記第５不純物領域であり、ドライバトランジスタの
ゲートは第１ゲート電極であり、ドライバトランジスタ
のゲートは第１ゲート電極である。

【００３６】この場合には、スタティックメモリセルに
おけるドライバトランジスタのしきい値電圧をアクセス
トランジスタのしきい値電圧よりも高く設定することが
できる。また、ドライバトランジスタの電流駆動能力が
向上する。これにより、ベータ比が向上してスタティッ
クノイズマージンが向上する。その結果、メモリセルの
動作が安定する。

【００３７】

【発明の実施の形態】実施の形態１ 本発明の実施の形態１に係る半導体装置として、ＳＲＡ
Ｍのメモリセルを備えた半導体装置について図１、図２
および図２０（ａ）を用いて説明する。図１および図２
は、図２０（ａ）の等価回路に示されたＳＲＡＭの１つ
のメモリセルの断面と平面構造の一例を示したものであ
り、図１は図２のＡ−Ａにおける断面構造を示したもの
である。

【００３８】図１および図２を参照して、ｎ型のシリコ
ン基板１の表面にｐ型ウェル３が形成されている。その
ｐ型ウェル３の表面上にゲート絶縁膜４を介在させて、
ワード線５ａが形成されている。ワード線（ゲート電
極）５ａはポリサイド構造を有し、下層にはリンをドー
プしたポリシリコン膜が形成され、上層にはタングステ
ンシリサイド膜などの金属シリサイド膜が形成されてい
る。そのワード線５ａを挟んでｐ型ウェル３の表面に
は、ｎ^- 、ｎ⁺ 型ドレイン領域６ａ、８ａと、ｎ^-、ｎ
⁺ 型ソース領域６ｂ、８ｂとが形成されている。ワード
線（ゲート電極）５ａ、ｎ^- 、ｎ⁺ ドレイン領域６ａ、
８ａおよびｎ^- 、ｎ⁺ ソース領域６ｂ、８ｂにより、ア
クセストランジスタＡ１が構成される。

【００３９】また、ｐ型ウェル３の表面上にゲート絶縁
膜４を介在させてゲート電極５ｂ、５ｃが形成されてい
る。ゲート電極５ｂ、５ｃはワード線５ａと同様に、ポ
リサイド構造を有している。そのゲート電極５ｂを挟ん
でｐ型ウェル３の表面には、ｎ^- 、ｎ⁺ 型ドレイン領域
６ｂ、８ｂとｎ^- 、ｎ⁺⁺型ソース領域６ｃ、１０が形成
されている。ゲート電極５ｂ、ｎ^- 、ｎ⁺ ドレイン領域
６ｂ、８ｂおよびｎ^-、ｎ⁺⁺型ソース領域６ｃ、１０に
より、ドライバトランジスタＤ１が構成される。図１に
示されているように、アクセストランジスタＡ１の
ｎ^- 、ｎ⁺ ソース領域６ｂ、８ｂとドライバトランジス
タＤ１のｎ^- 、ｎ⁺ 型トレース領域６ｂ、８ｂとは共通
である。

【００４０】ワード線（ゲート電極）５ａおよびゲート
電極５ｂとを覆うようにｎ型のシリコン基板１上にシリ
コン酸化膜１１が形成されている。そのシリコン酸化膜
１１上には、チャネル領域となるリンがドープされた不
純物領域１２ａ、１２ｂ、１２ｃが形成されている。不
純物領域１２ａ、１２ｂ、１２ｃを覆うようにシリコン
酸化膜１３が形成されている。そのシリコン酸化膜１３
上には、配線１５ａ、１５ｂが形成されている。配線１
５ｂ、シリコン酸化膜１３および不純物領域１２ｂによ
り、負荷素子Ｌ１となるｐチャネル型のＴＦＴ（Thin F
ilm Transistor）が構成される。その負荷素子の一端
は、ドライバトランジスタＤ１およびアクセストランジ
スタＡ１のｎ^- ・ｎ⁺ 型ソース・ドレイン領域６ｂ、８
ｂに電気的に接続されている。負荷素子の他端は電源に
接続されている。

【００４１】配線１５ａ、１５ｂを覆うように層間絶縁
膜１６が形成されている。その層間絶縁膜１６上にビッ
ト線１８ａ、１８ｂが形成されている。たとえば、ビッ
ト線１８ａはビット線コンタクトホール１７ａに埋込ま
れた導体および配線１５ａを介してアクセストランジス
タＡ１のｎ^- 、ｎ⁺ ドレイン領域６ａ、８ａに電気的に
接続されている。また、ビット線１８ｂは、ビット線コ
ンタクトホール１７ｂに埋込まれた導体および配線を介
して他のアクセストランジスタ（図示せず）のドレイン
領域に電気的に接続されている。本実施の形態に係る半
導体装置は上記のように構成される。

【００４２】次に、上述した半導体装置の製造方法につ
いて図を用いて説明する。まず図３を参照して、シリコ
ン酸化膜とシリコン窒化膜とを用いて選択的に熱酸化す
る方法として、たとえば、ＬＯＣＯＳ（Local Oxidatio
n of Silicon）法を用いて、ｎ型のシリコン基板１上に
シリコン酸化膜からなる膜厚約３０００Åのフィールド
絶縁膜２を形成する。その後、シリコン基板１上に選択
的に熱酸化させるために用いたシリコン酸化膜およびシ
リコン窒化膜を除去する。次に、ｎ型のシリコン基板１
の表面全面に、たとえば、ボロンなどのＰ型不純物を、
注入エネルギー２００〜７００ＫｅＶ、ドーズ量１．０
×１０¹²〜１．０×１０¹³／ｃｍ² にて注入するととも
に、さらに、ボロン等のｐ型不純物を注入エネルギー３
０〜７０ＫｅＶ、ドーズ量３．０×１０¹²／ｃｍ² にて
注入することにより、ｐ型ウェル３を形成する。このよ
うにして形成されたｐ型ウェル領域３の不純物濃度は、
１．０×１０¹⁶〜１．０×１０¹⁸／ｃｍ³ である。

【００４３】その後、熱酸化法により、シリコン酸化膜
からなる膜厚約４０〜１００Åのゲート絶縁膜４を形成
する。そのゲート絶縁膜４上に、ホスフィン（ＰＨ₃ ）
などのガスを適用したＬＰＣＶＤ（Low Pressure Chemi
cal Vapor Deposition）法により、膜厚約１０００Å、
リン濃度約１．０×１０²⁰〜８．０×１０²⁰／ｃｍ³の
リンがドープされた多結晶シリコン膜（図示せず）を形
成する。その多結晶シリコン膜上に、タングステンシリ
サイド膜（図示せず）を形成する。

【００４４】その後、フォトリソグラフィ法により、タ
ングステンシリサイド膜上に所定のフォトレジスト（図
示せず）をパターニングする。そのフォトレジストをマ
スクとして、ＲＩＥ（Reactive Ion Etching）法によ
り、タングステンシリサイド膜および多結晶シリコン膜
にエッチングを施すことにより、ワード線５ａ、ゲート
電極５ｂ、５ｃを形成する。

【００４５】なお、ワード線５ａ、ゲート電極５ｂ、５
ｃは、タングステンシリサイド膜およびリンがドープさ
れた多結晶シリコン膜からなるポリサイド構造である
が、リンがドープされた多結晶シリコン膜のみの構造で
あってもよい。

【００４６】その後、シリコン基板１の全面に、たとえ
ば、ヒ素を、注入エネルギー３０〜７０ＫｅＶ、注入角
度４５°斜め回転注入、ドーズ量１．０×１０¹³〜５．
０×１０¹³／ｃｍ² にて注入することにより、ワード線
５ａ、ゲート電極５ｂ、５ｃで遮蔽される領域外の領域
にｎ^- 型ドレイン領域６ａ、ｎ^- 型ソース・ドレイン領
域６ｂ、ｎ^- 型ソース領域６ｃをそれぞれ形成する。こ
のようにして形成されたｎ^- 型ソース・ドレイン領域６
ａ、６ｂ、６ｃは、約１．０×１０¹⁷〜１．０×１０¹⁹
／ｃｍ³ の不純物濃度を有している。

【００４７】次に図４を参照して、ワード線５ａ、ゲー
ト電極５ｂ、５ｃを覆うようにシリコン基板１上に、Ｌ
ＰＣＶＤ法により膜厚５００〜１５００Åのシリコン酸
化膜（図示せず）を形成する。そのシリコン酸化膜にＲ
ＩＥ法によるエッチングを施すことにより、ワード線５
ａおよびゲート電極５ｂ、５ｃの両側壁面上に幅約５０
０〜１５００Åの側壁酸化膜７ａ〜７ｆをそれぞれ形成
する。

【００４８】その後、シリコン基板１の全面に、たとえ
ば、ヒ素を、注入エネルギー３０〜７０ＫｅＶ、ドーズ
量１．０×１０¹⁵〜５．０×１０¹⁵／ｃｍ² にて注入す
ることにより、ワード線５ａ、ゲート電極５ｂ、５ｃお
よび側壁酸化膜７ａ〜７ｆで遮蔽される領域以外の領域
に、ｎ⁺ 型ドレイン領域８ａ、ｎ⁺ 型ソース・ドレイン
領域８ｂ、ｎ⁺ 型ソース領域８ｃをそれぞれ形成する。
このようにして形成されたｎ⁺ 型ソース・ドレイン領域
８ａ、８ｂ、８ｃの不純物濃度は約１０×１０ ²⁰〜１０
×１０²¹／ｃｍ³ であり、その深さは約０．０５〜０．
１５μｍである。

【００４９】次に図５を参照して、図４に示すｎ⁺ 型ソ
ース領域８ｃの表面を露出するフォトレジスト９を形成
する。このフォトレジスト９をマスクとしてヒ素を、注
入エネルギー５０〜１００ＫｅＶ、ドーズ量１．０×１
０¹⁵〜５．０×１０¹⁵／ｃｍ ² にて注入することによ
り、ｎ⁺ 型ソース・ドレイン領域８ａ、８ｂ、８ｃより
も高い不純物濃度を有し、かつ、これらより深いｎ⁺⁺型
ソース領域１０を形成する。このようにして形成された
ｎ⁺⁺型ソース領域１０の不純物濃度は約５×１０ ²⁰〜１
×１０²²／ｃｍ³ であり、その深さは約０．１０〜０．
２５μｍである。

【００５０】これにより、ＬＤＤ（ Lightly Doped Dra
in）構造のアクセストランジスタＡ１とドライバトラン
ジスタＤ１が形成され、ドレイン領域の近傍の電界が緩
和される。その後、レジスト９を除去する。なお、この
工程におけるＳＲＡＭのメモリセルの１つあたりの平面
構造を図６に示し、２×３個当りの平面構造を図７に示
す。特に図５は、図６のＡ−Ａにおける断面構造を示し
たものである。

【００５１】次に図８を参照して、ワード線５ａ、ゲー
ト電極５ｂ、５ｃを覆うように、シリコン基板１上に、
ＬＰＣＶＤ法により、膜厚２０００〜１００００Åのシ
リコン酸化膜１１を形成する。そのシリコン酸化膜１１
上に、ＬＰＣＶＤ法により、膜厚約２００〜１０００Å
の多結晶シリコン膜を形成する。その多結晶シリコン膜
に、リンを、注入エネルギー３０ＫｅＶ、ドーズ量１．
０×１０¹²〜１．０×１０¹⁴／ｃｍ² にて注入する。

【００５２】その後、そのリンが注入された多結晶シリ
コン膜上に、フォトリソグラフィ法により、所定のフォ
トレジストパターン（図示せず）を形成する。そのフォ
トレジストパターンをマスクとして、ＲＩＥ法により、
多結晶シリコン膜をエッチングすることによりチャネル
領域となる不純物領域１２ａ、１２ｂ、１２ｃを形成す
る。この工程におけるメモリセルの平面構造を図９に示
す。図８は、図９のＡ−Ａにおける断面構造を示したも
のである。

【００５３】次に図１０を参照して、不純物領域１２
ａ、１２ｂ、１２ｃを覆うようにシリコン酸化膜１１上
に、ＬＰＣＶＤ法により膜厚１００〜３００Åのシリコ
ン酸化膜１３を形成する。そのシリコン酸化膜１３上
に、フォトリソグラフィ法により所定のフォトレジスト
パターン（図示せず）を形成する。そのフォトレジスト
パターンをマスクとして、シリコン酸化膜１３、１１等
に異方性エッチングを施すことにより、ｎ⁺ 型ドレイン
領域８ａ、ｎ⁺ 型ソース・ドレイン領域８ｂ、ゲート電
極５ｃの表面を露出するコンタクトホール１４ａ、１４
ｂ、１４ｃをそれぞれ形成する。この工程におけるメモ
リセルの平面構造を図１１に示す。図１０は、図１１の
Ａ−Ａにおける断面構造を示したものである。

【００５４】次に図１２を参照して、コンタクトホール
１４ａ、１４ｂ、１４ｃを埋めるように、シリコン酸化
膜１３上に、ＬＰＣＶＤ法により膜厚１０００〜２００
０Å、リン濃度１．０×１０²⁰〜８．０×１０²⁰／ｃｍ
³ のリンがドープされた多結晶シリコン膜（図示せず）
を形成する。その多結晶シリコン膜上に、フォトリソグ
ラフィ法により所定のフォトレジストパターン（図示せ
ず）を形成する。そのフォトレジストパターンをマスク
として、ＲＩＥ法により、リンがドープされた多結晶シ
リコン膜にエッチングを施すことにより、配線１５ａ、
１５ｂを形成する。不純物領域１２ｂ、シリコン酸化膜
１３および配線１５ｂは、それぞれチャネル領域、ゲー
ト絶縁膜およびゲート電極として、ＳＲＡＭのメモリセ
ルの負荷素子としてのｐチャネル型ＴＦＴ（Thin Film
Transistor）となる。なお、この工程におけるメモリセ
ルの平面構造を図１３に示す。図１２は、図１３のＡ−
Ａにおける断面構造を示したものである。

【００５５】この後、既知の方法により、配線１５ａ、
１５ｂを覆うように層間絶縁膜１６を形成するととも
に、ビット線コンタクトホールおよびアルミニウム配線
などからなるビット線を形成することにより図１に示す
半導体装置が完成する。

【００５６】上述した半導体装置によれば、アクセスト
ランジスタＡ１のｎ^- 、ｎ⁺ 型ドレイン領域６ａ、８
ａ、６ｂ、８ｂよりもドライバトランジスタＤ１のｎ⁺⁺
型ソース領域１０の方が不純物濃度が高く、かつ、深く
形成されている。このため、逆ショートチャネル効果に
よって、ドライバトランジスタＤ１のしきい値電圧をア
クセストランジスタＡ１のしきい値電圧よりも高くする
ことができる。

【００５７】この逆ショートチャネル効果について説明
する。文献（C. S. Rafferty et al. ：IEDM Tech. Dig
est （1993）pp.311-314）によれば、まず、ドライバト
ランジスタＤ１のｎ⁺⁺型ソース領域１０およびドレイン
領域６ｂ、８ｂを形成する際のイオン注入によって、シ
リコン基板１には点欠陥が発生する。その点欠陥は、ｎ
⁺⁺型ソース領域１０およびドレイン領域６ｂ、８ｂから
チャネル方向に拡散する。これに伴い、ドライバトラン
ジスタＤ１のチャネル領域における不純物（ボロン）の
拡散が増速される。このとき、ドライバトランジスタＤ
１のゲート長が短いほど、ｎ⁺⁺型ソース領域１０とドレ
イン領域６ｂ、８ｂとの距離が縮まるため、拡散した点
欠陥が過剰になりやすく、不純物（ボロン）の拡散をさ
らに増速させることになる。この点欠陥は、ゲート電極
５ｂ直下のゲート絶縁膜４とシリコン基板１との界面に
おいて消滅する。このため、点欠陥自体はチャネル領域
において、その界面近傍を濃度のピークとした濃度勾配
を有している。これにより、結果としてチャネル領域直
下における不純物（ボロン）がパイルアップ（集積）し
て、ドライバトランジスタのしきい値電圧が上昇するこ
とになる。特に、この現象は、一般にトランジスタのゲ
ート長が０．４μｍ以下になると顕著に現われることが
わかっている。

【００５８】また、ドライバトランジスタＤ１のｎ⁺⁺型
ソース領域１０では、ｎ⁺ 型ドレイン領域６ａ、８ａ、
６ｂ、８ｂよりも不純物濃度をより高濃度に設定したこ
とによって、かつ、より深く形成したことによって、ｎ
⁺⁺型ソース領域１０の抵抗が低減する。これにより、ｎ
⁺⁺型ソース領域１０を流れる電流が増加する。このこと
により、ドライバトランジスタの電流駆動能力が向上し
て、アクセストランジスタの電流駆動能力に対するドラ
イバトランジスタの電流駆動能力の比であるベータ比が
大きくなる結果、スタティックノイズマージンが大きく
なる。すなわち、メモリセルの動作の安定性が向上す
る。

【００５９】さらに、ドライバトランジスタＤ１のドレ
イン領域６ｂ、８ｂでは、不純物濃度は、ｎ⁺⁺型ソース
領域１０の不純物濃度よりも低く、かつ、ｎ⁺⁺型ソース
領域１０よりも浅く形成されているため、ドライバトラ
ンジスタＤ１におけるパンチスルー現象の発生を容易に
防止することができる。

【００６０】次に、上述した半導体装置におけるアクセ
ストランジスタＡ１とドライバトランジスタＤ１のしき
い値電圧のゲート長依存性を見るために、上述した方法
と同様の方法によって、アクセストランジスタとトラン
ジスタトランジスタにそれぞれ相当するトランジスタを
作成した。つまり、ソース・ドレイン領域がｎ^- 、ｎ ⁺
型ソース・ドレイン領域６ｂ、８ｂ、６ａ、８ａと同じ
不純物濃度と深さを有するトランジスタを作成するとと
もに、ソース領域がｎ^- 、ｎ⁺⁺型ソース領域６ｃ、１０
と、ドレイン領域がｎ^- 、ｎ⁺ 型ドレイン領域６ｂ、８
ｂとそれぞれ同じ不純物濃度と深さを有するトランジス
タを作成した。

【００６１】これらのトランジスタのしきい値電圧（Ｖ
ｔｈ）のゲート長（Ｌ）依存性を図１４に示す。図１４
によれば、逆ショートチャネル効果により、ドライバト
ランジスタに相当するトランジスタのしきい値電圧はア
クセストランジスタに相当するトランジスタのしきい値
電圧よりも高くなっている。たとえば、ゲート長Ｌが
０．２５μｍの場合には、ドライバトランジスタに相当
するトランジスタのしきい値電圧は０．８３ボルトであ
るのに対し、アクセストランジスタに相当するトランジ
スタのしきい値電圧は０．７５Ｖであった。

【００６２】以上の結果、ＳＲＡＭのメモリセルのスタ
ティックノイズマージンが向上することにより、メモリ
セルの動作が安定する。また上述した半導体装置では、
たとえば、ドライバトランジスタなどのしきい値電圧を
制御するために、そのゲート電極直下のシリコン基板に
選択的に不純物を注入する必要がないため、付加的なプ
ロセスを必要とせず、生産コストの上昇も抑えることが
できる。

【００６３】実施の形態２ 本発明の実施の形態２に係る半導体装置について図を用
いて説明する。図１５を参照して、ドライバトランジス
タＤ１のｎ⁺⁺型ソース領域１０上には、チタンシリサイ
ド膜１９が形成されている。ワード線５ａ、ゲート電極
５ｂ、５ｃを覆うように、シリコン酸化膜２０が形成さ
れている。これ以外の構成については、実施の形態１に
おいて説明した図１に示す半導体装置の構成と同様なの
で、同一部材には同一符号を付しその説明を省略する。

【００６４】次に、上述した半導体装置の製造方法につ
いて図を用いて説明する。図１６を参照して、ｎ⁺ 型ド
レイン領域８ａ、ｎ⁺ 型ドレイン領域８ｂおよびｎ⁺ 型
ソース領域８ｃ（図示せず）を形成するまでは、実施の
形態１において説明した図３および図４に示す工程と同
様である。その後、ワード線５ａ、ゲート電極５ｂ、５
ｃなどを覆うように、シリコン基板１上に、ＬＰＣＶＤ
法により、膜厚３００〜１０００Åのシリコン酸化膜
（図示せず）を形成する。その後、フォトリソグラフィ
法およびＲＩＥ法により、ドライバトランジスタＤ１の
ｎ⁺ 型ソース領域８ｃの上に位置するシリコン酸化膜を
選択的に除去する。このようにして、シリコン酸化膜２
０が形成される。

【００６５】その後、図５において説明した方法と同様
の方法によって、ドライバトランジスタＤ１のｎ⁺⁺型ソ
ース領域１０を形成する。次に、ｎ⁺⁺型ソース領域１０
を覆うように、シリコン酸化膜２０上に、スパッタ法に
より膜厚約３００Åのチタン膜を形成する。その後、た
とえば、温度７００〜８００℃、時間約１分にてＲＴＡ
（Rapid Thermal Anneal）処理を施す。これにより、ド
ライバトランジスタＤ１のｎ⁺⁺型ソース領域１０上にの
み選択的にチタンシリサイド膜１９が形成される。この
後、たとえば硫酸等を用いて、シリコン酸化膜２０上に
残っているチタン膜を除去する。そして、温度７００〜
９００℃、時間約１分間にて、再度ＲＴＡ処理を施す。

【００６６】このようにして形成された、チタンシリサ
イド膜１９のシート抵抗は約５〜１０Ω／ｃｍ² であ
る。なお、金属シリサイド膜としてはチタンシリサイド
膜を形成したが、この他に、コバルトシリサイド膜やニ
ッケルシリサイド膜などの他の高融点金属シリサイド膜
を適用してもよい。この工程におけるメモリセルの平面
構造を図１７に示す。図１６は図７のＡ−Ａにおける平
面構造を示したものである。その後、実施の形態１にお
いて説明した図８から図１２に示す工程と同様の工程を
経ることによって、図１５に示す半導体装置が完成す
る。

【００６７】上述した半導体装置では、ドライバトラン
ジスタＤ１のｎ⁺⁺型ソース領域１０上にのみチタンシリ
サイド膜１９が形成されている。このｎ⁺⁺型ソース領域
１０は、図２０（ａ）の等価回路に示されているよう
に、グランド側に接続されている。これにより、実施の
形態１において説明した効果に加えて、ドライバトラン
ジスタＤ１のグランド側の配線がより低抵抗となってグ
ランド電位が安定し、かつ、ドライバトランジスタＤ１
の電流駆動能力が向上し、ベータ比が向上する効果が得
られる。その結果、スタティックノイズマージンが向上
し、メモリセルの動作がさらに安定する。

【００６８】また、ドライバトランジスタＤ１のｎ⁺⁺型
ソース領域１０がグランド側に接続されていると同時
に、ｐ型ウェル３もグランド側の電位に固定されている
ため、ｎ⁺⁺型ソース領域１０とｐ型ウェル３との間に電
位差は生じない。このため、両者の間で接合リーク電流
が流れることを防止することができる。

【００６９】さらに、チタンシリサイド膜９がｎ⁺⁺型ソ
ース領域１０上に形成されていることにより、ｎ⁺⁺型ソ
ース領域１０が形成されておらず、ｎ⁺ 型ソース領域８
ｃ上にチタンシリサイド膜が形成されている場合と比較
すると、ソース領域から砒素がチタンシリサイド膜中に
異常拡散してチタンシリサイド膜とソース領域との接続
抵抗が上昇するのを効果的に防止することができる。

【００７０】なお、チタンシリサイド膜９は、ｎ⁺⁺型ソ
ース領域１０上にのみ形成されているが、たとえば、ア
クセストランジスタＡ１のｎ⁺ 型ドレイン領域８ａ上に
も形成した場合には、ビット線がハイレベルになったと
きに、ｎ⁺ 型ドレイン領域８ａからｐ型ウェル３へ接合
リーク電流が発生し、消費電流が増加する問題が生じ
る。このため、チタンシリサイド膜９は、ｎ⁺⁺型ソース
領域１０上にのみ形成することが望ましい。

【００７１】実施の形態３ 本発明の実施の形態３に係る半導体装置について図を用
いて説明する。図１８を参照して、ドライバトランジス
タＤ１のドレイン領域はｎ^- 型ドレイン領域６ｂのみで
あり、アクセストランジスタＡ１のソース領域はｎ^- 型
ソース領域６ｂ（共通）のみである。これ以外の構成に
ついては実施の形態１において説明した図１に示す半導
体装置と同様なので、同一部材には同一符号を付しその
説明を省略する。

【００７２】この半導体装置では、実施の形態１におい
て説明した図４に示す工程において、ｎ⁺ 型ソース・ド
レイン領域８ｂを形成させないことを除けば、実施の形
態１において説明した工程と同様の工程を得ることによ
って、これを製造することができる。

【００７３】上述した半導体装置によれば、アクセスト
ランジスタＡ１のドレイン領域としてはｎ^- 型ソース領
域６ｂのみである。これにより、アクセストランジスタ
Ａ１のソース領域を流れる電流が少なくなり、アクセス
トランジスタＡ１の電流駆動能力が低下する。これによ
り、実施の形態１において説明した効果に加えて、ベー
タ比がさらに向上する効果が得られる。その結果、メモ
リセルのスタティックノイズマージンがさらに向上して
動作が安定する。

【００７４】実施の形態４ 本発明の実施の形態４に係る半導体装置について図を用
いて説明する。図１９を参照して、ドライバトランジス
タＤ１のドレイン領域はｎ^- 型ドレイン領域６ｂのみで
あり、アクセストランジスタＡ１のソース領域はｎ^- 型
ソース領域５ｂ（共通）のみである。これ以外の構成に
ついては、実施の形態２において説明した図１５に示す
半導体装置と同様の構成なので、同一部材には同一符号
を付しその説明を省略する。

【００７５】この半導体装置では、実施の形態１におい
て説明した図４に示す工程において、ｎ⁺ 型ソース・ド
レイン領域８ｂを形成させないことを除けば、実施の形
態１および実施の形態２において説明した同様の工程を
経ることによって、これを製造することができる。

【００７６】上述した半導体装置によれば、アクセスト
ランジスタＡ１のソース領域は、ｎ ^- 型ソース領域６ｂ
のみである。これによりｎ^- 型ソース領域６ｂを流れる
電流が少なくなり、アクセストランジスタＡ１の電流駆
動能力が低下する。これにより、実施の形態２において
説明した効果に加えて、実施の形態３に係る半導体装置
と同様にベータ比が向上する効果が得られる。その結
果、メモリセルのスタティックノイズマージンがさらに
向上し動作が安定する。

【００７７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００７８】

【発明の効果】本発明の１つの局面における半導体装置
によれば、逆ショートチャネル効果によって、１つのＭ
ＯＳトランジスタのしきい値電圧を他のＭＯＳトランジ
スタのしきい値電圧よりも自動的に高くすることができ
る。また、１つのＭＯＳトランジスタにおいてパンチス
ルー現象が発生するのも防止することができる。

【００７９】さらに、１つのＭＯＳトランジスタの電流
駆動能力が向上する。そしてこのことにより、他のＭＯ
Ｓトランジスタの電流駆動能力に対する１つのＭＯＳト
ランジスタの電流駆動能力の比（ベータ比）が向上す
る。

【００８０】また、他のＭＯＳトランジスタの電流駆動
能力が低下して、ベータ比が向上する。以上の結果、半
導体装置のスタティックノイズマージンが向上して動作
が安定する。

【００８１】また、この半導体装置では、各ＭＯＳトラ
ンジスタのチャネル領域部分に選択的に所定の不純物を
注入することによって各ＭＯＳトランジスタのしきい値
電圧を制御する場合と比較すると、付加的なプロセスを
必要とせず、製造コストの上昇を抑制することもでき
る。

【００８２】好ましくは、第５不純物領域の表面上に形
成された導電層を含んでいることによって、第５不純物
領域の抵抗がさらに低減されてその電位が安定し、か
つ、その１つのＭＯＳトランジスタの電流駆動能力が向
上する。これにより、ベータ比が向上して、半導体装置
のスタティックノイズマージンが向上する。

【００８３】また好ましくは、導電層は金属シリサイド
膜であることによって、金属膜と半導体基板中のシリコ
ンとを反応させることにより、容易に金属シリサイド膜
を第５不純物領域の表面に形成することができる。

【００８４】さらに好ましくは、主表面において第２不
純物領域内に形成され、第１の不純物濃度よりも高く第
３の不純物濃度よりも低い第４の不純物濃度を有し、第
２不純物領域よりも深く第５不純物領域よりも浅い第２
導電型の第６不純物領域を含んでいることによって、１
つのＭＯＳトランジスタのしきい値電圧を他のＭＯＳト
ランジスタのしきい値電圧よりも高く維持した状態で第
１ゲート電極および第２ゲート電極の各側壁直下近傍の
領域における電界を緩和することができる。

【００８５】好ましくは、ゲートとドレインとが交差接
続された１対のドライバトランジスタと、各ドライバト
ランジスタのドレインと電源との間にそれぞれ接続され
た負荷素子とからなるフリップフロップと、各ドライバ
トランジスタのドレインと１対のビット線との間にそれ
ぞれ接続され、かつ、ゲートがワード線に接続されたア
クセストランジスタとを含むスタティックメモリセルを
備え、アクセストランジスタのドレイン領域は第３不純
物領域および第４不純物領域であり、アクセストランジ
スタのソース領域は第２不純物領域を含み、ドライバト
ランジスタのドレイン領域は第２不純物領域を含み、ド
ライバトランジスタのソース領域は第１不純物領域およ
び前記第５不純物領域であり、ドライバトランジスタの
ゲートは第１ゲート電極であり、ドライバトランジスタ
のゲートは第１ゲート電極であることによって、スタテ
ィックメモリセルにおけるドライバトランジスタのしき
い値電圧をアクセストランジスタのしきい値電圧よりも
高く設定することができる。また、ドライバトランジス
タの電流駆動能力が向上する。これにより、ベータ比が
向上してスタティックノイズマージンが向上する。その
結果、メモリセルの動作が安定する。

【図面の簡単な説明】

【図１】 本発明の実施の形態１に係る半導体装置の一
断面図である。

【図２】 同実施の形態において、図１に示す半導体装
置の一平面図である。

【図３】 同実施の形態において、図１に示す半導体装
置の製造方法の一工程を示す断面図である。

【図４】 同実施の形態において、図３に示す工程の後
に行なわれる工程を示す断面図である。

【図５】 同実施の形態において、図４に示す工程の後
に行なわれる工程を示す断面図である。

【図６】 同実施の形態において、図５に示す工程の一
平面図である。

【図７】 同実施の形態において、図５に示す工程にお
ける複数のメモリセルの構造を示す一平面図である。

【図８】 同実施の形態において、図５に示す工程の後
に行なわれる工程を示す断面図である。

【図９】 同実施の形態において、図８に示す工程にお
ける一平面図である。

【図１０】 同実施の形態において、図８に示す工程の
後に行なわれる工程を示す断面図である。

【図１１】 同実施の形態において、図１０に示す工程
における一平面図である。

【図１２】 同実施の形態において、図１０に示す工程
の後に行なわれる工程を示す断面図である。

【図１３】 同実施の形態において、図１２に示す工程
における一平面図である。

【図１４】 同実施の形態において、各トランジスタの
しきい値電圧のゲート長依存性を示す図である。

【図１５】 本発明の実施の形態２に係る半導体装置の
一断面図である。

【図１６】 同実施の形態において、図１５に示す半導
体装置の製造方法の一工程を示す断面図である。

【図１７】 同実施の形態において、図１６に示す工程
における一平面図である。

【図１８】 本発明の実施の形態３に係る半導体装置の
一断面図である。

【図１９】 本発明の実施の形態４に係る半導体装置の
一断面図である。

【図２０】 従来のＳＲＡＭのメモリセルの等価回路を
示す図であり、（ａ）は１つのメモリセルの等価回路を
示す図であり、（ｂ）はフリップフロップ回路の等価回
路を示す図である。

【図２１】 ＳＲＡＭのメモリセルの入出力特性を示す
図である。

【図２２】 ＳＲＡＭのメモリセルのスタンドバイ時に
おける入出力特性を示す図である。

【図２３】 ＳＲＡＭのメモリセルの読出し時における
入出力特性を示す図である。

【図２４】 ＳＲＡＭのメモリセルの書込み時における
入出力特性を示す図である。

【符号の説明】

１ ｎ型のシリコン基板、２ フィールド絶縁膜、３
ｐ型ウェル、４ ゲート絶縁膜、５ａ、５ｄ ワード
線、５ｂ、５ｃ ゲート電極、６ａ ｎ^- 型ドレイン領
域、６ｂ ｎ^- 型ソース・ドレイン領域、６ｃ ｎ^- 型
ソース領域、７ａ〜７ｆ 側壁酸化膜，８ａ ｎ⁺ 型ド
レイン領域、８ｂ ｎ⁺ 型ソース・ドレイン領域、８ｃ
ｎ⁺ 型ソース領域、９ フォトレジスト、１０ ｎ⁺⁺
型ソース領域、１１、１３、２０ シリコン酸化膜、１
２ａ、１２ｂ、１２ｃ 不純物領域、１４ａ〜１４ｃ
コンタクトホール、１５ａ、１５ｂ 配線、１６ 層間
絶縁膜、１７ａ、１７ｂ ビット線コンタクトホール、
１８ａ、１８ｂ ビット線、１９ チタンシリサイド
膜、ｄ１ ドライバトランジスタ、Ａ１ アクセストラ
ンジスタ、Ｌ１ ＴＦＴトランジスタ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主表面に形成された第１導
   電型領域と、 前記第１導電型領域の主表面において、それぞれ距離を
   隔てて形成された第１の不純物濃度を有する第２導電型
   の第１不純物領域、第２不純物領域および第３不純物領
   域と、 主表面において前記第３不純物領域内に形成され、前記
   第３不純物領域よりも深く、前記第１の不純物濃度より
   も高い第２の不純物濃度を有する第２導電型の第４不純
   物領域と、 前記第１不純物領域および前記第２不純物領域によって
   挟まれた前記第１導電型領域の表面上にゲート絶縁膜を
   介在させて形成された第１ゲート電極と、 前記第２不純物領域および前記第３不純物領域によって
   挟まれた前記第１導電型領域の表面上にゲート絶縁膜を
   介在させて形成された第２ゲート電極と、 主表面において前記第１不純物領域内に形成され、前記
   第２不純物領域よりも深く、前記第２の不純物濃度より
   も高い第３の不純物濃度を有する第２導電型の第５不純
   物領域とを備えた、半導体装置。
2. 【請求項２】 前記第５不純物領域の表面上にのみ形成
   された導電層を含む、請求項１記載の半導体装置。
3. 【請求項３】 前記導電層は金属シリサイド膜である、
   請求項２記載の半導体装置。
4. 【請求項４】 主表面において前記第２不純物領域内に
   形成され、前記第１の不純物濃度よりも高く前記第３の
   不純物濃度よりも低い第４の不純物濃度を有し、前記第
   ２不純物領域よりも深く前記第５不純物領域よりも浅い
   第２導電型の第６不純物領域を含む、請求項１〜３のい
   ずれかに記載の半導体装置。
5. 【請求項５】 ゲートとドレインとが交差接続された１
   対のドライバトランジスタと、各ドライバトランジスタ
   のドレインと電源との間にそれぞれ接続された負荷素子
   とからなるフリップフロップと、 各ドライバトランジスタのドレインと１対のビット線と
   の間にそれぞれ接続され、かつ、ゲートがワード線に接
   続されたアクセストランジスタとを含むスタティックメ
   モリセルを備え、 前記アクセストランジスタのドレイン領域は、前記第３
   不純物領域および前記第４不純物領域であり、 前記アクセストランジスタのソース領域は、前記第２不
   純物領域を含み、 前記アクセストランジスタのゲートは前記第２ゲート電
   極であり、 前記ドライバトランジスタのドレイン領域は前記第２不
   純物領域を含み、 前記ドライバトランジスタのソース領域は前記第１不純
   物領域および前記第５不純物領域であり、 前記ドライバトランジスタのゲートは前記第１ゲート電
   極である、請求項１〜４のいずれかに記載の半導体装
   置。