JPH0461377A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0461377A JPH0461377A JP2173329A JP17332990A JPH0461377A JP H0461377 A JPH0461377 A JP H0461377A JP 2173329 A JP2173329 A JP 2173329A JP 17332990 A JP17332990 A JP 17332990A JP H0461377 A JPH0461377 A JP H0461377A
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- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体メモリに関し、特に、ＭＯＳスタティ
ックＲＡＭに適用して好適なものである。
ックＲＡＭに適用して好適なものである。
本発明は、一対のドライバトランジスタと一対の負荷と
から成るフリップフロップ回路と一対のアクセストラン
ジスタとによりメモリセルが構成される半導体メモリに
おいて、アクセストランジスタのチャネル領域の下部の
不純物濃度をドライバトランジスタのチャネル領域の下
部の不純物濃度よりも低くすることによって、低電圧動
作が可能な半導体メモリを実現することができるように
したものである。
から成るフリップフロップ回路と一対のアクセストラン
ジスタとによりメモリセルが構成される半導体メモリに
おいて、アクセストランジスタのチャネル領域の下部の
不純物濃度をドライバトランジスタのチャネル領域の下
部の不純物濃度よりも低くすることによって、低電圧動
作が可能な半導体メモリを実現することができるように
したものである。
近年、ＭＯ３ＬＳＩにおいては、ＭＯＳ）ランジスタの
微細化の進展に伴い短チヤネル効果が顕著になるにつれ
て、この短チヤネル効果を防止するために、ＭＯＳトラ
ンジスタが形成されるウェルの不純物濃度が高くなって
きている。この結果、基板バイアス効果が無視すること
ができない程に大きくなってきた。このため、例えばＭ
ＯＳスタティックＲＡＭにおいては、アクセストランジ
スタの動作時のしきい値電圧■、工が上昇し、データ保
持能力が低下してしまうという問題があった。
微細化の進展に伴い短チヤネル効果が顕著になるにつれ
て、この短チヤネル効果を防止するために、ＭＯＳトラ
ンジスタが形成されるウェルの不純物濃度が高くなって
きている。この結果、基板バイアス効果が無視すること
ができない程に大きくなってきた。このため、例えばＭ
ＯＳスタティックＲＡＭにおいては、アクセストランジ
スタの動作時のしきい値電圧■、工が上昇し、データ保
持能力が低下してしまうという問題があった。
すなわち、ＭＯＳスタティックＲＡＭの特性を決める電
源電圧■。の最小値ＶＣＣａｉｒ＋は、次式で与えられ
る。
源電圧■。の最小値ＶＣＣａｉｒ＋は、次式で与えられ
る。
Ｖ ＣＣｍｉ、、＝ （ドライバトランジスタのＶＴＭ
）＋（アクセストランジスタのＶＴＭ）＋ΔＶＴＩＩこ
の式の最後の項が基板バイアス効果によるアクセストラ
ンジスタのＶＴ）Ｉの変化分を示す。この式かられかる
ように、基板バイアス効果が大きい程、すなわちΔＶｙ
１４が大きい程ＶＣＣｅｈ４ｎが大きくなり、ＭＯＳス
タティックＲＡＭの性能が低下する。
）＋（アクセストランジスタのＶＴＭ）＋ΔＶＴＩＩこ
の式の最後の項が基板バイアス効果によるアクセストラ
ンジスタのＶＴ）Ｉの変化分を示す。この式かられかる
ように、基板バイアス効果が大きい程、すなわちΔＶｙ
１４が大きい程ＶＣＣｅｈ４ｎが大きくなり、ＭＯＳス
タティックＲＡＭの性能が低下する。
［発明が解決しようとする課題〕
上述のように、基板バイアス効果によるアクセストラン
ジスタのＶＴＮの上昇がＭＯＳスタティックＲＡＭの性
能の低下を招いていた。
ジスタのＶＴＮの上昇がＭＯＳスタティックＲＡＭの性
能の低下を招いていた。
従って本発明の目的は、基板バイアス効果によるアクセ
ストランジスタのしきい値電圧の上昇を抑え、低電圧動
作が可能な半導体メモリを実現することができる半導体
メモリを提供することにある。
ストランジスタのしきい値電圧の上昇を抑え、低電圧動
作が可能な半導体メモリを実現することができる半導体
メモリを提供することにある。
（課題を解決するための手段〕
上記目的を達成するために、本発明は、一対のドライバ
トランジスタ（Ｑ、、Ｑ、）と一対の負荷とから成るフ
リップフロップ回路と一対のアクセストランジスタ（Ｑ
ユ、Ｑ、）とによりメモリセルが構成される半導体メモ
リにおいて、アクセストランジスタ（Ｑ、、Ｑ、）のチ
ャネル領域の下部の不純物濃度がドライバトランジスタ
（Ｑｌ。
トランジスタ（Ｑ、、Ｑ、）と一対の負荷とから成るフ
リップフロップ回路と一対のアクセストランジスタ（Ｑ
ユ、Ｑ、）とによりメモリセルが構成される半導体メモ
リにおいて、アクセストランジスタ（Ｑ、、Ｑ、）のチ
ャネル領域の下部の不純物濃度がドライバトランジスタ
（Ｑｌ。
Ｑ、）のチャネル領域の下部の不純物濃度よりも低い。
ｒ作用〕
上述のように構成された本発明の半導体メモリによれば
、アクセストランジスタ（Ｑ、、Ｑ、）のチャネル領域
の下部の不純物濃度がドライバトランジスタ（Ｑ、、Ｑ
、）のチャネルの下部の不純物濃度よりも低いため、そ
の分だけ基板バイアス効果によるアクセストランジスタ
（Ｑ、、Ｑ、）のしきい値電圧の上昇を抑えることがで
きる。このため、■Ｃｅ１ｌ！２１を低く抑えることが
できる。これによって、低電圧動作が可能な半導体メモ
リを実現することができる。
、アクセストランジスタ（Ｑ、、Ｑ、）のチャネル領域
の下部の不純物濃度がドライバトランジスタ（Ｑ、、Ｑ
、）のチャネルの下部の不純物濃度よりも低いため、そ
の分だけ基板バイアス効果によるアクセストランジスタ
（Ｑ、、Ｑ、）のしきい値電圧の上昇を抑えることがで
きる。このため、■Ｃｅ１ｌ！２１を低く抑えることが
できる。これによって、低電圧動作が可能な半導体メモ
リを実現することができる。
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第２図はＭＯＳスタティックＲＡＭのメモリセル内の標
準的なトランジスタ配置を示す。
準的なトランジスタ配置を示す。
第２図において、Ｑ、 、 Ｑ、はメモリセルを構成す
る一対のドライバトランジスタを示し、Ｑ、。
る一対のドライバトランジスタを示し、Ｑ、。
Ｑ４はメモリセルを構成する一対のアクセストランジス
タを示す、Ｇ、、Ｇ、はそれぞれドライバトランジスタ
Ｑ５．（ｌｂのゲート電極を示す。また、ＷＬはアクセ
ストランジスタＱｚ、Ｑ４のゲート電極を構成するワー
ド線を示す。第２図中、点線で囲まれた領域がチャネル
領域である。
タを示す、Ｇ、、Ｇ、はそれぞれドライバトランジスタ
Ｑ５．（ｌｂのゲート電極を示す。また、ＷＬはアクセ
ストランジスタＱｚ、Ｑ４のゲート電極を構成するワー
ド線を示す。第２図中、点線で囲まれた領域がチャネル
領域である。
この実施例においては、アクセストランジスタＱｓ、Ｑ
４のチャネル領域下部の不純物濃度は、ドライバトラン
ジスタＱ、、Ｑ、のチャネル領域下部の不純物濃度より
も低くなっている。
４のチャネル領域下部の不純物濃度は、ドライバトラン
ジスタＱ、、Ｑ、のチャネル領域下部の不純物濃度より
も低くなっている。
このようにアクセストランジスタＱ、、Ｑ、のチャネル
領域下部の不純物濃度をドライバトランジスタＱ３．Ｑ
、のチャネル領域下部の不純物濃度よりも低くする方法
について説明すると次の通りである。
領域下部の不純物濃度をドライバトランジスタＱ３．Ｑ
、のチャネル領域下部の不純物濃度よりも低くする方法
について説明すると次の通りである。
第１図はアクセストランジスタ形成部の断面を示す。第
１図に示すように、例えばｎ型シリコン（Ｓｉ ）基板
のような半導体基板１中にｐウェル２を形成し、５４０
ｇ膜のようなフィールド絶縁ＷＩ３を選択的に形成して
素子間分離を行った後、このフィールド絶縁膜３で囲ま
れた活性領域の表面に熱酸化法により５ｉＯ１膜のよう
な絶縁膜を形成する。
１図に示すように、例えばｎ型シリコン（Ｓｉ ）基板
のような半導体基板１中にｐウェル２を形成し、５４０
ｇ膜のようなフィールド絶縁ＷＩ３を選択的に形成して
素子間分離を行った後、このフィールド絶縁膜３で囲ま
れた活性領域の表面に熱酸化法により５ｉＯ１膜のよう
な絶縁膜を形成する。
次に、この絶縁膜を介して比較的高いエネルギーで例え
ばリン（Ｐ）のようなｎ型不純物をチャネル領域の下部
にイオン注入する。具体的には、例えばＰを１１０ｋｅ
Ｖのエネルギーでイオン注入する。なお、Ｐの代わりに
例えばヒ素（Ａｓ）を用いることも可能である。
ばリン（Ｐ）のようなｎ型不純物をチャネル領域の下部
にイオン注入する。具体的には、例えばＰを１１０ｋｅ
Ｖのエネルギーでイオン注入する。なお、Ｐの代わりに
例えばヒ素（Ａｓ）を用いることも可能である。
このｎ型不純物のイオン注入によって、チ＋ネ絵領域下
部のＰウェル２の不純物濃度が低くなる。
部のＰウェル２の不純物濃度が低くなる。
第１図において、この注入不純物の分布のピークに相当
する位置にＸ印を付けた。ここで、この位置は、例えば
、アクセストランジスタＱ、、Ｑ。
する位置にＸ印を付けた。ここで、この位置は、例えば
、アクセストランジスタＱ、、Ｑ。
のゲートに印加されるゲート電圧ｖ、〉ｖＴＨでかつ基
板バイアス■、が印加された時に空乏層が伸びる領域に
相当する。基板バイアスｖ１は具体的には例えば−１，
５ｖである。
板バイアス■、が印加された時に空乏層が伸びる領域に
相当する。基板バイアスｖ１は具体的には例えば−１，
５ｖである。
次に、上述の絶縁膜をエツチング除去した後、フィール
ド絶縁膜３で囲まれた活性領域の表面に熱酸化法により
ＳｉＯ□膜のようなゲート絶縁膜４を形成した後、標準
的なＭＯＳスタティックＲＡＭの製造方法に従って工程
を進めて目的とするＭＯＳスタティックＲＡＭを完成さ
せる。
ド絶縁膜３で囲まれた活性領域の表面に熱酸化法により
ＳｉＯ□膜のようなゲート絶縁膜４を形成した後、標準
的なＭＯＳスタティックＲＡＭの製造方法に従って工程
を進めて目的とするＭＯＳスタティックＲＡＭを完成さ
せる。
以上のように、この実施例によれば、アクセストランジ
スタＱｓ、Ｑａのチャネル領域下部のｐウェル２の不純
物濃度を低くしているので、その分だけ基板バイアス効
果を抑えることができ、従ってこの基板バイアス効果に
よるアクセストランジスタＱ、、Ｑ、のしきい値電圧Ｖ
ＴＨの上昇を抑えることができる。これによって、ＶＣ
ＣａＭｎを低く抑えることができるので、低電圧動作が
可能なＭＯＳスタティックＲＡＭを実現することができ
る。
スタＱｓ、Ｑａのチャネル領域下部のｐウェル２の不純
物濃度を低くしているので、その分だけ基板バイアス効
果を抑えることができ、従ってこの基板バイアス効果に
よるアクセストランジスタＱ、、Ｑ、のしきい値電圧Ｖ
ＴＨの上昇を抑えることができる。これによって、ＶＣ
ＣａＭｎを低く抑えることができるので、低電圧動作が
可能なＭＯＳスタティックＲＡＭを実現することができ
る。
この実施例による方法は、高抵抗負荷型メモリセルを用
いるＭＯＳスタティックＲＡＭ及び完全ＣＭＯ３型メモ
型上モリセルるＭＯＳスタティックＲＡＭのいずれにも
通用することが可能である。
いるＭＯＳスタティックＲＡＭ及び完全ＣＭＯ３型メモ
型上モリセルるＭＯＳスタティックＲＡＭのいずれにも
通用することが可能である。
ところで、完全ＣＭＯ３型メモ型上モリセルるＭＯＳス
タティックＲＡＭにおいては、多結晶Ｓｉ膜を用いたｐ
チャネル薄膜トランジスタ（ＴＰＴ）が負荷として用い
られている。しかし、この多結晶Ｓｉ膜を用いたｐチャ
ネルＴＰＴは、多結晶Ｓｉ膜の結晶性が良好でないこと
から、ソース・ドレイン間のリーク電流が大きい。この
ため、このリーク電流を低減させるために従来より種々
の工夫がなされている。その−例を第５図に示す。第５
図において、符号１０１は図示省略した基板上に形成さ
れた眉間絶縁膜、１０２はｐチャネルＴＰＴのゲート電
極、１０３はゲート絶縁膜、１０４はチャネル領域を構
成する多結晶５１ｗ１．１０４ａ。
タティックＲＡＭにおいては、多結晶Ｓｉ膜を用いたｐ
チャネル薄膜トランジスタ（ＴＰＴ）が負荷として用い
られている。しかし、この多結晶Ｓｉ膜を用いたｐチャ
ネルＴＰＴは、多結晶Ｓｉ膜の結晶性が良好でないこと
から、ソース・ドレイン間のリーク電流が大きい。この
ため、このリーク電流を低減させるために従来より種々
の工夫がなされている。その−例を第５図に示す。第５
図において、符号１０１は図示省略した基板上に形成さ
れた眉間絶縁膜、１０２はｐチャネルＴＰＴのゲート電
極、１０３はゲート絶縁膜、１０４はチャネル領域を構
成する多結晶５１ｗ１．１０４ａ。
１０４ｂはソース領域またはドレイン領域を構成する例
えばｐ゛型の拡散層を示す、第５図に示すように、この
例においては、ｐチャネルＴＰＴのゲート電極１０２と
ソース領域またはドレイン領域を構成するｐ゛型の拡散
層１０４ａ、１０４ｂとが重ならないようにオフセット
領域を設けることにより、ソース・ドレイン間のリーク
電流を低減させるようにしている。しかし、この方法は
必ずしも有効であるとは言えない、そこで、次にこのＰ
チャネルＴＰＴのソース・ドレイン間のリーク電流をよ
り有効に抑えることができる方法について第３図及び第
４図を参照しながら説明する。
えばｐ゛型の拡散層を示す、第５図に示すように、この
例においては、ｐチャネルＴＰＴのゲート電極１０２と
ソース領域またはドレイン領域を構成するｐ゛型の拡散
層１０４ａ、１０４ｂとが重ならないようにオフセット
領域を設けることにより、ソース・ドレイン間のリーク
電流を低減させるようにしている。しかし、この方法は
必ずしも有効であるとは言えない、そこで、次にこのＰ
チャネルＴＰＴのソース・ドレイン間のリーク電流をよ
り有効に抑えることができる方法について第３図及び第
４図を参照しながら説明する。
第３図において、符号１１は図示省略した基板上に形成
された眉間絶縁膜、１２はｐチャネルＴＰＴのゲート電
極、１３はゲート絶縁膜、１４はチャネル領域を構成す
る多結晶Ｓｉ膜、１４ａ、１４ｂはソース領域またはド
レイン領域を構成する例えばｐ゛型の拡散層を示す。
された眉間絶縁膜、１２はｐチャネルＴＰＴのゲート電
極、１３はゲート絶縁膜、１４はチャネル領域を構成す
る多結晶Ｓｉ膜、１４ａ、１４ｂはソース領域またはド
レイン領域を構成する例えばｐ゛型の拡散層を示す。
この例においては、チャネル領域を構成する多結晶Ｓｉ
膜１４上に、ゲート電極１２に対向するように、絶縁膜
１５を介して電極１６が形成されている。そして、この
電極１６に逆バイアスが印加される。ここで、この電極
１６に印加される逆バイアスは、このｐチャネルＴＰＴ
に対する基板バイアスに相当するものである。
膜１４上に、ゲート電極１２に対向するように、絶縁膜
１５を介して電極１６が形成されている。そして、この
電極１６に逆バイアスが印加される。ここで、この電極
１６に印加される逆バイアスは、このｐチャネルＴＰＴ
に対する基板バイアスに相当するものである。
このように電極工６に逆バイアスを印加することにより
、ＰチャネルＴＰＴのソース・ドレイン間のリークバス
となる反転層の形成が電界効果により抑えられ、これに
よってソース・ドレイン間のリーク電流が抑えられる。
、ＰチャネルＴＰＴのソース・ドレイン間のリークバス
となる反転層の形成が電界効果により抑えられ、これに
よってソース・ドレイン間のリーク電流が抑えられる。
すなわち、第４図に示すように、電極１６に逆バイアス
Ｖ （＞０）を印加することにより、絶縁膜１５との界
面近傍の多結晶５１Ｍ１４中に反転層が形成されるのが
防止され、これによってサブスレッシシルト領域のソー
ス・ドレイン間リーク電流を低減させることができる。
Ｖ （＞０）を印加することにより、絶縁膜１５との界
面近傍の多結晶５１Ｍ１４中に反転層が形成されるのが
防止され、これによってサブスレッシシルト領域のソー
ス・ドレイン間リーク電流を低減させることができる。
なお、第４図において、Ｅｃ、Ｅｖはそれぞれ伝導帯の
下端及び上端のエネルギー、Ｅ。
下端及び上端のエネルギー、Ｅ。
はフェルミエネルギー、■６はゲート電極１２に印加さ
れるゲート電圧を示す。
れるゲート電圧を示す。
この例によれば、待機時消費電流の小さいＭＯＳスタテ
ィックＲＡＭを実現することができる。
ィックＲＡＭを実現することができる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
〔発明の効果］
以上説明したように、本発明は、アクセストランジスタ
のチャネル領域の下部の不純物濃度がドライバトランジ
スタのチャネル領域の下部の不純物濃度よりも低いので
、基板バイアス効果によるアクセストランジスタのしき
い値電圧の上昇を抑えることができ、これによって低電
圧動作が可能な半導体メモリを実現することができる。
のチャネル領域の下部の不純物濃度がドライバトランジ
スタのチャネル領域の下部の不純物濃度よりも低いので
、基板バイアス効果によるアクセストランジスタのしき
い値電圧の上昇を抑えることができ、これによって低電
圧動作が可能な半導体メモリを実現することができる。
第１図は本発明の一実施例を説明するための断面図、第
２図はＭＯＳスタティックＲＡＭのメモリセル内のトラ
ンジスタ配置の例を示す平面図、第３図は完全ＣＭＯ３
型Ｏ３ＳスタティックＲＡＭのメモリセルの負荷として
用いられるｐチャネルＴＰＴのソース・ドレイン間リー
ク電流を低減させる方法を説明するための断面図、第４
図はｐチャネルＴＰＴのソース・トレイン間リーク電流
が低減される理由を説明するためのエネルギーバンド図
、第５図は従来技術を説明するための断面図である。 図面における主要な符号の説明 に半導体基板、 ２：Ｐウェル、 ３：フィールド絶縁
膜、 ４：ゲート絶縁膜、 Ｑ、、Ｑ、：ドライバトランジスタ、 Ｑ、、Ｑ、：アクセストランジスタ。
２図はＭＯＳスタティックＲＡＭのメモリセル内のトラ
ンジスタ配置の例を示す平面図、第３図は完全ＣＭＯ３
型Ｏ３ＳスタティックＲＡＭのメモリセルの負荷として
用いられるｐチャネルＴＰＴのソース・ドレイン間リー
ク電流を低減させる方法を説明するための断面図、第４
図はｐチャネルＴＰＴのソース・トレイン間リーク電流
が低減される理由を説明するためのエネルギーバンド図
、第５図は従来技術を説明するための断面図である。 図面における主要な符号の説明 に半導体基板、 ２：Ｐウェル、 ３：フィールド絶縁
膜、 ４：ゲート絶縁膜、 Ｑ、、Ｑ、：ドライバトランジスタ、 Ｑ、、Ｑ、：アクセストランジスタ。
Claims (1)
- 【特許請求の範囲】 一対のドライバトランジスタと一対の負荷とから成るフ
リップフロップ回路と一対のアクセストランジスタとに
よりメモリセルが構成される半導体メモリにおいて、 上記アクセストランジスタのチャネル領域の下部の不純
物濃度が上記ドライバトランジスタのチャネル領域の下
部の不純物濃度よりも低いことを特徴とする半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173329A JPH0461377A (ja) | 1990-06-29 | 1990-06-29 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173329A JPH0461377A (ja) | 1990-06-29 | 1990-06-29 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461377A true JPH0461377A (ja) | 1992-02-27 |
Family
ID=15958416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2173329A Pending JPH0461377A (ja) | 1990-06-29 | 1990-06-29 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461377A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0610927A3 (en) * | 1993-02-10 | 1997-01-22 | Mitsubishi Electric Corp | SRAM memory structure and an associated manufacturing process. |
| US6268627B1 (en) | 1998-06-09 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having impurity regions with varying impurity concentrations |
| US6404024B1 (en) | 1999-08-30 | 2002-06-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6638803B2 (en) | 2000-01-18 | 2003-10-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| JP2008097624A (ja) * | 2007-11-05 | 2008-04-24 | National Institute Of Advanced Industrial & Technology | ３次元データからの特徴抽出方法および装置 |
-
1990
- 1990-06-29 JP JP2173329A patent/JPH0461377A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0610927A3 (en) * | 1993-02-10 | 1997-01-22 | Mitsubishi Electric Corp | SRAM memory structure and an associated manufacturing process. |
| EP0834924A3 (en) * | 1993-02-10 | 1998-04-15 | Mitsubishi Denki Kabushiki Kaisha | SRAM memory structure and manufacturing method thereof |
| US6268627B1 (en) | 1998-06-09 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having impurity regions with varying impurity concentrations |
| DE19860119C2 (de) * | 1998-06-09 | 2003-04-30 | Mitsubishi Electric Corp | SRAM-Halbleiterspeichervorrichtung |
| US6404024B1 (en) | 1999-08-30 | 2002-06-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6638803B2 (en) | 2000-01-18 | 2003-10-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| JP2008097624A (ja) * | 2007-11-05 | 2008-04-24 | National Institute Of Advanced Industrial & Technology | ３次元データからの特徴抽出方法および装置 |
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