JPH11354702A - 直付リ―ド線を備えるｉｃチップパッケ―ジ - Google Patents

直付リ―ド線を備えるｉｃチップパッケ―ジ

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JPH11354702A
JPH11354702A JP11152080A JP15208099A JPH11354702A JP H11354702 A JPH11354702 A JP H11354702A JP 11152080 A JP11152080 A JP 11152080A JP 15208099 A JP15208099 A JP 15208099A JP H11354702 A JPH11354702 A JP H11354702A
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  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 オン抵抗を低減すると共に、放熱特性に優
れた半導体デバイス構造を提供する。 【解決手段】 半導体デバイスは上側或いは下側表面
上にコンタクト領域を有する半導体チップを備える。第
１及び第２のリードアセンブリはそれぞれ、導電性材料
の半硬質シートから形成され、半導体チップのコンタク
ト領域のそれぞれ別々の１つに取着されるリードアセン
ブリコンタクトを備える。また第１及び第２のリードア
センブリはそれぞれ、リードアセンブリコンタクトに接
続され、そこから延在する少なくとも１本のリード線を
備える。封入体が半導体チップ、第１のリードアセンブ
リのリードアセンブリコンタクト及び第２のリードアセ
ンブリのリードアセンブリコンタクトを封入する。リー
ドアセンブリをチップに直結することによりパッケージ
が関与する電気的及び熱的抵抗は低くなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに関
連し、詳細には直付リード線を備える集積回路（ＩＣ）
チップパッケージに関連する。
【０００２】
【従来の技術】電力半導体、特にパワーＭＯＳＦＥＴの
分野では製品の性能は、高電流時に理想的なスイッチと
して動作する能力により確定される。それゆえその性能
は、オフ状態時にほぼ無限抵抗を与え、オン状態時にほ
ぼゼロ抵抗を与える能力に依存する。
【０００３】パワーＭＯＳＦＥＴ技術における最近の進
歩により、パワーＭＯＳＦＥＴデバイスの半導体構成要
素のオン状態抵抗は著しく低減されているが、コンタク
ト金属配線抵抗及びパッケージ抵抗がデバイスのオン状
態抵抗のかなりの部分を占めている。従ってオン状態抵
抗をさらに著しく低減するために、金属配線抵抗及びパ
ッケージ抵抗が低減されなければならない。
【０００４】さらにパワーＭＯＳＦＥＴデバイスの抵抗
は熱を発生するが、高性能を維持するためには熱は除去
されなければならない。パワーＭＯＳＦＥＴデバイスの
冷却は現在のデバイス構造により根本的に制限される。
縦型パワーＭＯＳＦＥＴデバイスの場合においても、パ
ワーＭＯＳＦＥＴデバイスにおいて発生する熱の大部分
は半導体ダイの上側１０ミクロンにおいて発生する。セ
ラミックパッケージのような熱伝導性パッケージは高価
であるため、典型的にはプラスチックのような断熱性パ
ッケージ材料が用いられる。こうして冷却表面に到達す
るためには、ダイの上側表面付近で発生した熱は、熱の
総量の一部しか伝導することができないボンディングワ
イヤ及びリード線或いはその半導体の何れかを介してダ
イの背面側まで伝達されなければならない。シリコンの
熱伝導性は著しく変化させることはできないため、熱の
除去を著しく改善ためには、ダイの上側から良好に熱を
移動させるデバイス構造にする必要がある。
【０００５】
【発明が解決しようとする課題】オン抵抗を低減すると
共に、放熱特性に優れた半導体デバイス構造を提供す
る。
【０００６】
【課題を解決するための手段】従って従来技術の不都合
な点及び欠点を処理する半導体デバイスが必要とされ
る。特にパッケージからの電気的及び熱的抵抗を低減し
た半導体デバイスが必要とされる。
【０００７】従って改善された半導体デバイスが開示さ
れる。ある実施例では、半導体デバイスは上側或いは下
側表面の何れかに複数のコンタクト領域を有する半導体
チップを備える。第１のリードアセンブリは、導電性材
料からなる半硬質のシートから形成され、半導体チップ
のコンタクト領域の１つに取着されるリードアセンブリ
コンタクトを備える。第１のリードアセンブリは、リー
ドアセンブリコンタクトに接続され、そこから延在する
少なくとも１本のリード線を備える。第２のリードアセ
ンブリも導電性材料の半硬質のシートから形成されてお
り、半導体チップのコンタクト領域の別の１つに取着さ
れるリードアセンブリコンタクトを備える。第２のリー
ドアセンブリは、リードアセンブリコンタクトに接続さ
れ、そこから延在する少なくとも１本のリード線を備え
る。封入体が半導体チップ、第１のリードアセンブリの
リードアセンブリコンタクト及び第２のリードアセンブ
リのリードコンタクトを封入する。
【０００８】本発明の技術的な利点は、半導体デバイス
においてパッケージが関与する電気的及び熱的抵抗が低
いという点である。本発明の別の技術的な利点は、チッ
プよりも小さなチップコンタクト領域を有するリードフ
レームが用いられ、それによりパッケージサイズが小さ
くなり、プリント回路基板上で利用可能な制限された表
面積をより有効に利用できるという点である。さらに別
の技術的な利点は、半導体デバイスがリード線付パッケ
ージ或いはリードレスチップキャリアパッケージの何れ
として形成されてもよいという点である。
【０００９】
【発明の実施の形態】本発明の特徴及び利点をより完全
に理解するために、ここで添付の図面と共に取り上げら
れる以下の説明を参照されたい。
【００１０】本発明の好適な実施例及びその利点は、図
１Ａ〜図８Ｂの図面を参照することにより明確に理解さ
れよう。同様の参照番号が、種々の図面における同様の
及び対応する部品を示すために用いられる。
【００１１】図１Ａ及び図１Ｂでは、本発明に従って構
成されたパワーＭＯＳＦＥＴパッケージ１０がそれぞれ
平面図及び断面図にて示される。パワーＭＯＳＦＥＴパ
ッケージ１０では、パワーＭＯＳＦＥＴチップ或いはダ
イ１２が共通のコンタクト領域により駆動される縦型Ｍ
ＯＳＦＥＴ（明示されず）のアレイを備える。パワーＭ
ＯＳＦＥＴチップ１２は、例えば１９９７年９月９日に
Ｒｉｃｈａｒｄ Ｋ．Ｗｉｌｌｉａｍｓ及びＭｏｈａｍ
ｍａｄ Ｋａｓｅｍに付与された「Ｖｅｒｔｉｃａｌ
Ｐｏｗｅｒ ＭＯＳＦＥＴ Ｈａｖｉｎｇ Ｔｈｉｃｋ
ＭｅｔａｌＬａｙｅｒ ｔｏ Ｒｅｄｕｃｅ Ｄｉｓ
ｔｒｉｂｕｔｅｄ Ｒｅｓｉｓｔａｎｃｅ」というタイ
トルの米国特許第５，６６５，９９６号に従って製造す
ることができ、該特許は参照して本明細書の一部として
いる。別法ではチップ１２は任意の半導体集積回路チッ
プであってもよい。
【００１２】チップ１２の上側のソースコンタクト領域
１４及びゲートコンタクト領域１６はそれぞれアルミニ
ウム、ニッケル或いは銅のような導電性金属から形成さ
れる金属配線層で覆われる。同様にチップ下側のドレイ
ンコンタクト領域（図示せず）も金属配線層で覆われ
る。ソースリードアセンブリ１８はチップ１２のソース
コンタクト領域１４と接触するコンタクト領域１８ａを
備える。ソースリードアセンブリ１８のコンタクト領域
１８ａは、電気的導電性接着層１９によりチップ１７ソ
ースコンタクト領域１４と接触状態に保持される。３本
のソースリード線１８ｂはコンタクト領域１８ａから延
在し、プリント回路基板との電気的コンタクトを与え
る。
【００１３】リードアセンブリ１８は、例えば２５０ミ
クロン（約０．０１インチ）の厚さを有する銅合金のよ
うな金属のシートから形成される。リードアセンブリ１
８は、ここで記載される他のリードアセンブリも同様で
あるが、約１２７〜１２７０ミクロン（５〜５０ミル）
の厚さを有することが好ましい。アルミニウムのような
他の電気的導電性金属がソースリードアセンブリ１８に
用いられてもよい。
【００１４】ソースリードアセンブリ１８上のコンタク
ト領域１８ａは、ソースコンタクト領域１４の大部分と
の電気的コンタクトを保持する。コンタクト領域１８ａ
がソースコンタクト領域１４を形成する金属配線層より
厚いため、コンタクト領域１８ａはソースコンタクト領
域１４より分布抵抗が小さい。それゆえコンタクト領域
１８ａはソースコンタクト領域１４の表面間で生じる電
圧降下を排除するか或いは低減することができるが、そ
うでなければ従来のボンディングワイヤコンタクトのよ
うな小さな領域のコンタクトを用いて、ソースコンタク
ト領域１４の一部と電気的に接触する場合には、電圧降
下が生じてしまうであろう。またソースリード線１８ｂ
は、従来のボンディングワイヤより低い電気的抵抗をも
たらし、それによりパワーＭＯＳＦＥＴパッケージ１０
のパッケージ抵抗を著しく低減する。
【００１５】ソースリードアセンブリ１８と同様に、ゲ
ートリードアセンブリ２０はチップ１２のゲートコンタ
クト領域１６と接触するコンタクト領域２０ａを備え
る。ゲートリードアセンブリ２０のコンタクト領域２０
ａは、電気的導電性接着層１９によりチップ１２のゲー
トコンタクト領域１６と接触状態に保持される。ゲート
リードアセンブリ２０をゲートコンタクト領域１６に固
定する接着層１９部分は、当然ソースリードアセンブリ
１８をチップ１２のソースコンタクト領域１４に固定す
る接着層１９部分から分離される（非接触状態にな
る）。１本のゲートリード線２０ｂがコンタクト領域２
０ａから延在し、プリント回路基板との電気的コンタク
トを与える。
【００１６】同様にドレインリードアセンブリ２２は、
チップ１２の下側のドレインコンタクト領域と接触する
コンタクト領域２２ａ及びコンタクト領域２２ａから延
在する４本のドレインリード線２２ｂを備え、プリント
回路基板との電気的コンタクトを与える。ドレインリー
ドアセンブリ２２のコンタクト領域２２ａは、電気的導
電性接着層２３によりチップ１２のドレインコンタクト
領域と接触状態に保持される。
【００１７】プラスチック製封入体２４はチップ１２、
リードアセンブリ１８、２０及び２２のコンタクト領域
１８ａ、２０ａ及び２２ａ並びにリード線１８ｂ、２０
ｂ及び２２ｂの部分を封入する。封入体２４は、チップ
１２を外部から電気的及び熱的に絶縁し、同時にパワー
ＭＯＳＦＥＴパッケージ１０に構造的な支持及び剛性を
与える。封入体２４は、エポキシノボラック系成形材料
のような任意の既知の封入体であってもよい。
【００１８】パワーＭＯＳＦＥＴパッケージ１０の製造
工程を示すために、図２Ａ〜図２Ｄに、種々の製造段階
におけるパワーＭＯＳＦＥＴパッケージ１０の断面図を
示す。最初にパワーＭＯＳＦＥＴチップ１２がパターン
形成され、半導体ウエハから切取られる。第１のリード
フレームストリップ２６が、銅合金或いは他の金属から
なる半硬質の２５０ミクロン厚シートから打抜かれる。
リードフレームストリップ２６はソースリードアセンブ
リ１８及びゲートリードアセンブリ２０を含む。またリ
ードフレームストリップ２６はソースリードアセンブリ
１８及びゲートリードアセンブリ２０を共に保持し、さ
らにリードフレームストリップ２６を構造的に支持する
接続部分（明示せず）を備える。またリードフレームス
トリップ２６の接続部分は、ソースリードアセンブリ１
８及びゲートリードアセンブリ２０を、パワーＭＯＳＦ
ＥＴパッケージ１０と同時に製造されるいくつかの他の
パワーＭＯＳＦＥＴパッケージ（図示せず）用のソース
及びゲートリードアセンブリに接続する。
【００１９】図２Ａでは電気的導電性接着剤１９が、パ
ワーＭＯＳＦＥＴチップ１２のソースコンタクト領域１
４及びゲートコンタクト領域１６上に、別々に被着され
る。ここで記載される接着層１９及び他の接着層は、例
えば銀充填エポキシ或いはポリイミドペーストであって
もよい。別法では接着層１９は一連のハンダバンプ或い
は他の電気的導電性接着材料からなる。その後リードフ
レームストリップ２６はチップ１２の上側表面上で押圧
され、リードフレームストリップ２６のコンタクト領域
１８ａ及び２０ａが、それぞれソース及びゲートコンタ
クト領域１４及び１６に配列される。
【００２０】図２Ｂではチップ１２を反転し、第２の接
着層２３がチップ１２の下側のドレインコンタクト領域
上に被着される。第２の予備形成されたリードフレーム
ストリップ３２は、ドレインリードアセンブリ２２及び
いくつかの他のパワーＭＯＳＦＥＴパッケージのドレイ
ンリードアセンブリとトレインリードアセンブリ２２を
接続することができる接続部分（図示せず）を備える。
リードフレームストリップ３２のコンタクト領域２２ａ
はチップ１２のドレインコンタクト領域に対して押圧さ
れる。リードフレームストリップ３２は最初に、ドレイ
ンリード線２２ｂがリードフレームストリップ２６のソ
ース及びゲートリード線１８ｂ及び２０ｂとほぼ同一面
上をなすように成形される。その後チップ１２は図２Ｂ
に示される直立位置に再度反転される。その後接着層１
９及び２３は、必要に応じて硬化炉内で硬化される。
【００２１】上記ダイ取付過程に代わる方法として、チ
ップ１２の下側のドレインコンタクト領域上ではなく、
リードフレームストリップ３２のコンタクト領域２２ａ
上に第２の接着層２３を被着する方法がある。その後チ
ップ１２はリードフレームストリップ３２に対して押圧
され、リードフレームストリップ３２のコンタクト領域
２２ａがチップ１２上のドレインコンタクト領域に配列
される。さらに接着層１９及び２３は上記のように硬化
炉内で硬化されてもよい。この代替のダイ取付過程で
は、ダイの取付けに前にチップ１２を反転する必要がな
い。
【００２２】接着層１９及び２３を硬化する前に、リー
ドフレームストリップ２６及び３２の相対的な位置を保
持するために、リードフレームストリップは溶接、圧締
め或いははんだ付けのように機械的に固定する方法を用
いて互いに取着されることが好ましい。この取着により
リードアセンブリ１８、２０、及び２２が、互いに接触
してソースからドレイン或いはゲートからドレインへの
短絡が発生するのを防ぐ。取着手段は、接着層１９及び
２３が硬化した後、好ましくは以下に記載するトリミン
グ及び形成過程前或いはその最中の任意の時点で除去さ
れてもよい。
【００２３】図２Ｃではチップ１２は型内に配置され、
プラスチック製封入体２４がチップ１２及びリードフレ
ームストリップ２６及び３２部分の周囲に射出成形され
る。図２Ｄではリードフレームストリップ２６はトリミ
ングされ、リードフレームストリップの接続部分を除去
し、それによりソースリード線１８ｂをゲートリード線
２０ｂから分離し、ソース及びゲートリード線１８ｂ及
び２０ｂをリードフレームストリップ２６により接続さ
れる他のパワーＭＯＳＦＥＴパッケージのソース及びゲ
ートリード線から分離する。同様にリードフレームスト
リップ３２もトリミングされ、リードフレームストリッ
プの接続部分を除去する。
【００２４】またソース、ゲート及びドレインリード線
１８ｂ、２０ｂ及び２２ｂは、プリント回路基板上に面
実装するためにガルウイング形状に成形される。上記ト
リミング及び形成過程は、リードフレームストリップ２
６及び３２により接続されるチップ数を収容することが
できる単一のプレスにより同時に行われることが好まし
い。
【００２５】製造後、パワーＭＯＳＦＥＴパッケージ１
０はプリント回路基板上に実装され、ソース、ゲート及
びドレインリード線１８ｂ、２０ｂ及び２２ｂが、プリ
ント回路基板上の対応するコンタクト領域に配列され
る。標準的なはんだリフロープロセスを用いて、パワー
ＭＯＳＦＥＴパッケージ１０とプリント回路基板との間
に剛性の構造的及び電気的コンタクトを与える。
【００２６】上記のように、パワーＭＯＳＦＥＴパッケ
ージ１０のソース、ゲート及びドレインリード線１８
ｂ、２０ｂ及び２２ｂは、プリント回路基板とパワーＭ
ＯＳＦＥＴチップ１２との間の電気的抵抗を低くする。
またリード線１８ｂ及び２０ｂは従来のボンディングワ
イヤと異なり、プリント回路基板とパワーＭＯＳＦＥＴ
チップ１２の上側との間の熱的抵抗も低くする。それゆ
えリード線１８ｂ及び２０ｂはパワーＭＯＳＦＥＴチッ
プ１２の上側に冷却能を与えるように冷却され、熱の大
部分がパワーＭＯＳＦＥＴパッケージ１０において発生
する。
【００２７】図３Ａ及び図３Ｂでは、本発明に従って構
成された第２のパワーＭＯＳＦＥＴパッケージ４０が、
それぞれ平面図及び断面図にて示される。パワーＭＯＳ
ＦＥＴパッケージ４０は、パワーＭＯＳＦＥＴパッケー
ジ１０と同様に、共通のコンタクト領域により駆動され
るパワーＭＯＳＦＥＴチップ４２を備える。チップ４２
の上側のソースコンタクト領域４４及びゲートコンタク
ト領域４６は、アルミニウム、ニッケル或いは銅のよう
な導電性金属から形成される金属配線層でそれぞれ覆わ
れる。同様にチップ４２の下側のドレインコンタクト領
域（図示せず）も金属配線層で覆われる。
【００２８】ソースリードアセンブリ４８はチップ４２
のソースコンタクト領域４４と接触するコンタクト領域
４８ａを備える。ソースリードアセンブリ４８のコンタ
クト領域４８ａは、電気的導電性接着層４９によりチッ
プ４２のソースコンタクト領域４４と接続状態に保持さ
れる。３本のソースリード線４８ｂはコンタクト領域４
８ａから延在し、プリント回路基板との電気的コンタク
トを与える。
【００２９】ソースリードアセンブリ４８のコンタクト
領域４８ａはソースコンタクト領域４４の大部分との電
気的コンタクトを保持する。コンタクト領域４８ａ及び
ソースリード線４８ｂは、例えば２５０ミクロン（約
０．０１インチ）の厚さを有する銅合金のような金属の
シートから形成される。アルミニウムのような他の電気
的導電性金属がソースリードアセンブリ４８に対して用
いられてもよい。
【００３０】コンタクト領域４８ａはソースコンタクト
領域４４を形成する金属配線層より厚いため、コンタク
ト領域４８ａはソースコンタクト領域４４より小さな抵
抗分布をもたらす。それゆえコンタクト領域４８ａは、
ソースコンタクト領域４４の表面間の電圧降下を排除或
いは低減することができるが、そうでなければ、従来の
ボンディングワイヤコンタクトのような小さな領域のコ
ンタクトを用いて、ソースコンタクト領域４４の部分を
電気的に接触する場合、電圧降下が生じてしまうであろ
う。またソースリード線４８ｂは従来のボンディングワ
イヤより低い電気的抵抗を与え、それによりパワーＭＯ
ＳＦＥＴパッケージ４０のパッケージ抵抗を著しく低減
する。
【００３１】ソースリードアセンブリ４８と同様に、ゲ
ートリードアセンブリ５０はチップ４２のゲートコンタ
クト領域４６と接触するコンタクト領域５０ａを備え
る。ゲートリードアセンブリ５０のコンタクト領域５０
ａは、電気的導電性接着層（図示せず）によりチップ４
２のゲートコンタクト領域４６と接続状態に保持され
る。１本のゲートリード線５０ｂがコンタクト領域５０
ａから延在し、プリント回路基板との電気的コンタクト
を与える。同様に、ドレインリードアセンブリ５２はチ
ップ４２の下側のドレインコンタクト領域と接触するコ
ンタクト領域５２ａ及びコンタクト領域５２ａから延在
する４本のドレインリード線５２ｂを備え、プリント回
路基板との電気的コンタクトを与える。ドレインリード
アセンブリ５２のコンタクト領域５２ａは、電気的導電
性接着層５３によりチップ４２のドレインコンタクト領
域と接触状態に保持される。
【００３２】プラスチック製封入体５４は、チップ４
２、リードアセンブリ４８、５０及び５２のコンタクト
領域４８ａ、５０ａ及び５２ａ、並びにリードアセンブ
リ４８、５０及び５２のリード線部分４８ｂ、５０ｂ及
び５２ｂを封入する。封入体５４はチップ４２を外部か
ら電気的及び熱的に絶縁し、同時にパワーＭＯＳＦＥＴ
パッケージ４０に構造的な支持及び剛性を与える。封入
体５４はエポキシノボラック系成形材料のような任意の
既知のプラスチック製封入体であってよい。封入体５４
は、リード線４８ｂ、５０ｂ及び５２ｂの大部分を封入
し、リードレスチップキャリアタイプのパッケージを形
成する。
【００３３】パワーＭＯＳＦＥＴパッケージ１０と異な
り、パワーＭＯＳＦＥＴパッケージ４０は、リード線４
８ｂ、５０ｂ及び５２ｂをほぼ完全に封入する封入体５
４を備える。それゆえパワーＭＯＳＦＥＴパッケージ４
０は、リード線４８ｂ、５０ｂ及び５２ｂの面実装コン
タクト領域と同一平面をなす下側封入体表面５４ａを有
する。
【００３４】パワーＭＯＳＦＥＴパッケージ４０の製造
はパワーＭＯＳＦＥＴパッケージ１０の製造と同様であ
り、それゆえ詳述はしないであろう。２つの製造工程間
で１つ異なる点は、パワーＭＯＳＦＥＴパッケージ４０
のリードアセンブリ４８、５０及び５２がチップ４２に
取着される前に、ガルウイング状に予備形成されるとい
う点である。こうしてパワーＭＯＳＦＥＴパッケージ１
０の場合に上記したトリミング及び形成過程は、リード
線４８ｂ、５０ｂ及び５２ｂを成形せず、余剰の材料及
び接続部分をパワーＭＯＳＦＥＴパッケージ４０のそれ
ぞれのリードフレームストリップから除去することのみ
が必要とされる。さらにパワーＭＯＳＦＥＴパッケージ
４０の場合の封入過程は、下側封入体表面がリード線４
８ｂ、５０ｂ及び５２ｂの面実装コンタクト領域と同一
平面上に形成され、同時に後にプリント回路基板に取着
するために面実装コンタクト領域を露出するように行わ
れなければならない。
【００３５】図４Ａ及び図４Ｂでは、本発明に従って構
成された第３のパワーＭＯＳＦＥＴパッケージ６０が、
それぞれ平面図及び断面図にて示される。パワーＭＯＳ
ＦＥＴパッケージ６０は、パワーＭＯＳＦＥＴパッケー
ジ１０及び４０と同様に、共通のコンタクト領域により
駆動されるパワーＭＯＳＦＥＴチップ６２を備える。チ
ップ６２の上側のソースコンタクト領域６４及びゲート
コンタクト領域６６は、アルミニウム、ニッケル、或い
は銅のような導電性金属から形成される金属配線層でそ
れぞれ覆われる。同様に、チップ６２の下側のドレイン
コンタクト領域（図示せず）も金属配線層で覆われる。
【００３６】ソースリードアセンブリ６８はチップ６２
のソースコンタクト領域６４と接触するコンタクト領域
６８ａを備える。ソースリードアセンブリ６８のコンタ
クト領域６８ａは、電気的導電性接着層６９によりチッ
プ６２のソースコンタクト領域６４と接触状態に保持さ
れる。３本のソースリード線６８ｂはコンタクト領域６
８ａから延在し、プリント回路基板との電気的コンタク
トを与える。
【００３７】ソースリードアセンブリ６８のコンタクト
領域６８ａはソースコンタクト領域６４の大部分との電
気的コンタクトを保持する。コンタクト領域６８ａ及び
ソースリード線６８ｂは、例えば２５０ミクロン（約
０．０１インチ）の厚さを有する銅合金のような金属の
シートから形成される。アルミニウムのような他の電気
的導電性金属がソースリードアセンブリ６８に対して用
いられてもよい。
【００３８】コンタクト領域６８ａがソースコンタクト
領域６４を形成する金属配線層より厚いため、コンタク
ト領域６８ａはソースコンタクト領域６４より小さい分
布抵抗をもたらす。それゆえコンタクト領域６８ａは、
ソースコンタクト領域６４の表面間の電圧降下を排除或
いは低減することができるが、そうでなければ、従来の
ボンディングワイヤコンタクトのような小さな領域のコ
ンタクトを用いて、ソースコンタクト領域６４の一部と
電気的に接触する場合、電圧降下が生じてしまうであろ
う。またソースリード線６８ｂは従来のボンディングワ
イヤより低い電気的抵抗を与え、それによりパワーＭＯ
ＳＦＥＴパッケージ６０のパッケージ抵抗を著しく低減
する。
【００３９】ソースリードアセンブリ６８と同様に、ゲ
ートリードアセンブリ７０はチップ６２のゲートコンタ
クト領域６６と接触するコンタクト領域７０ａを備え
る。ゲートリードアセンブリ７０のコンタクト領域７０
ａは、電気的導電性接着層（図示せず）によりチップ６
２のゲートコンタクト領域６６と接触状態に保持され
る。１本のゲートリード線７０ｂはコンタクト領域７０
ａから延在し、プリント回路基板との電気的コンタクト
を与える。同様にドレインリードアセンブリ７２はチッ
プ６２の下側のドレインコンタクト領域と接触するコン
タクト領域７２ａ及びコンタクト領域７２ａから延在す
る４本のドレインリード線７２ｂを備え、プリント回路
基板との電気的コンタクトを与える。ドレインリードア
センブリ７２のコンタクト領域７２ａは電気的導電性接
着層７３によるチップ６２のドレインコンタクト領域と
接触状態に保持される。
【００４０】プラスチック製封入体７４は、チップ６
２、リードアセンブリ６８、７０及び７２のコンタクト
領域６８ａ、７０ａ及び７２ａ、並びにリードアセンブ
リ６８、７０及び７２のリード線部分６８ｂ、７０ｂ及
び７２ｂを封入する。封入体７４はチップ６２を外部か
ら電気的及び熱的に絶縁し、同時にパワーＭＯＳＦＥＴ
パッケージ６０に構造的な支持及び剛性を与える。封入
体７４はエポキシノボラック系成形材料のような任意の
既知のプラスチック製封入体であってよい。
【００４１】パワーＭＯＳＦＥＴパッケージ１０及び４
０と異なり、パワーＭＯＳＦＥＴパッケージ６０は、下
側封入体表面７４ａと同一平面をなす下側表面７２ｃを
有するドレインリードアセンブリ７２を備える。ドレイ
ンリードアセンブリ７２の全下側表面７２ｃは露出さ
れ、プリント回路基板に取着するための大きな電気的及
び熱的コンタクト領域をもたらす。
【００４２】パワーＭＯＳＦＥＴパッケージ６０の製造
工程が図５Ａ〜図５Ｄに示される。最初にリードフレー
ムストリップ７６が銅合金或いは他の金属からなる半硬
質の２５０ミクロン厚シートから打抜かれる。リードフ
レームストリップ７６はソースリードアセンブリ６８及
びゲートリードアセンブリ７０を備える。またリードフ
レームストリップ７６は、ソースリードアセンブリ６８
及びゲートリードアセンブリ７０を共に保持する接続部
分（明示せず）を備え、リードフレームストリップ７６
に対する構造的な支持を与える。リードフレームストリ
ップ７６の接続部分は、ソースリードアセンブリ６８及
びゲートリードアセンブリ７０を、パワーＭＯＳＦＥＴ
パッケージ１０と同時に製造される場合があるいくつか
の他のパワーＭＯＳＦＥＴパッケージ（図示せず）のソ
ース及びゲートリードアセンブリに接続することができ
る。
【００４３】図５Ａでは、電気的導電性接着層６９が、
パワーＭＯＳＦＥＴチップ６２のソースコンタクト領域
６４及びゲートコンタクト領域６６上に、別々に被着さ
れる。接着層６９は、例えば銀充填エポキシ或いはポリ
イミドペーストであってよい。その後リードフレームス
トリップ７６はチップ６２の上側表面上で押圧され、リ
ードフレームストリップ７６上のコンタクト領域６８ａ
及び７０ａがそれぞれソース及びゲートコンタクト領域
６４及び６６に配列される。
【００４４】図５Ｂではチップ６２は反転され、第２の
接着層７３がチップ６２の下側のドレインコンタクト領
域上に被着される。第２の予備形成されたリードフレー
ムストリップ７８は、ドレインリードアセンブリ７２及
びドレインリードアセンブリ７２をいくつかの他のパワ
ーＭＯＳＦＥＴパッケージのドレインリードアセンブリ
に接続することができる接続部分（図示せず）を備え
る。ドレインリードアセンブリ７２は、コンタクト領域
７２ａ及びドレインリード線７２ｂの下側表面７２ｃが
平坦になるように成形される。リードフレームストリッ
プ７８のコンタクト領域７２ａはチップ６２のドレイン
コンタクト領域に対して押圧される。その後チップ６２
は、図５Ｂに示される直立位置に再度反転される。その
後接着層６９及び７３は必要に応じて硬化炉内で硬化さ
れる。
【００４５】上記のダイ取付過程に代わる方法は、チッ
プ６２の下側のドレインコンタクト領域上ではなく、リ
ードフレームストリップ７８のコンタクト領域７２上に
第２の接着層７３を被着することである。その後チップ
６２はリードフレームストリップ７８に対して押圧さ
れ、リードフレームストリップ７８のコンタクト領域７
２ａがチップ６２のドレインコンタクト領域に配列され
る。接着層６９及び７３は上記のように硬化炉内で硬化
されてもよい。この代替のダイ取付過程は、リードフレ
ームストリップ７８の取着前にチップ６２を反転する必
要がない。
【００４６】接着層６９及び７３の硬化前に、リードフ
レームストリップ７６及び７８の相対的な位置を保持す
るために、リードフレームストリップは圧締め、溶接或
いははんだ付けのような機械的に固定する方法で互いに
取着されることが好ましい。この取着により、リードア
センブリ６８、７０及び７２が互いに接触して、ソース
からドレイン或いはゲートからドレインへの短絡が発生
するのを防止する。取着手段は、接着層６９及び７３を
硬化した後、好ましくは以下に記載するトリミング及び
形成過程前或いはその最中の任意の時点で除去されても
よい。
【００４７】図５Ｃではチップ６２が型内に配置され、
プラスチック製封入体７４がチップ６２及びリードフレ
ームストリップ７６及び７８の部分の周囲に射出成形さ
れる。ドレインリードアセンブリ７２の全下側表面がプ
リント回路基板上に実装するために露出したまま残され
る。
【００４８】図５Ｄではリードフレームストリップ７６
がトリミングされ、リードフレームストリップの接続部
分を除去し、それによりソースリード線６８ｂをゲート
リード線７０ｂから分離し、さらにソース及びゲートリ
ード線６８ｂ及び７０ｂをリードフレームストリップ７
６により接続される任意の他のパワーＭＯＳＦＥＴパッ
ケージのソース及びゲートリード線から分離する。同様
にリードフレームストリップ７８はトリミングされ、リ
ードフレームストリップの接続部分を除去する。
【００４９】またソース及びゲートリード線６８ｂ及び
７０ｂは、プリント回路基板上に面実装するためにガル
ウイング形状に成形される。リード線６８ｂ及び７０ｂ
の先端部はドレインリードアセンブリ７２と同一平面を
なすように形成される。上記トリミング及び形成過程
は、リードフレームストリップ７６及び７８により接続
されるチップ数を収容することができる単一のプレスに
より同時に行われることが好ましい。
【００５０】製造後パワーＭＯＳＦＥＴパッケージ６０
はプリント回路基板上に実装され、ソース及びゲートリ
ード線６８ｂ及び７０ｂ並びにドレインリードアセンブ
リ７２がプリント回路基板上の対応するコンタクト領域
に配列されるようになる。標準的なはんだリフロープロ
セスを用いて、パワーＭＯＳＦＥＴパッケージ６０とプ
リント回路基板との間に硬質の構造的及び電気的コンタ
クトを設けることができる。
【００５１】図６Ａ及び図６Ｂでは、本発明に従って構
成される４つのパワーＭＯＳＦＥＴパッケージ８０が、
それぞれ平面図及び断面図にて示される。パワーＭＯＳ
ＦＥＴパッケージ８０は、パワーＭＯＳＦＥＴパッケー
ジ１０、４０及び６０と同様に、共通なコンタクト領域
により駆動されるパワーＭＯＳＦＥＴチップ８２を備え
る。
【００５２】しかしながらパワーＭＯＳＦＥＴチップ８
２は、パワーＭＯＳＦＥＴチップ８２のＭＯＳＦＥＴが
並列には接続されないため、上記のパワーＭＯＳＦＥＴ
チップとは異なる。その代わりにパワーＭＯＳＦＥＴチ
ップ８２のＭＯＳＦＥＴは２つのグループに分割され
る。第１のグループのＭＯＳＦＥＴは、チップ８２の上
側に金属配線共通ソースコンタクト領域８４及び金属配
線共通ゲートコンタクト領域８５を備える。また第１の
グループのＭＯＳＦＥＴは、共通ドレイン（図示せず）
も備え、それは例えばチップ８２の下側に金属配線層と
して実装されてもよい。上記の各金属配線層はアルミニ
ウム、ニッケル或いは銅のような導電性金属から形成さ
れる。
【００５３】第２のグループのＭＯＳＦＥＴは、チップ
８２の上側に金属配線共通ソースコンタクト領域８６及
び金属配線共通ゲートコンタクト領域８７を備える。ま
た第２のグループのＭＯＳＦＥＴは、第１のグループの
ＭＯＳＦＥＴと共有される共通ドレイン（図示せず）も
備える。こうして２つのグループのＭＯＳＦＥＴは、共
通ドレイン接続部を介して直列に接続される２つのパワ
ーＭＯＳＦＥＴデバイスを効率的に形成する。２つのＭ
ＯＳＦＥＴデバイスは２つの個別ゲートにより個々に制
御される。
【００５４】第１のソースリードアセンブリ８７は、チ
ップ８２の第１のソースコンタクト領域８４と接触する
コンタクト領域８７ａを備える。ソースリードアセンブ
リ８７のコンタクト領域８７ａは、電気的導電性接着層
８９によりチップ８２のソースコンタクト領域８４と接
触状態に保持される。２つのソースリード線８７ｂはチ
ップ８２の各側のコンタクト領域８７ａから延在し、プ
リント回路基板との電気的コンタクトを与える。
【００５５】ソースリードアセンブリ８７のコンタクト
領域８７ａは、ソースコンタクト領域８４の大部分との
電気的コンタクトを保持する。コンタクト領域８７ａ及
びソースリード線８７ｂは、例えば２５０ミクロン（約
０．０１インチ）の厚さを有する銅合金のような金属の
シートから形成される。アルミニウムのような他の電気
的導電性金属がソースリードアセンブリ８７に用いられ
てもよい。
【００５６】コンタクト領域８７ａはソースコンタクト
領域８４を形成する金属配線層より厚いため、コンタク
ト領域８７ａはソースコンタクト領域８４より小さな分
布抵抗をもたらす。それゆえコンタクト領域８７ａはソ
ースコンタクト領域８４の表面間の電圧降下を排除或い
は低減することができるが、そうでなければ、従来のボ
ンディングワイヤコンタクトのような小さな領域のコン
タクトを用いて、ソースコンタクト領域８４の一部と電
気的に接続する場合、電圧降下が生じてしまうであろ
う。またソースリード線８７ｂは従来のボンディングワ
イヤより低い電気的抵抗を与え、それによりパワーＭＯ
ＳＦＥＴパッケージ８０のパッケージ抵抗を著しく低減
する。
【００５７】ソースリードアセンブリ８７と同様に、ゲ
ートリードアセンブリ８８はチップ８２のゲートコンタ
クト領域８６と接触するコンタクト領域８８ａを備え
る。ゲートリードアセンブリ８８のコンタクト領域８８
ａは、電気的導電性接着層（図示せず）によりチップ８
２のゲートコンタクト領域８６と接触状態に保持され
る。２つのゲートリード線８８ｂはチップ８２の各側の
コンタクト領域８８ａから延在し、プリント回路基板と
の電気的コンタクトを与える。
【００５８】同様に、ソースリードアセンブリ９０及び
ゲートリードアセンブリ９１はそれぞれソース及びゲー
トコンタクト領域８６及び８７に接続される。各リード
アセンブリはチップ８２の何れか一方の側まで延在する
リード線を備える。
【００５９】プラスチック製封入体９４がチップ８２及
びリードアセンブリ部分８７、８８、９０及び９１を封
入する。封入体９４はチップ８２を外部から電気的及び
熱的に絶縁し、同時にパワーＭＯＳＦＥＴパッケージ８
０に構造的な支持及び剛性を与える。封入体９４はエポ
キシノボラック系成形材料のような任意の既知のプラス
チック製封入体であってよい。
【００６０】パワーＭＯＳＦＥＴパッケージ８０の製造
工程が図７Ａ〜図７Ｃに示される。最初にリードフレー
ムストリップ９６が銅合金或いは他の金属からなる半硬
質の２５０ミクロン厚シートから打抜かれる。リードフ
レームストリップ９６はリードアセンブリ８７及び９０
並びにゲートリードアセンブリ８８及び９１を備える。
またリードフレームストリップ９６は、上記リードアセ
ンブリを共に保持し、リードフレームストリップ９６に
対する構造的な支持を与える接続部分（明示せず）を備
える。またリードフレームストリップ９６の接続部分
は、リードアセンブリ８７、８８、９０、９１を、パワ
ーＭＯＳＦＥＴパッケージ１０と同時に製造される場合
もあるいくつかの他のパワーＭＯＳＦＥＴパッケージ
（図示せず）のソース及びゲートリードアセンブリに接
続することができる。
【００６１】図７Ａでは、電気的導電性接着層８９が、
パワーＭＯＳＦＥＴチップ８２のソースコンタクト領域
８４及びソースコンタクト領域８６並びにゲートコンタ
クト領域８５及び８７上に個別に被着される。接着層８
９は、例えば銀充填エポキシ或いはポリイミドペースト
であってよい。その後リードフレームストリップ９６は
チップ８２の上側表面上に押圧され、リードアセンブリ
８７、８８、９０及び９１のコンタクト領域がそれぞれ
のソース及びゲートコンタクト領域に配列される。その
後接着層８９は必要に応じて硬化炉内で硬化される。
【００６２】図７Ｂではチップ８２が型内に配置され、
プラスチック製封入体９４がチップ８２及びリードフレ
ームストリップ９６部分の周囲に射出成形される。図７
Ｃではリードフレームストリップ９６はトリミングさ
れ、リードフレームストリップの接続部分を除去し、そ
れによりリードアセンブリ８７、８８、９０及び９１を
互いから、さらにリードフレームストリップ９６により
接続される任意の他のパワーＭＯＳＦＥＴパッケージの
ソース及びゲートリード線から分離する。
【００６３】またソース及びゲートリード線８７ｂ、８
８ｂ、９０ｂ及び９１ｂはプリント回路基板上に面実装
するためにガルウイング状に形成される。上記トリミン
グ及び形成過程は、リードフレームストリップ９６によ
り接続されるチップ数を収容することができる単一のプ
レスにより同時に行われることが好ましい。
【００６４】製造後、パワーＭＯＳＦＥＴパッケージ８
０はプリント回路基板上に実装され、ソース及びゲート
リード線８７ｂ、８８ｂ、９０ｂ及び９１ｂがプリント
回路基板上の対応するコンタクト領域に配列されること
ができる。標準的なはんだリフロープロセスを用いて、
パワーＭＯＳＦＥＴパッケージ８０とプリント回路基板
との間に硬質の構造的及び電気的コンタクトを与えるこ
とができる。
【００６５】図８Ａ及び図８Ｂでは、本発明に従って構
成される第５のパワーＭＯＳＦＥＴパッケージ１００
が、それぞれ平面図及び断面図にて示される。パワーＭ
ＯＳＦＥＴパッケージ１００はパワーＭＯＳＦＥＴパッ
ケージ８０に対する設計と同様であり、それゆえ詳細に
は記載されないであろう。
【００６６】パワーＭＯＳＦＥＴパッケージ１００とパ
ワーＭＯＳＦＥＴパッケージ８０との間で１つ異なる点
は、ソース及びゲートコンタクト領域（図示せず）がパ
ワーＭＯＳＦＥＴチップ１０２の下側にあるという点で
ある。ソース及びゲートリードアセンブリ１０３はそれ
ゆえチップ１０２の下側に取着される。
【００６７】パワーＭＯＳＦＥＴパッケージ１００とパ
ワーＭＯＳＦＥＴ８０との間で他の異なる点は、パワー
ＭＯＳＦＥＴパッケージ１００の封入体１０４が、ソー
ス及びゲートリードアセンブリ１０３のさらに大きな部
分を封入し、リードレスチップキャリアタイプのパッケ
ージを形成するという点である。
【００６８】パワーＭＯＳＦＥＴパッケージ１００とパ
ワーＭＯＳＦＥＴパッケージ８０との間でさらに異なる
点は、ソース及びゲートリードアセンブリ１０３がそれ
ぞれ半分に分離されるという点である。それゆえ各リー
ドアセンブリは、２つの個別のコンタクト領域を備え、
図８Ｂに示されるように各コンタクト領域がそこから延
在する１本のリード線を備える。リードアセンブリ１０
３のいずれのコンタクト領域も、チップ１０２下側にソ
ース或いはゲートコンタクト領域を形成する単一の連続
的な金属配線層と接触する。またこの後者の特性のパワ
ーＭＯＳＦＥＴパッケージ１００は、パワーＭＯＳＦＥ
Ｔパッケージ８０のような形状に実装され、ソース及び
ゲートコンタクト領域がパワーＭＯＳＦＥＴチップ８２
の上側に存在する。
【００６９】ここに記載される種々の実施例は、従来の
リード線或いはリードレスＩＣパッケージより優れたい
くつかの利点を有する。第１に、ここに記載されたパッ
ケージは、リード線が従来のボンディングワイヤより低
い抵抗を有し、さらにリード線がチップ上のそれぞれの
コンタクト表面の大部分と接触し、コンタクト表面を効
率的に短絡するため、パッケージが関与する電気的抵抗
が低くなる。
【００７０】第２にここに記載されるパッケージは、チ
ップの上側からプリント回路基板まで良好な熱伝導をも
たらし、熱の大部分が発生するチップの上側を冷却する
ことができる。良好な熱伝導はリード線とチップとの間
の良好な熱的コンタクト及びリード線の低い熱抵抗によ
り可能となる。
【００７１】第３にここで記載されるパッケージは全般
的に、チップより小さいコンタクト領域を有するリード
フレームを用いる。これは、チップがチップより大きい
表面を有するダイパッドに結合される従来のＩＣパッケ
ージと対照的である。ここに記載されるより小さいサイ
ズのリードフレームにより、所与のチップサイズに対す
るパッケージサイズをより小さくすることができ、それ
によりプリント回路基板或いは他のチップ環境において
利用可能な限られた表面積をより効率的に利用すること
ができる。他の利点はＩＣパッケージ製造及び実装にか
かわる当業者には明らかであろう。
【００７２】本発明及びその利点が詳細に記載されてき
たが、種々の変形例、代替例及び変更例が添付の請求の
範囲により画定される本発明の精神及び範囲から逸脱す
ることなく行われることができるということは理解され
たい。
【００７３】
【発明の効果】本発明によれば、パッケージ関与するオ
ン抵抗を低減し、チップ上側からプリント基板に対して
良好に放熱し、さらにパッケージサイズを小型化できる
半導体デバイスを実現することができる。
【図面の簡単な説明】
【図１】Ａ及びＢからなり、Ａは本発明の１つの実施例
に従って構成された第１のパワーＭＯＳＦＥＴパッケー
ジの平面図であり、Ｂは第１のパワーＭＯＳＦＥＴパッ
ケージの断面図である。
【図２】Ａ乃至Ｄからなり、それぞれ種々の製造段階に
おける第１のパワーＭＯＳＦＥＴパッケージの断面図で
ある。
【図３】Ａ及びＢからなり、Ａは本発明の１つの実施例
に従って構成された第２のパワーＭＯＳＦＥＴパッケー
ジの平面図であり、Ｂは第２のパワーＭＯＳＦＥＴパッ
ケージの断面図である。
【図４】Ａ及びＢからなり、Ａは本発明の１つの実施例
に従って構成された第３のパワーＭＯＳＦＥＴパッケー
ジの平面図であり、Ｂは第３のパワーＭＯＳＦＥＴパッ
ケージの断面図である。
【図５】Ａ乃至Ｄからなり、それぞれ種々の製造段階に
おける第３のパワーＭＯＳＦＥＴパッケージの断面図で
ある。
【図６】Ａ及びＢからなり、Ａは本発明の１つの実施例
に従って構成された第４のパワーＭＯＳＦＥＴパッケー
ジの平面図であり、Ｂは第４のパワーＭＯＳＦＥＴパッ
ケージの断面図である。
【図７】Ａ乃至Ｃからなり、それぞれ種々の製造段階に
おける第４のパワーＭＯＳＦＥＴパッケージの断面図で
ある。
【図８】Ａ及びＢからなり、Ａは本発明の１つの実施例
に従って構成された第５のパワーＭＯＳＦＥＴパッケー
ジの平面図であり、Ｂは第５のパワーＭＯＳＦＥＴパッ
ケージの断面図である。
【符号の説明】
１０ パワーＭＯＳＦＥＴパッケージ １２ パワーＭＯＳＦＥＴチップ １４ ソースコンタクト領域 １６ ゲートコンタクト領域 １８ ソースリードアセンブリ １８ａ コンタクト領域 １８ｂ ソースリード線 １９ 接着層 ２０ ゲートリードアセンブリ ２２ ドレインリードアセンブリ ２２ａ コンタクト領域 ２２ｂ ドレインリード線 ２３ 接着層 ２４ プラスチック製封入体 ２６、３２ リードフレームストリップ ４０ パワーＭＯＳＦＥＴパッケージ ４２ パワーＭＯＳＦＥＴチップ ４４ ソースコンタクト領域 ４６ ゲートコンタクト領域 ４８ ソースリードアセンブリ ４８ａ コンタクト領域 ４８ｂ ソースリード線 ４９ 接着層 ５０ ゲートリードアセンブリ ５０ａ コンタクト領域 ５０ｂ ゲートリード線 ５２ ドレインリードアセンブリ ５２ａ コンタクト領域 ５２ｂ ドレインリード線 ５３ 接着層 ５４ 封入体 ６０ パワーＭＯＳＦＥＴパッケージ ６２ パワーＭＯＳＦＥＴチップ ６４ ソースコンタクト領域 ６６ ゲートコンタクト領域 ６８ ソースリードアセンブリ ６８ａ コンタクト領域 ６８ｂ ソースリード線 ６９ 接着層 ７０ ゲートリードアセンブリ ７０ａ コンタクト領域 ７０ｂ ゲートリード線 ７２ ドレインリードアセンブリ ７２ａ コンタクト領域 ７２ｂ ドレインリード線 ７２ｃ 下側表面 ７３ 接着層 ７４ 封入体 ７４ａ 下側封入体表面 ７６、７８ リードフレームストリップ ８０ パワーＭＯＳＦＥＴパッケージ ８２ パワーＭＯＳＦＥＴチップ ８４ 共通ソースコンタクト領域 ８５ 共通ゲートコンタクト領域 ８６ 共通ソースコンタクト領域 ８７ 第１のソースリードアセンブリ ８７ａ コンタクト領域 ８７ｂ ソースリード線 ８８ ゲートリードアセンブリ ８８ａ コンタクト領域 ８８ｂ ゲートリード線 ８９ 接着層 ９０ ソースリードアセンブリ ９１ ゲートリードアセンブリ ９４ 封入体 ９６ リードフレームストリップ １００ パワーＭＯＳＦＥＴパッケージ １０２ パワーＭＯＳＦＥＴチップ １０３ ゲートリードアセンブリ １０４ 封入体
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年６月２１日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンソニー・シー・ツイ アメリカ合衆国カリフォルニア州95070・ サラトガ・ケンブリッジドライブ 12646 (72)発明者 リソング・ラオ アメリカ合衆国カリフォルニア州95129・ サンノゼ・ハンティングドライブ 1097 (72)発明者 ユエ−セ・ホー アメリカ合衆国カリフォルニア州94086・ サニーベイル・アイリスアベニュー 735

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 半導体デバイスであって、 上側及び下側表面を備え、前記上側及び下側表面のうち
    の選択された１つにおいて複数のコンタクト領域を備え
    る半導体ダイと、 前記半導体ダイの前記コンタクト領域の第１の領域に取
    着されるリードアセンブリコンタクトを備え、前記リー
    ドアセンブリコンタクトに接続される少なくとも１本の
    リード線をさらに備える第１の半硬質のリードアセンブ
    リと、 前記半導体ダイの前記コンタクト領域の第２の領域に取
    着されるリードアセンブリコンタクトを備え、前記リー
    ドアセンブリコンタクトに接続される少なくとも１本の
    リード線をさらに備える第２の半硬質のリードアセンブ
    リと、 前記半導体ダイ、前記第１のリードアセンブリの前記リ
    ードアセンブリコンタクト及び前記第２のリードアセン
    ブリの前記リードアセンブリコンタクトを封入する封入
    体とを備えることを特徴とする半導体デバイス。
  2. 【請求項２】 前記半導体ダイの第３のコンタクト領
    域に取着されるリードアセンブリコンタクトを備える第
    ３の半硬質のリードアセンブリをさらに備え、前記第３
    のコンタクト領域が前記第１及び第２のコンタクト領域
    を備える表面と反対側をなす前記半導体ダイの表面上に
    配置されることを特徴とする請求項１に記載の半導体デ
    バイス。
  3. 【請求項３】 前記半導体が、前記第３のリードアセ
    ンブリの前記リードアセンブリコンタクトの下側表面を
    露出するように前記第３のリードアセンブリの一部を封
    入することを特徴とする請求項２に記載の半導体デバイ
    ス。
  4. 【請求項４】 前記第３のリードアセンブリがさらに
    前記第３のリードアセンブリの前記リードアセンブリコ
    ンタクトに接続される少なくとも１本のリード線を備え
    ることを特徴とする請求項２に記載の半導体デバイス。
  5. 【請求項５】 前記第１のリードアセンブリの前記リ
    ードアセンブリコンタクトを前記半導体ダイの前記第１
    のコンタクト領域に取着する接着層をさらに備えること
    を特徴とする請求項１に記載の半導体デバイス。
  6. 【請求項６】 前記第１のリードアセンブリの前記リ
    ード線がガルウイング形状をなすことを特徴とする請求
    項１に記載の半導体デバイス。
  7. 【請求項７】 前記半導体ダイの前記第１及び第２の
    コンタクト領域が前記半導体ダイの下側表面上に形成さ
    れ、前記封入体が、リードレスチップキャリアパッケー
    ジを形成するように前記第１及び第２のリードアセンブ
    リの各リード線の一部を封入することを特徴とする請求
    項１に記載の半導体デバイス。
  8. 【請求項８】 半導体パッケージであって、 上側及び下側表面を備え、前記上側及び下側表面のうち
    の選択された１つにおいて複数のコンタクト領域を備え
    る半導体チップと、 導電性材料の半硬質シートから形成され、前記半導体チ
    ップの前記コンタクト領域の第１の領域に取着されるリ
    ードアセンブリコンタクトを備え、さらに前記リードア
    センブリコンタクトに接続され、そこから延在する少な
    くとも１本のリード線を備える第１のリードアセンブリ
    と、 導電性材料の半硬質のシートから形成され、前記半導体
    チップの前記コンタクト領域の第２の領域に取着される
    リードアセンブリコンタクトを備え、さらに前記リード
    アセンブリコンタクトに接続され、そこから延在する少
    なくとも１本のリード線を備える第２のリードアセンブ
    リと、 前記半導体チップ、前記第１のリードアセンブリの前記
    リードアセンブリコンタクト及び前記第２のリードアセ
    ンブリの前記リードアセンブリコンタクトを封入する封
    入体とを備えることを特徴とする半導体パッケージ。
  9. 【請求項９】 前記半導体ダイの第３のコンタクト領
    域に取着されるリードアセンブリコンタクトを備える第
    ３の半硬質のリードアセンブリをさらに備え、前記第３
    のコンタクト領域が前記第１及び第２のコンタクト領域
    を備える表面と反対側をなす前記半導体ダイの表面上に
    配置されることを特徴とする請求項８に記載の半導体デ
    バイス。
  10. 【請求項１０】 前記封入体が、前記第３のリードア
    センブリが前記リードアセンブリコンタクトの下側表面
    を露出するように前記第３のリードアセンブリの一部を
    封入することを特徴とする請求項９に記載の半導体デバ
    イス。
  11. 【請求項１１】 前記第１及び第２のリードアセンブ
    リのそれぞれの前記コンタクト領域が、前記半導体チッ
    プの表面積より小さい表面積を有すことを特徴とする請
    求項８に記載に半導体デバイス。
  12. 【請求項１２】 前記第１のリードアセンブリの前記
    リードアセンブリコンタクトを、前記半導体ダイの前記
    第１のコンタクト領域に取着する接着層をさらに備える
    ことを特徴とする請求項８に記載の半導体デバイス。
  13. 【請求項１３】 前記半導体ダイの前記第１及び第２
    のコンタクト領域が前記半導体ダイの前記下側表面上に
    形成され、前記封入体が、リードレスチップキャリアパ
    ッケージを形成するように前記第１及び第２のリードア
    センブリの各リード線の一部を封入することを特徴とす
    る請求項８に記載の半導体デバイス。
  14. 【請求項１４】 半導体デバイスを製造するための方
    法であって、 前記半導体ダイに対して前記第１及び第２のコンタクト
    領域を備える半硬質の前記リードフレームストリップを
    配置し、リードフレームストリップの第１及び第２のコ
    ンタクト領域を半導体ダイの第１及び第２のコンタクト
    領域にそれぞれ配列する過程と、 前記半導体ダイに前記リードフレームストリップを取着
    し、前記リードフレームストリップの前記第１及び第２
    のコンタクト領域と、それぞれ前記半導体ダイの前記第
    １及び第２のコンタクト領域との間に電気的コンタクト
    を確立する過程と、 電気的絶縁性封入体において前記半導体ダイ及び前記リ
    ードフレームストリップの前記第１及び第２のコンタク
    ト領域を封入する過程とを有することを特徴とする方
    法。
  15. 【請求項１５】 前記半導体ダイに前記リードフレー
    ムストリップを取着する過程が、半導体ダイの第１の表
    面上の第１及び第２のコンタクト領域上に電気的導電性
    接着剤を被着する過程を含むことを特徴とする請求項１
    ４に記載の方法。
  16. 【請求項１６】 導電性材料の半硬質シートから前記
    リードフレームストリップを形成する過程をさらに有す
    ることを特徴とする請求項１４に記載の方法。
  17. 【請求項１７】 接続用材料を除去するために前記リ
    ードフレームストリップ上の複数のリード線をトリミン
    グする過程をさらに有することを特徴とする請求項１４
    に記載の方法。
  18. 【請求項１８】 前記リード線をプリント回路基板上
    に実装するために選択された形状に成形する過程をさら
    に有することを特徴とする請求項１４に記載の方法。
  19. 【請求項１９】 プリント回路基板上に前記半導体デ
    バイスを実装する過程をさらに有することを特徴とする
    請求項１４に記載の方法。
  20. 【請求項２０】 前記半導体ダイに対する前記コンタ
    クト領域を備える前記第２のリードフレームストリップ
    を配置し、第２のリードフレームストリップのコンタク
    ト領域を半導体ダイの第２の表面上のコンタクト領域に
    配列させる過程と、 前記第２のリードフレームストリップを前記半導体ダイ
    に適用し、前記第２のリードフレームストリップの前記
    コンタクト領域と前記半導体ダイの第２の表面上の前記
    コンタクト領域との間に電気的コンタクトを確立する過
    程をさらに有することを特徴とする請求項１４に記載の
    方法。
  21. 【請求項２１】 パワーＭＯＳＦＥＴ集積回路チップ
    パッケージであって、 上側及び下側表面を備え、前記上側及び下側表面のうち
    の選択された１つにおいて複数のコンタクト領域を備
    え、さらに前記上側及び下側表面間に電流を流すために
    その上に形成される複数のパワーＭＯＳＦＥＴを備える
    半導体ダイと、 前記半導体ダイの前記コンタクト領域の第１の領域に取
    着されるリードアセンブリコンタクトを備え、さらに前
    記リードアセンブリコンタクトに接続される少なくとも
    １本のリード線を備える第１の半硬質のリードアセンブ
    リと、 前記半導体ダイの前記コンタクト領域の第２の領域に取
    着されるリードアセンブリコンタクトを備え、さらに前
    記リードアセンブリコンタクトに接続される少なくとも
    １本のリード線を備える第２の半硬質のリードアセンブ
    リと、 前記半導体ダイ、前記第１のリードアセンブリの前記リ
    ードアセンブリコンタクト及び前記第２のリードアセン
    ブリの前記リードアセンブリコンタクトを封入する封入
    体とを備えることを特徴とするパワーＭＯＳＦＥＴ集積
    回路チップパッケージ。
  22. 【請求項２２】 前記半導体ダイの第３のコンタクト
    領域に取着されるリードアセンブリコンタクトを備える
    第３の半硬質のリードアセンブリをさらに備え、前記第
    ３のコンタクト領域が前記第１及び第２のコンタクト領
    域を備える前記表面と反対側をなす前記半導体ダイの表
    面上に配置されることを特徴とする請求項２１に記載の
    パワーＭＯＳＦＥＴ集積回路チップパッケージ。
  23. 【請求項２３】 前記封入体が、前記第３のリードア
    センブリの前記リードアセンブリコンタクトの下側表面
    上を露出するように前記第３のリードアセンブリの一部
    を封入することを特徴とする請求項２２に記載のパワー
    ＭＯＳＦＥＴ集積回路チップパッケージ。
  24. 【請求項２４】 前記第３のリードアセンブリがさら
    に前記第３のリードアセンブリの前記リードアセンブリ
    コンタクトに接続される少なくとも１本のリード線を備
    えることを特徴とする請求項２２に記載のパワーＭＯＳ
    ＦＥＴ集積回路チップパッケージ。
  25. 【請求項２５】 前記第１のリードアセンブリの前記
    リードアセンブリコンタクトを前記半導体ダイの前記第
    １のコンタクト領域に取着する接着層をさらに備えるこ
    とを特徴とする請求項２１に記載のパワーＭＯＳＦＥＴ
    集積回路チップパッケージ。
  26. 【請求項２６】 前記第１のリードアセンブリの前記
    リード線がガルウイング形状をなすことを特徴とする請
    求項２１に記載のパワーＭＯＳＦＥＴ集積回路チップパ
    ッケージ。
  27. 【請求項２７】 前記半導体ダイの前記第１及び第２
    のコンタクト領域が前記半導体ダイの下側表面上に形成
    され、前記封入体が、リードレスチップキャリアパッケ
    ージを形成するように前記第１及び第２のリードアセン
    ブリの各リード線の一部を封入することを特徴とする請
    求項２１に記載のパワーＭＯＳＦＥＴ集積回路チップパ
    ッケージ。
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