JPH11354720A - 半導体デバイス内にコンデンサを形成する方法 - Google Patents
半導体デバイス内にコンデンサを形成する方法Info
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- JPH11354720A JPH11354720A JP11138247A JP13824799A JPH11354720A JP H11354720 A JPH11354720 A JP H11354720A JP 11138247 A JP11138247 A JP 11138247A JP 13824799 A JP13824799 A JP 13824799A JP H11354720 A JPH11354720 A JP H11354720A
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
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Abstract
(57)【要約】
【課題】 集積回路内に低コストでかつ大容量のコンデ
ンサを形成する方法を提供する。 【解決手段】 本発明の半導体デバイス内にコンデンサ
を形成する方法は、ａ）ウェーハ上に第１絶縁層を形成
する段階と、ｂ）前記絶縁層上に配列される開口部を備
えた第１マスクを形成する段階と、ｃ）前記第１マスク
における前記開口部を通して、前記第１絶縁層内のホー
ルの配列をエッチングする段階と、ｄ）前記第１絶縁層
を覆って、前記ホール内へ拡がっている第１電極層を形
成する段階と、ｅ）前記第１電極層上の前記ホール内へ
拡がっている誘電体層を形成する段階と、ｆ）前記誘電
体層上の前記ホール内へ拡がっている第２電極層を形成
する段階と、ｇ）第２マスクを用いて前記コンデンサ１
０をパターン形成する段階とを具備する。
ンサを形成する方法を提供する。 【解決手段】 本発明の半導体デバイス内にコンデンサ
を形成する方法は、ａ）ウェーハ上に第１絶縁層を形成
する段階と、ｂ）前記絶縁層上に配列される開口部を備
えた第１マスクを形成する段階と、ｃ）前記第１マスク
における前記開口部を通して、前記第１絶縁層内のホー
ルの配列をエッチングする段階と、ｄ）前記第１絶縁層
を覆って、前記ホール内へ拡がっている第１電極層を形
成する段階と、ｅ）前記第１電極層上の前記ホール内へ
拡がっている誘電体層を形成する段階と、ｆ）前記誘電
体層上の前記ホール内へ拡がっている第２電極層を形成
する段階と、ｇ）第２マスクを用いて前記コンデンサ１
０をパターン形成する段階とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、主に、半導体製造
に関し、詳細には、半導体デバイス内に大容量コンデン
サを形成する方法に関する。
に関し、詳細には、半導体デバイス内に大容量コンデン
サを形成する方法に関する。
【０００２】
【従来の技術】ＲＣ回路において高い時定数を供給する
ためには、可能な限り大きな値の抵抗ＲとコンデンサＣ
とを備えた構成要素を製造することが望ましい。より狭
い線幅に向かう傾向によって、大きな値の静電容量を維
持することはますます困難になっている。その理由は、
静電容量は、極板の面積に比例しかつ、極板間の離間距
離に反比例するためである。
ためには、可能な限り大きな値の抵抗ＲとコンデンサＣ
とを備えた構成要素を製造することが望ましい。より狭
い線幅に向かう傾向によって、大きな値の静電容量を維
持することはますます困難になっている。その理由は、
静電容量は、極板の面積に比例しかつ、極板間の離間距
離に反比例するためである。
【０００３】欧州特許第０，１８８，９４６号公報は、
基板内に形成された約５μの深さの溝にサンドウィッチ
構造が堆積されているコンデンサを形成する方法を開示
している。この技術は従来の水平コンデンサと比較して
静電容量を増大させることができるが、その一方で、例
えば、０．８μの技術を用いる最新のデバイスに対して
十分な静電容量を供給できない。さらに、この特許に記
載されている方法は、標準の製造工程に都合よく取り入
れたい場合には役に立たない。
基板内に形成された約５μの深さの溝にサンドウィッチ
構造が堆積されているコンデンサを形成する方法を開示
している。この技術は従来の水平コンデンサと比較して
静電容量を増大させることができるが、その一方で、例
えば、０．８μの技術を用いる最新のデバイスに対して
十分な静電容量を供給できない。さらに、この特許に記
載されている方法は、標準の製造工程に都合よく取り入
れたい場合には役に立たない。
【０００４】同時係属中の英国特許出願第９８０１３２
２．０号明細書は、等角の（conformal）サンドウィッ
チ構造が絶縁層に形成されたホール内に拡がっている集
積回路内にコンデンサを形成する方法について記載して
いる。好ましい構造においては、ＴｉＯ2誘電体層を有
するＴｉＮ電極が用いられている。この処理において
は、ＴｉＯ2誘電体層が電極層と同じ室において形成さ
れることが想定された。同じ金属を用いて実施する便利
さとＴｉＯ2の高い誘電率とに主に起因して、前記構造
が非常に好ましい特性を有している。その一方で、同じ
室におけるＴｉＯ 2層の製造は、クライオポンプ内で酸
素を扱う難しさに起因したある実際上の困難を伴う。十
分な予防措置がとられていなければ、爆発の危険性があ
る。
２．０号明細書は、等角の（conformal）サンドウィッ
チ構造が絶縁層に形成されたホール内に拡がっている集
積回路内にコンデンサを形成する方法について記載して
いる。好ましい構造においては、ＴｉＯ2誘電体層を有
するＴｉＮ電極が用いられている。この処理において
は、ＴｉＯ2誘電体層が電極層と同じ室において形成さ
れることが想定された。同じ金属を用いて実施する便利
さとＴｉＯ2の高い誘電率とに主に起因して、前記構造
が非常に好ましい特性を有している。その一方で、同じ
室におけるＴｉＯ 2層の製造は、クライオポンプ内で酸
素を扱う難しさに起因したある実際上の困難を伴う。十
分な予防措置がとられていなければ、爆発の危険性があ
る。
【０００５】さらに、製造コストを経済的な範囲内に維
持するためには、デバイスを製造するのに必要とされる
追加のマスキング段階の数を制限することが重要であ
る。各々の特別なマスキング段階は、複雑さを、かつこ
れにより、製造コストを増大させる。
持するためには、デバイスを製造するのに必要とされる
追加のマスキング段階の数を制限することが重要であ
る。各々の特別なマスキング段階は、複雑さを、かつこ
れにより、製造コストを増大させる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、集積
回路内に低コストでかつ大容量のコンデンサを形成する
方法を提供することである。
回路内に低コストでかつ大容量のコンデンサを形成する
方法を提供することである。
【０００７】
【課題を解決するための手段】本発明によれば、第１絶
縁層を供給する段階と、第１マスクに前記絶縁層上の開
口部の配列を供給する段階と、前記第１マスクにおける
前記開口部を通して、前記第１絶縁層内のホールの配列
をエッチングする段階と前記第１絶縁層を覆って、前記
ホール内へ拡がっている第１電極層を形成する段階と、
前記第１電極層上の前記ホール内へ拡がっている誘電体
層を形成する段階と、前記誘電体層上の前記ホール内へ
拡がっている第２電極層を形成する段階と、第２マスク
を用いて前記コンデンサをパターン形成する段階とい
う、半導体デバイス内にコンデンサを形成する方法の段
階を具備する半導体形成方法が提供されている。
縁層を供給する段階と、第１マスクに前記絶縁層上の開
口部の配列を供給する段階と、前記第１マスクにおける
前記開口部を通して、前記第１絶縁層内のホールの配列
をエッチングする段階と前記第１絶縁層を覆って、前記
ホール内へ拡がっている第１電極層を形成する段階と、
前記第１電極層上の前記ホール内へ拡がっている誘電体
層を形成する段階と、前記誘電体層上の前記ホール内へ
拡がっている第２電極層を形成する段階と、第２マスク
を用いて前記コンデンサをパターン形成する段階とい
う、半導体デバイス内にコンデンサを形成する方法の段
階を具備する半導体形成方法が提供されている。
【０００８】このシーケンスは、例えばトランジスタな
どのようなウェーハ上の他の構成要素への接続を含む完
全な製造動作が、２つのマスキング段階のみの追加によ
って実行されることを可能にする。マスキング段階の数
を最小に保つことは、コストの観点から見て重要であ
り、かつ、商業上実行可能な処理と実行不可能な処理と
の違いを設けることができる。
どのようなウェーハ上の他の構成要素への接続を含む完
全な製造動作が、２つのマスキング段階のみの追加によ
って実行されることを可能にする。マスキング段階の数
を最小に保つことは、コストの観点から見て重要であ
り、かつ、商業上実行可能な処理と実行不可能な処理と
の違いを設けることができる。
【０００９】誘電体層については、例えば、約７００℃
で１分以内で行う急速な熱酸化や、４００〜５００℃で
約３０分間行う炉酸化（furnace oxidation）や、プラ
ズマＣＶＤ（ＰＥＣＶＤ）（通常、２００〜４５０℃で
約２分以内）を用いた酸化物層として、別々の室におい
て都合よく形成することができる。さらに、集積された
酸素プラズマ（integrated oxygen plasma）を用いるこ
とも可能であり、この場合には、ウェーハは金属化ツー
ル（metallization tool）の第２の室内に置かれる酸素
が約１％のアルゴンにさらされる。この段階について
は、上述した段階への予備的段階として実行することが
できる。約６０秒間この方法で酸化することにより、酸
化を促進するためのシード層（seed layer）として遊離
したチタンを燃焼させることができる。クライオポンプ
に接続された真空室において酸化物層を形成する難しさ
については、アルゴン中の酸素を著しく希釈することに
より避けることができる。あるいはまた、例えば電気化
学的酸化のような化学的酸化を用いることもできる。
で１分以内で行う急速な熱酸化や、４００〜５００℃で
約３０分間行う炉酸化（furnace oxidation）や、プラ
ズマＣＶＤ（ＰＥＣＶＤ）（通常、２００〜４５０℃で
約２分以内）を用いた酸化物層として、別々の室におい
て都合よく形成することができる。さらに、集積された
酸素プラズマ（integrated oxygen plasma）を用いるこ
とも可能であり、この場合には、ウェーハは金属化ツー
ル（metallization tool）の第２の室内に置かれる酸素
が約１％のアルゴンにさらされる。この段階について
は、上述した段階への予備的段階として実行することが
できる。約６０秒間この方法で酸化することにより、酸
化を促進するためのシード層（seed layer）として遊離
したチタンを燃焼させることができる。クライオポンプ
に接続された真空室において酸化物層を形成する難しさ
については、アルゴン中の酸素を著しく希釈することに
より避けることができる。あるいはまた、例えば電気化
学的酸化のような化学的酸化を用いることもできる。
【００１０】前記第１絶縁層は、前記第１電極層との接
触をもたらすために、ポリシリコン層のような導電層上
で形成されることが好ましい。
触をもたらすために、ポリシリコン層のような導電層上
で形成されることが好ましい。
【００１１】前記ホールが形成されている前記絶縁層
は、通常は、ＳＧ／ＰＳＧ／ＳＯＧ（Silicate Glass/P
hosphorus-doped Silicate Glass/Spin-on Glass）のサ
ンドウィッチ構造である。ＰＳＧは、通常は、重量比で
約４％のリンを含有している。スピン−オングラスは、
重量比で約４％のリンを含有している有機的スピン−オ
ングラスであることが好ましい。
は、通常は、ＳＧ／ＰＳＧ／ＳＯＧ（Silicate Glass/P
hosphorus-doped Silicate Glass/Spin-on Glass）のサ
ンドウィッチ構造である。ＰＳＧは、通常は、重量比で
約４％のリンを含有している。スピン−オングラスは、
重量比で約４％のリンを含有している有機的スピン−オ
ングラスであることが好ましい。
【００１２】前記電極層それ自体は、例えば、ＴｉＮ／
Ｔｉ／ＴｉＮまたはＴｉ／ＴｉＮのような合成層（comp
osite layer）であってもよい。下に存在するポリシリ
コン接触層と良好に接触するために、下部層はＴｉ／Ｔ
ｉＮ合成層からなっていることが好ましい。上部層は、
一般に、約２０００オングストロームとより厚く、か
つ、ＴｉＮ／Ｔｉ／ＴｉＮサンドウィッチ構造の形式で
あることが好ましい。Ｔｉは、通常は引張応力における
ものでありＴｉＮは、通常は圧縮応力におけるものであ
り、これにより、このサンドウィッチ構造は、電極にお
ける応力を低減するように構成されている。
Ｔｉ／ＴｉＮまたはＴｉ／ＴｉＮのような合成層（comp
osite layer）であってもよい。下に存在するポリシリ
コン接触層と良好に接触するために、下部層はＴｉ／Ｔ
ｉＮ合成層からなっていることが好ましい。上部層は、
一般に、約２０００オングストロームとより厚く、か
つ、ＴｉＮ／Ｔｉ／ＴｉＮサンドウィッチ構造の形式で
あることが好ましい。Ｔｉは、通常は引張応力における
ものでありＴｉＮは、通常は圧縮応力におけるものであ
り、これにより、このサンドウィッチ構造は、電極にお
ける応力を低減するように構成されている。
【００１３】続いて、集積回路構造については、従来の
方法で形成してもよい。
方法で形成してもよい。
【００１４】前記誘電層は、都合よく酸化チタンであっ
てもよいが、窒化シリコン（Ｓｉ3Ｎ4）のような他の誘
電層については、単独で、または二酸化チタン層と共同
で用いてもよい。前記窒化シリコン層については、例え
ば、ＰＥＣＶＤ（plasma enhanced chemical vapor dep
osition）により堆積させてもよい。
てもよいが、窒化シリコン（Ｓｉ3Ｎ4）のような他の誘
電層については、単独で、または二酸化チタン層と共同
で用いてもよい。前記窒化シリコン層については、例え
ば、ＰＥＣＶＤ（plasma enhanced chemical vapor dep
osition）により堆積させてもよい。
【００１５】
【発明の実施の形態】以下に、添付図面を参照した例の
みを介して、本発明についてより詳細に説明する。図１
は、コンデンサが上に形成された半導体デバイスの概略
的な断面図である。図２は、上に形成されたコンデンサ
を有するウェーハの一部の平面図である。図３〜図７
は、本発明によるコンデンサの製造に関与した種々の処
理段階を例示する。図８は、他の実施形態を示す。
みを介して、本発明についてより詳細に説明する。図１
は、コンデンサが上に形成された半導体デバイスの概略
的な断面図である。図２は、上に形成されたコンデンサ
を有するウェーハの一部の平面図である。図３〜図７
は、本発明によるコンデンサの製造に関与した種々の処
理段階を例示する。図８は、他の実施形態を示す。
【００１６】図１において、シリコン基板１は、従来技
術において公知の前処理段階により、内部に形成された
トランジスタなど（図示せず）のような種々の構成要素
を有している。デバイス内に大容量のコンデンサ１０を
供給するために、ポリシリコン２の層が、最初にウェー
ハの表面に堆積され、かつ、コンデンサ１０用の底部電
極用のコンタクトを提供するためにパターン形成されて
いる。
術において公知の前処理段階により、内部に形成された
トランジスタなど（図示せず）のような種々の構成要素
を有している。デバイス内に大容量のコンデンサ１０を
供給するために、ポリシリコン２の層が、最初にウェー
ハの表面に堆積され、かつ、コンデンサ１０用の底部電
極用のコンタクトを提供するためにパターン形成されて
いる。
【００１７】次に、合成層３は、従来の手段により前記
ポリシリコン層２上に堆積される。この絶縁層３は、通
常は、ケイ酸塩ガラス（silicate glass）の下部層と、
リンをドープしたケイ酸塩ガラス（重量比４％のリンを
含有）の中間層と、無機的なスピン−オングラス（これ
も、重量比４％のリンを含有）の上部層とからなる。こ
のような絶縁層の形成は従来のものであり、かつ、当業
者にはよく知られている。層３は、通常は、総計で０．
８μの基準厚さを有している。
ポリシリコン層２上に堆積される。この絶縁層３は、通
常は、ケイ酸塩ガラス（silicate glass）の下部層と、
リンをドープしたケイ酸塩ガラス（重量比４％のリンを
含有）の中間層と、無機的なスピン−オングラス（これ
も、重量比４％のリンを含有）の上部層とからなる。こ
のような絶縁層の形成は従来のものであり、かつ、当業
者にはよく知られている。層３は、通常は、総計で０．
８μの基準厚さを有している。
【００１８】第１の特別マスク（図示せず）を用いた後
に、一連のホール５の配列が、絶縁層３にエッチングさ
れる。各々の配列は、これから説明する方法においてコ
ンデンサを形成する。このマスクは、従来の集積回路処
理の場合に通常必要とされるものの上部におけるマスキ
ング段階を必要とするので、特別マスクと称される。
に、一連のホール５の配列が、絶縁層３にエッチングさ
れる。各々の配列は、これから説明する方法においてコ
ンデンサを形成する。このマスクは、従来の集積回路処
理の場合に通常必要とされるものの上部におけるマスキ
ング段階を必要とするので、特別マスクと称される。
【００１９】角部６を斜めにした後に、例えば、等方性
の（isotropic）エッチングまたは集中したスパッタエ
ッチングを実施することにより、下部電極７は、最初に
アルゴンのような不活性ガスの存在下のスパッタリング
室において、絶縁層３上にスパッタリングされる。下部
電極層７は、チタン層とそれに続く窒化チタン層とから
なっている。下に存在するポリシリコン層２と良好に電
気的に接触するためには、下部の副層がＴｉであること
が好ましい。前記窒化チタン層については、スパッタリ
ング室内の不活性ガスを窒素に変化させることにより堆
積させることができる。
の（isotropic）エッチングまたは集中したスパッタエ
ッチングを実施することにより、下部電極７は、最初に
アルゴンのような不活性ガスの存在下のスパッタリング
室において、絶縁層３上にスパッタリングされる。下部
電極層７は、チタン層とそれに続く窒化チタン層とから
なっている。下に存在するポリシリコン層２と良好に電
気的に接触するためには、下部の副層がＴｉであること
が好ましい。前記窒化チタン層については、スパッタリ
ング室内の不活性ガスを窒素に変化させることにより堆
積させることができる。
【００２０】次に、ウェーハは、異なったシステムへ移
動させられ、このシステムにおいては、通常は４００〜
５００℃で約３０分以内で行う熱酸化により（または２
００℃で約２分間行われるプラズマ酸化により）窒化チ
タン層上に酸化チタン（ＴｉＯ2）層８が形成される。
あるいはまた、酸化物層については、約７００℃で約１
分間で行う急速な熱酸化により形成することができる。
この酸化物層は、通常は、５０〜１０００オングストロ
ームの厚さを有している。
動させられ、このシステムにおいては、通常は４００〜
５００℃で約３０分以内で行う熱酸化により（または２
００℃で約２分間行われるプラズマ酸化により）窒化チ
タン層上に酸化チタン（ＴｉＯ2）層８が形成される。
あるいはまた、酸化物層については、約７００℃で約１
分間で行う急速な熱酸化により形成することができる。
この酸化物層は、通常は、５０〜１０００オングストロ
ームの厚さを有している。
【００２１】予備的段階として、遊離したチタンを、金
属化ツール内の本来の場所で酸化することができる。そ
の場合には、ウェーハは第２の室へ送られ、この第２の
室において、ウェーハは酸素が１％のアルゴンプラズマ
中に約１分間置かれる。これにより、遊離したチタンか
らシード酸化物層が作り出され、これにより、その後の
酸化が強められる。
属化ツール内の本来の場所で酸化することができる。そ
の場合には、ウェーハは第２の室へ送られ、この第２の
室において、ウェーハは酸素が１％のアルゴンプラズマ
中に約１分間置かれる。これにより、遊離したチタンか
らシード酸化物層が作り出され、これにより、その後の
酸化が強められる。
【００２２】最後に、前記ウェーハは、スパッタリング
室へ戻され、かつ、ＴｉＮまたは好ましくはＴｉＮ Ｔ
ｉ／ＴｉＮサンドウィッチ構造からなる上部電極層９が
堆積される。この上部層９は、約０．０１〜０．１μの
厚さを有している。
室へ戻され、かつ、ＴｉＮまたは好ましくはＴｉＮ Ｔ
ｉ／ＴｉＮサンドウィッチ構造からなる上部電極層９が
堆積される。この上部層９は、約０．０１〜０．１μの
厚さを有している。
【００２３】誘電体層８は１つの独立したシステム内で
堆積されるので、例えば、ＴｉＯ2ほど優れた誘電特性
を有してはいないが、窒化シリコン（Ｓｉ3Ｎ4）のよう
な他の適切な誘電体を用いることもできる。他に、Ｔｉ
Ｏ2とＳｉ3Ｎ4の組合せを用いることも可能である。
堆積されるので、例えば、ＴｉＯ2ほど優れた誘電特性
を有してはいないが、窒化シリコン（Ｓｉ3Ｎ4）のよう
な他の適切な誘電体を用いることもできる。他に、Ｔｉ
Ｏ2とＳｉ3Ｎ4の組合せを用いることも可能である。
【００２４】図３は、コンデンサ１０の形成前のウェー
ハを示している。このデバイスは、シリコン基板１内の
フィールド酸化物層２０と、ソース２１とドレーン２２
と酸化物ゲート（gate oxide）２３とゲート２４とを備
えたトランジスタ２５とを有している。このゲート２４
は、共通層として接触子２とともに堆積されているポリ
シリコン層であり、次に、前記共通層は、底部電極接触
子２とゲート電極２４とを構成するようにパターン形成
される。
ハを示している。このデバイスは、シリコン基板１内の
フィールド酸化物層２０と、ソース２１とドレーン２２
と酸化物ゲート（gate oxide）２３とゲート２４とを備
えたトランジスタ２５とを有している。このゲート２４
は、共通層として接触子２とともに堆積されているポリ
シリコン層であり、次に、前記共通層は、底部電極接触
子２とゲート電極２４とを構成するようにパターン形成
される。
【００２５】次に、ＳＧ／ＰＳＧ／ＳＯＧ層３は、図４
に示されるように堆積され、かつ、コンデンサ１０は、
図１を参照して説明されたように形成される。
に示されるように堆積され、かつ、コンデンサ１０は、
図１を参照して説明されたように形成される。
【００２６】コンデンサ１０の形成後に、コンデンサ層
７，８，９は無論ウェーハ全体に拡がっている。次の段
階は、個々のコンデンサをパターン形成することであ
る。この段階は、通常に用いられるマスクの上部におけ
る追加のマスクを必要とするので、これは第２の特別マ
スキング段階と考えられている。従来のマスクを用いる
こともできる。
７，８，９は無論ウェーハ全体に拡がっている。次の段
階は、個々のコンデンサをパターン形成することであ
る。この段階は、通常に用いられるマスクの上部におけ
る追加のマスクを必要とするので、これは第２の特別マ
スキング段階と考えられている。従来のマスクを用いる
こともできる。
【００２７】いったん形成されると、コンデンサ１０が
パターン形成され、隔離酸化物層（isolation oxide la
yer）３０がウェーハ全体に形成されて、図４に示され
るような構成となる。この隔離酸化物層は、ＰＥＣＶＤ
により形成されて、個々のコンデンサ１０を隔離する。
この隔離層は、その後の相互接続層４１が形成されると
きに、コンデンサ１０の層７，８，９の縁部１０’が短
絡から保護されることを確実にするために必要である。
パターン形成され、隔離酸化物層（isolation oxide la
yer）３０がウェーハ全体に形成されて、図４に示され
るような構成となる。この隔離酸化物層は、ＰＥＣＶＤ
により形成されて、個々のコンデンサ１０を隔離する。
この隔離層は、その後の相互接続層４１が形成されると
きに、コンデンサ１０の層７，８，９の縁部１０’が短
絡から保護されることを確実にするために必要である。
【００２８】次の段階は、トランジスタ２５のソース、
ドレーン、およびゲート領域に到達するために、前記隔
離層３０をマスキングし、かつ、誘電体３を介してホー
ル４０をエッチングすることである。この段階は従来の
ものである。続いて、金属相互接続層４１（通常は、Ｔ
ｉＮ反射防止コーティングを施したアルミニウム合金）
は、隔離層３０上に形成される。この相互接続層４１
（Ｍ1層）は、トランジスタ２５のソース２１、ドレー
ン２２、およびゲート２４との接触をもたらすために、
ホール４０内に拡がっている。コンデンサの電極への接
触は、まだもたらされていない。その理由は、トランジ
スタ２５上の酸化物層３が、コンデンサ１０上の酸化物
層よりも少なくとも１０倍厚いという事実に起因して過
度のエッチングが生じるので、接触子ホール４０のエッ
チングが、コンデンサの上部電極層９の貫通と完全なエ
ッチングとを引き起こし、コンデンサの局部的破壊とい
う結果をもたらすためである。
ドレーン、およびゲート領域に到達するために、前記隔
離層３０をマスキングし、かつ、誘電体３を介してホー
ル４０をエッチングすることである。この段階は従来の
ものである。続いて、金属相互接続層４１（通常は、Ｔ
ｉＮ反射防止コーティングを施したアルミニウム合金）
は、隔離層３０上に形成される。この相互接続層４１
（Ｍ1層）は、トランジスタ２５のソース２１、ドレー
ン２２、およびゲート２４との接触をもたらすために、
ホール４０内に拡がっている。コンデンサの電極への接
触は、まだもたらされていない。その理由は、トランジ
スタ２５上の酸化物層３が、コンデンサ１０上の酸化物
層よりも少なくとも１０倍厚いという事実に起因して過
度のエッチングが生じるので、接触子ホール４０のエッ
チングが、コンデンサの上部電極層９の貫通と完全なエ
ッチングとを引き起こし、コンデンサの局部的破壊とい
う結果をもたらすためである。
【００２９】層４１（Ｍ1層）をパターン形成した後
に、さらなる絶縁層５０が図７に示されるように形成さ
れる。この層は、従来のＩＤ1／ＳＯＧ／ＩＤ2層からな
っており、ここで、ＩＤは層間誘電体（interlayer die
lectric）を表している。ＩＤは、通常は、ＳＲＳＧ（s
ilicon rich silicon glass）であり、かつ、この場合
のＳＯＧは、半有機的な（semi-organic）スピン−オン
グラスである。
に、さらなる絶縁層５０が図７に示されるように形成さ
れる。この層は、従来のＩＤ1／ＳＯＧ／ＩＤ2層からな
っており、ここで、ＩＤは層間誘電体（interlayer die
lectric）を表している。ＩＤは、通常は、ＳＲＳＧ（s
ilicon rich silicon glass）であり、かつ、この場合
のＳＯＧは、半有機的な（semi-organic）スピン−オン
グラスである。
【００３０】絶縁層５０を形成した後に、マスク（図示
せず）が形成され、かつ、ビアホール（via hole）５１
が、前記層５０を介して、相互接続をもたらすことが望
ましい、コンデンサ１０を隔離する上部電極９と層４１
とにまでエッチングされる。これは標準的な手順であ
る。続いて、第２アルミニウム相互接続層５２（Ｍ
2層）が層５１上に形成される。このＭ2層は、Ｍ1層へ
接続させるために、従来の集積回路の処理において形成
され、かつこの場合に、コンデンサの上部電極９と接続
させるために追加して形成される。続いて、この層５２
は、従来の方法でパターン形成される。
せず）が形成され、かつ、ビアホール（via hole）５１
が、前記層５０を介して、相互接続をもたらすことが望
ましい、コンデンサ１０を隔離する上部電極９と層４１
とにまでエッチングされる。これは標準的な手順であ
る。続いて、第２アルミニウム相互接続層５２（Ｍ
2層）が層５１上に形成される。このＭ2層は、Ｍ1層へ
接続させるために、従来の集積回路の処理において形成
され、かつこの場合に、コンデンサの上部電極９と接続
させるために追加して形成される。続いて、この層５２
は、従来の方法でパターン形成される。
【００３１】Ｍ1層４１は一般に上部電極層９よりもは
るかに厚いため、ビアホール５１はより薄い電極層９に
到達する前に相互接続層４１に到達するので、過度のエ
ッチングの危険性はない。ホールが電極層９に到達する
とすぐにエッチングを終了させることができる。したが
って、コンデンサの破壊を引き起こす過度のエッチング
の危険性はなく、さらに、電極層９および相互接続層４
１の双方との接続が確実となる。
るかに厚いため、ビアホール５１はより薄い電極層９に
到達する前に相互接続層４１に到達するので、過度のエ
ッチングの危険性はない。ホールが電極層９に到達する
とすぐにエッチングを終了させることができる。したが
って、コンデンサの破壊を引き起こす過度のエッチング
の危険性はなく、さらに、電極層９および相互接続層４
１の双方との接続が確実となる。
【００３２】図８は、他の実施形態を示しており、この
場合には、等角コンデンサ（conformal capacitors）１
０を構成する前に従来のコンデンサ６０が形成され、か
つ、並列に接続されている。従来の集積回路技術におい
ては、コンデンサ６０は、第１に多重層（poly layer）
２の下に追加の多重層６１を供給することにより形成さ
れる。誘電体層６２は、これら２つの多重層２，６１の
間に形成される。本発明によれば、上述した方法におい
て追加のコンデンサ１０を従来のコンデンサの上部に形
成することができる。コンデンサ１０，６０は並列に接
続され、これにより、２つの個々のコンデンサの合計に
等しい静電容量を有する合成コンデンサが作られてい
る。
場合には、等角コンデンサ（conformal capacitors）１
０を構成する前に従来のコンデンサ６０が形成され、か
つ、並列に接続されている。従来の集積回路技術におい
ては、コンデンサ６０は、第１に多重層（poly layer）
２の下に追加の多重層６１を供給することにより形成さ
れる。誘電体層６２は、これら２つの多重層２，６１の
間に形成される。本発明によれば、上述した方法におい
て追加のコンデンサ１０を従来のコンデンサの上部に形
成することができる。コンデンサ１０，６０は並列に接
続され、これにより、２つの個々のコンデンサの合計に
等しい静電容量を有する合成コンデンサが作られてい
る。
【００３３】図２は、ホール５の配列からなるコンデン
サ１０を示すウェーハの一部の平面図である。下部の多
重層２への接続は、接続部２’によるものである。ホー
ルは、通常は、約１μの直径を有し、かつ、互いに約１
μ離間されている。
サ１０を示すウェーハの一部の平面図である。下部の多
重層２への接続は、接続部２’によるものである。ホー
ルは、通常は、約１μの直径を有し、かつ、互いに約１
μ離間されている。
【００３４】上記した方法により、２つのマスキング段
階のみの追加による経済的な方法で大容量のコンデンサ
を形成することが可能になる。必要とされる唯一の特別
なマスキング段階は、ホール５を形成するための第１特
別マスクと、コンデンサを形成するための第２特別マス
クとである。コンデンサを形成するためには、特別な堆
積段階が必要とされるが、残りの接続は標準の処理段階
を用いてなされる。この方法は、特に、０．８μおよび
それ以下の線幅を使用するのに適している。さらに、こ
れらのコンデンサは、金属製電極を有しており、これに
より、非常に優れた電圧係数（voltage coefficient）
がもたらされる。
階のみの追加による経済的な方法で大容量のコンデンサ
を形成することが可能になる。必要とされる唯一の特別
なマスキング段階は、ホール５を形成するための第１特
別マスクと、コンデンサを形成するための第２特別マス
クとである。コンデンサを形成するためには、特別な堆
積段階が必要とされるが、残りの接続は標準の処理段階
を用いてなされる。この方法は、特に、０．８μおよび
それ以下の線幅を使用するのに適している。さらに、こ
れらのコンデンサは、金属製電極を有しており、これに
より、非常に優れた電圧係数（voltage coefficient）
がもたらされる。
【図１】 コンデンサが上に形成された半導体デバイス
の概略的な断面図である。
の概略的な断面図である。
【図２】 上に形成されたコンデンサを有するウェーハ
の一部の平面図である。
の一部の平面図である。
【図３】 本発明によるコンデンサの製造に関与した種
々の処理段階を例示する図である。
々の処理段階を例示する図である。
【図４】 図３と同様の図である。
【図５】 図３と同様の図である。
【図６】 図３と同様の図である。
【図７】 図３と同様の図である。
【図８】 他の実施形態を示す図である。
１ シリコン基板 ２ ポリシリコン層 ３ 絶縁層 ５ ホール ６ 角部 ７ 下部電極層 ８ 酸化チタン（ＴｉＯ2）層 ９ 上部電極層 １０ コンデンサ １０’ 縁部 ２０ フィールド酸化物層 ２１ ソース ２２ ドレーン ２３ 酸化物ゲート ２４ ゲート ２５ トランジスタ ３０ 隔離酸化物層 ４０ エッチングホール ４１ 相互接続層（Ｍ1層） ５０ 絶縁層 ５１ ビアホール ５２ 相互接続層（Ｍ2層） ６０ コンデンサ ６１ 多重層 ６２ 誘電体層
Claims (17)
- 【請求項１】 半導体デバイス内にコンデンサを形成す
る方法であって、 ａ）ウェーハ上に第１絶縁層を形成する段階と、 ｂ）前記絶縁層上に配列される開口部を備えた第１マス
クを形成する段階と、 ｃ）前記第１マスクにおける前記開口部を通して、前記
第１絶縁層内のホールの配列をエッチングする段階と、 ｄ）前記第１絶縁層を覆って、前記ホール内へ拡がって
いる第１電極層を形成する段階と、 ｅ）前記第１電極層上の前記ホール内へ拡がっている誘
電体層を形成する段階と、 ｆ）前記誘電体層上の前記ホール内へ拡がっている第２
電極層を形成する段階と、 ｇ）第２マスクを用いて前記コンデンサをパターン形成
する段階とを具備する方法。 - 【請求項２】 前記第１および第２電極層の縁部を隔離
するために、該第２電極層を覆う前記ウェーハ上に隔離
層が堆積することを特徴とする請求項１に記載の方法。 - 【請求項３】 前記誘電体層が、別々の室内に形成され
ることを特徴とする請求項２に記載の方法。 - 【請求項４】 前記誘電体層が、炉酸化により形成され
ることを特徴とする請求項３に記載の方法。 - 【請求項５】 前記誘電体層が、プラズマ酸化により形
成されることを特徴とする請求項４に記載の方法。 - 【請求項６】 前記誘電体層が、急速な熱酸化により形
成されることを特徴とする請求項４に記載の方法。 - 【請求項７】 最初のシード層が、集積された酸素プラ
ズマを用いた前記第２電極の部分酸化により形成される
ことを特徴とする請求項４から請求項６のいずれかに記
載の方法。 - 【請求項８】 前記隔離層の形成後に、ホールが前記第
１絶縁層を介して活性構成要素までエッチングされ、該
活性構成要素を接触させるために第１金属層が前記第１
絶縁層に形成され、第２絶縁層が前記第１金属層を覆っ
て形成され、ビアホールが前記第２絶縁層を介して前記
コンデンサの前記第２電極層までエッチングされ、前記
ビアホールを介して前記第２電極を接触させるために第
２金属層が形成されることを特徴とする請求項２から請
求項６のいずれかに記載の方法。 - 【請求項９】 前記第１および第２金属層が、堆積後に
パターン形成されることを特徴とする請求項８に記載の
方法。 - 【請求項１０】 前記第１絶縁層が合成層であることを
特徴とする請求項１から請求項９のいずれかに記載の方
法。 - 【請求項１１】 前記合成層が、ＳＧ／ＰＳＧ／ＳＯＧ
であることを特徴とする請求項１から請求項９のいずれ
かに記載の方法。 - 【請求項１２】 前記ＰＳＧが重量比約４％のリンを含
み、かつ、前記ＳＯＧが重量比約４％のリンを含む無機
的なＳＯＧであることを特徴とする請求項１１に記載の
方法。 - 【請求項１３】 前記第１電極層が、Ｔｉ／ＴｉＮ合成
層であることを特徴とする請求項１から請求項１２のい
ずれかに記載の方法。 - 【請求項１４】 前記第２電極層が、ＴｉＮ／Ｔｉ／Ｔ
ｉＮ合成層であることことを特徴とする請求項１から請
求項１３のいずれかに記載の方法。 - 【請求項１５】 前記誘電体層が、酸化チタンであるこ
とを特徴とする請求項１から請求項１４のいずれかに記
載の方法。 - 【請求項１６】 前記誘電体層が、窒化シリコンである
ことを特徴とする請求項１から請求項１４のいずれかに
記載の方法。 - 【請求項１７】 前記誘電体層が、酸化チタンの副層と
窒化シリコンの副層とを具備する合成層であることを特
徴とする請求項１から請求項１４のいずれかに記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9810797A GB2337633B (en) | 1998-05-20 | 1998-05-20 | Method of forming capacitors in a semiconductor device |
| GB9810797.2 | 1998-05-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11354720A true JPH11354720A (ja) | 1999-12-24 |
Family
ID=10832362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11138247A Pending JPH11354720A (ja) | 1998-05-20 | 1999-05-19 | 半導体デバイス内にコンデンサを形成する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6083805A (ja) |
| JP (1) | JPH11354720A (ja) |
| CA (1) | CA2272170A1 (ja) |
| GB (1) | GB2337633B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2373923A (en) * | 2000-12-11 | 2002-10-02 | Murata Manufacturing Co | MIM capacitor for microwave ICs |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6115233A (en) * | 1996-06-28 | 2000-09-05 | Lsi Logic Corporation | Integrated circuit device having a capacitor with the dielectric peripheral region being greater than the dielectric central region |
| JP2002539609A (ja) * | 1999-03-10 | 2002-11-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | バイポーラトランジスタとコンデンサとを有する半導体装置を製造する方法 |
| US6576526B2 (en) | 2001-07-09 | 2003-06-10 | Chartered Semiconductor Manufacturing Ltd. | Darc layer for MIM process integration |
| EP1294021A1 (de) * | 2001-08-31 | 2003-03-19 | Infineon Technologies AG | Kondensatoreinrichtung für eine Halbleiterschaltungsanordnung und Verfahren zu deren Herstellung |
| KR100949004B1 (ko) * | 2002-12-24 | 2010-03-23 | 동부일렉트로닉스 주식회사 | Ｍｉｍ 구조의 커패시터 제조방법 |
| US7101754B2 (en) * | 2004-06-10 | 2006-09-05 | Dalsa Semiconductor Inc. | Titanium silicate films with high dielectric constant |
| GB2434312B (en) | 2006-01-18 | 2011-06-29 | Gw Pharma Ltd | Cannabinoid-containing plant extracts as neuroprotective agents |
| KR101261969B1 (ko) * | 2010-07-16 | 2013-05-08 | 매그나칩 반도체 유한회사 | 엠아이엠 캐패시터 및 그 제조방법 |
| US8940388B2 (en) | 2011-03-02 | 2015-01-27 | Micron Technology, Inc. | Insulative elements |
| TWI563502B (en) * | 2015-04-27 | 2016-12-21 | Winbond Electronics Corp | Resistive random access memory |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2723530B2 (ja) * | 1988-04-13 | 1998-03-09 | 日本電気株式会社 | ダイナミック型ランダムアクセスメモリ装置の製造方法 |
| JP2818964B2 (ja) * | 1990-03-30 | 1998-10-30 | 三菱電機株式会社 | 積層構造の電荷蓄積部を有する半導体記憶装置の製造方法 |
| JP2897631B2 (ja) * | 1993-12-28 | 1999-05-31 | 日本電気株式会社 | 半導体集積回路装置および製造方法 |
| US5576240A (en) * | 1994-12-09 | 1996-11-19 | Lucent Technologies Inc. | Method for making a metal to metal capacitor |
| US5858832A (en) * | 1996-03-11 | 1999-01-12 | Chartered Semiconduction Manufacturing Ltd. | Method for forming a high areal capacitance planar capacitor |
| US5985731A (en) * | 1998-08-17 | 1999-11-16 | Motorola, Inc. | Method for forming a semiconductor device having a capacitor structure |
-
1998
- 1998-05-20 GB GB9810797A patent/GB2337633B/en not_active Expired - Fee Related
-
1999
- 1999-05-18 CA CA002272170A patent/CA2272170A1/en not_active Abandoned
- 1999-05-19 US US09/314,105 patent/US6083805A/en not_active Expired - Lifetime
- 1999-05-19 JP JP11138247A patent/JPH11354720A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2373923A (en) * | 2000-12-11 | 2002-10-02 | Murata Manufacturing Co | MIM capacitor for microwave ICs |
| US6746912B2 (en) | 2000-12-11 | 2004-06-08 | Murata Manufacturing Co., Ltd. | MIM capacitor and manufacturing method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2337633B (en) | 2003-04-02 |
| GB9810797D0 (en) | 1998-07-15 |
| CA2272170A1 (en) | 1999-11-20 |
| GB2337633A (en) | 1999-11-24 |
| US6083805A (en) | 2000-07-04 |
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