JPH05243402A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH05243402A
JPH05243402A JP4045093A JP4509392A JPH05243402A JP H05243402 A JPH05243402 A JP H05243402A JP 4045093 A JP4045093 A JP 4045093A JP 4509392 A JP4509392 A JP 4509392A JP H05243402 A JPH05243402 A JP H05243402A
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film
oxide film
silicon oxide
thickness
organic sog
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Yoshihisa Matsubara
義久 松原
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NEC Corp
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【目的】有機ＳＯＧ膜を完全に除去することにより、多
層配線構造において、スルーホールの電気的特性が良好
で、しかも平坦性が優れた層間膜を形成する。 【構成】半導体基板１に熱酸化膜３および下層アルミニ
ウム配線９を形成する。つぎに交互にプラズマ酸化シリ
コン膜１０、常圧ＣＶＤ酸化シリコン膜１１、プラズマ
酸化シリコン膜１２と３層以上堆積する。つぎに有機Ｓ
ＯＧ膜１３を回転塗布して熱処理する。つぎにエッチバ
ックにより有機ＳＯＧ膜１３を完全に除去したのち、酸
素プラズマ処理してポリマー（反応生成物）を除去す
る。つぎにプラズマ酸化シリコン膜１４を堆積する。つ
ぎにスルーホールを開口して、上層アルミニウム配線１
５を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に層間膜の製造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路の高速化・高集積化にと
もない、配線部の多層化が必要になってきた。多層化さ
れて上層配線を基板表面から遠ざけることによって、配
線間容量が減少し、配線を伝わる信号の伝搬遅延が小さ
くなる効果がある。さらに論理デバイスでは配線がチッ
プに占める割合が大きいので、多層化によりチップサイ
ズを縮小することができる。この多層配線技術におい
て、特に層間膜の製造方法は、平坦性や電気特性を左右
する重要な技術である。
【０００３】そこで従来の層間膜の製造方法について、
図８（ａ）〜（ｄ）を参照して説明する。
【０００４】はじめに図８（ａ）に示すように、半導体
基板１上に厚さ０．５μｍの熱酸化膜３を形成する。つ
ぎに厚さ１．０μｍのアルミニウム合金を堆積したのち
レジスト（図示せず）をマスクとして選択エッチングし
て下層アルミニウム配線９を形成したのちレジストを除
去する。つぎにプラズマＣＶＤ（化学気相成長）法によ
り、第１の酸化シリコン膜１０を堆積する。つぎにテト
ラエトキシシランおよびオゾン含有酸素をソースガスと
する常圧ＣＶＤ法により第２の酸化シリコン膜１１を堆
積する。
【０００５】つぎに図８（ｂ）に示すように、例えばメ
チルシラノールＣＨ3 −Ｓｉ（ＯＨ）3 を主成分とする
有機ＳＯＧ膜１３を回転塗布したのち、４００℃の窒素
雰囲気で熱処理する。
【０００６】つぎに図８（ｃ）に示すように、ドライエ
ッチング法により、下層アルミニウム配線９が露出しな
いように、有機ＳＯＧ膜１３および第２の酸化シリコン
膜１１をエッチバックする。
【０００７】このとき下層アルミニウム配線９の間に
は、ＳＯＧ膜１３が残っている。
【０００８】つぎに図８（ｄ）に示すように、一部で薄
くなった層間膜１０，１１，１３を補なうため、再びプ
ラズマＣＶＤ膜１２を堆積する。
【０００９】
【発明が解決しようとする課題】従来の製造方法では、
層間膜の間に有機ＳＯＧ膜が残ることが避けられない。
【００１０】この有機ＳＯＧ膜があとの製造工程で応力
や熱が加わることによりガスを発生し、スルーホールの
電気特性を悪化させる。さらに、発生したガスにより層
間膜がふくらみ、クラック（亀裂）を生じさせる原因に
なる。
【００１１】この有機ＳＯＧ膜を完全に除去するには、
アルミニウム配線膜厚と有機ＳＯＧ膜厚との和以上の膜
厚を有する酸化シリコン膜を堆積したのちエッチバック
しなければならない。
【００１２】ところが、ソースガスとしてテトラエトキ
シシランおよびオゾン含有酸素を用いた常圧ＣＶＤ法に
よって堆積した酸化シリコン膜には大きな引張応力があ
る。
【００１３】図３に示すように膜厚が１．０μｍ以上に
なるとクラックが発生する。したがって引張応力のクラ
ック耐性を考えると、ソースガスとしてテトラエトキシ
シランおよびオゾン含有酸素を用いた常圧ＣＶＤ法によ
る酸化シリコン膜の膜厚は１．０μｍが限界である。
【００１４】プラズマＣＶＤ法で堆積した酸化シリコン
膜には、膜厚２μｍ以上で圧縮応力が働くのでクラック
耐性は大きい。しかしながら、常圧ＣＶＤ法による酸化
シリコン膜と比較するとプラズマＣＶＤ法で堆積した酸
化シリコン膜の段差被覆形状は極めて悪い。
【００１５】アルミニウム配線の膜厚を１．０μｍ、間
隔を０．６μｍとしてプラズマＣＶＤ法で堆積した酸化
シリコン膜の段差被覆性を図４に示す。開口部ｘ1 には
平坦部の膜厚Ｔ0 に近い膜厚が堆積されるが、谷部ｘ2
にはｘ1 の１／３程度しか堆積されなくて、膜厚０．４
μｍ以上の酸化シリコン膜を堆積すると、開口の中央に
空孔が発生する。
【００１６】したがって、プラズマＣＶＤ法で堆積した
酸化シリコン膜および常圧ＣＶＤ法で堆積した酸化シリ
コン膜の２層構造では、０．４＋１．０＝１．４μｍ未
満の酸化シリコン膜しか堆積できなかった。
【００１７】一方、平坦性はアルミニウム配線の間に堆
積する有機ＳＯＧ膜厚で決まる。アルミニウム配線間隔
に対して、アルミニウム配線間（谷部）に堆積するＳＯ
Ｇ膜厚を図５（ａ）に、エッチバック後の平坦性を図５
（ｂ）に示す。
【００１８】谷部に堆積するＳＯＧ膜厚がアルミニウム
配線膜厚に足りないＴ＝０．３μｍ以下のときは、完全
な平坦性は得られない。平坦性を決める有機ＳＯＧ膜の
膜厚が０．５μｍ以上で始めて所望の配線間隔１０μｍ
以下の膜厚１．０μｍのアルミニウム配線を平坦化する
ことができる。
【００１９】以上のデータから、従来の製造方法では厚
さ１．０μｍのアルミニウム配線の平坦化に必要な有機
ＳＯＧ膜の膜厚０．５μｍ以上に対して、十分除去でき
る膜厚１．５μｍ以上の酸化シリコン膜を形成すること
ができないことを説明した。
【００２０】すなわち、有機ＳＯＧ膜の膜厚を０．５μ
ｍ以下に薄くすると、有機ＳＯＧ膜を除去できて、スル
ーホールの歩留りは良くなるが平坦性は低下し、アルミ
ニウム配線間のショートやアルムニウム配線の段切れを
起こし、信頼性を低下させる。
【００２１】反対に、有機ＳＯＧ膜の膜厚を厚くする
と、平坦性は良くなるが、エッチバックしても有機ＳＯ
Ｇ膜を完全に除去することができないので、スルーホー
ルの歩留りが悪化する。
【００２２】このように、従来の製造方法では、スルー
ホールの高い歩留りと平坦性とを両立させることができ
なかった。
【００２３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、下層配線が形成された半導体基板の一主面上
に、プラズマＣＶＤ法により厚さ０．４μｍ以下の酸化
シリコン膜を堆積する工程と、テトラエトキシシランお
よびオゾン含有酸素をソースガスとする常圧ＣＶＤ法に
より厚さ１．０μｍ以下の酸化シリコン膜を堆積する工
程とを交互に繰り返して３層以上の酸化シリコン膜から
なる層間膜の一部を形成する工程と、全面に有機ＳＯＧ
溶液を回転塗布したのち熱処理して有機ＳＯＧ膜を形成
する工程と、前記有機ＳＯＧ膜が完全になくなるまでド
ライエッチングする工程とを含むものである。
【００２４】
【実施例】本発明の第１の実施例として、隣接する下層
配線の間に層間膜を形成する方法について、図１（ａ）
〜（ｄ）を参照して説明する。
【００２５】はじめに図１（ａ）に示すように、半導体
基板１に厚さ０．５μｍの熱酸化膜３を形成する。つぎ
に厚さ０．８μｍのアルミニウム合金をスパッタしたの
ち、レジスト（図示せず）をマスクとして選択エッチン
グして下層アルミニウム配線９を形成してから、レジス
トを除去する。
【００２６】つぎにプラズマＣＶＤ法により、全面に厚
さ０．４μｍの第１の酸化シリコン膜１０を堆積したの
ち、テトラエトキシシランおよびオゾン含有酸素をソー
スガスとする常圧ＣＶＤ法により、厚さ０．８μｍの第
２の酸化シリコン膜１１を堆積する。ここで酸化シリコ
ン膜１１に燐または硼素をドープすることもできる。つ
ぎにプラズマＣＶＤ法で厚さ０．８μｍの第３の酸化シ
リコン膜１２を堆積する。
【００２７】つぎに図１（ｂ）に示すように、メチルシ
ラノールＣＨ3 −Ｓｉ（ＯＨ）3 を主成分とする有機Ｓ
ＯＧ溶液を２５００ｒｐｍで回転塗布したのち、３００
℃の窒素雰囲気で３０分間熱処理して、有機ＳＯＧ膜１
３を形成する。
【００２８】つぎに図１（ｃ）に示すように、三弗化メ
チルＣＨＦ3 を用いたドライエッチング法により、有機
ＳＯＧ膜と酸化シリコン膜とのエッチング速度比が１：
１となる条件で有機ＳＯＧ膜１３および第３の酸化シリ
コン膜１２をエッチバックする。
【００２９】このとき、下層アルミニウム配線９の配線
間隔が１０μｍ以上離れた孤立パターン上の第１の酸化
シリコン膜１０が残るように、厚さ１．６μｍの酸化シ
リコン膜１３，１２をエッチバックする。
【００３０】つぎにエッチバックのとき堆積したポリマ
ー（ＣＨＦ3 ガスおよび有機ＳＯＧ膜１３の反応生成
物）を除去するために、酸素プラズマ処理を行なう。つ
ぎにプラズマＣＶＤ法により厚さ０．４μｍの第４の酸
化シリコン膜１４を堆積する。
【００３１】つぎに図１（ｄ）に示すように、レジスト
（図示せず）をマスクとしてスルーホールを開口したの
ち、レジストを除去する。つぎにアルミニウム合金を堆
積してから選択エッチングして、上層アルミニウム配線
１５を形成することにより、所望の２層配線が構造が完
成する。
【００３２】本実施例では厚さ０．６μｍの有機ＳＯＧ
膜を塗布することにより、図５（ｂ）に示す配線間隔１
０μｍ以下の配線段差に対して、層間膜段差ｙ＝０μｍ
の完全平坦化を実現している。
【００３３】さらに図５（ａ）に示す配線間に堆積した
厚さ１．０μｍの有機ＳＯＧ膜を凌ぐ厚さ１．６μｍの
酸化シリコン膜をエッチバックすることにより、有機Ｓ
ＯＧ膜を層間膜から完全に除去する。
【００３４】配線間に堆積した有機ＳＯＧ膜の膜厚
（○）とエッチバックされた酸化膜厚（●）との配線間
隔依存性を図６に示す。
【００３５】有機ＳＯＧ膜が厚く堆積する配線間隔２μ
ｍにかけても、エッチバックされた酸化膜厚（●）の方
が大きい。図１（ｃ）において有機ＳＯＧ膜１３が完全
に除去されることが、図６からも確められる。
【００３６】つぎに本発明の第２の実施例として、スタ
ックトキャパシタを備えたＤＲＡＭの製造方法につい
て、図２（ａ）〜（ｄ）を参照して説明する。
【００３７】はじめに図２（ａ）に示すように、半導体
基板１にＬＯＣＯＳ選択酸化法により、素子間分離用の
フィールド酸化膜２を形成する。つぎにゲート酸化膜３
ａを形成したのち、ワード線となるゲート電極４を形成
し、ソース−ドレインとなる拡散層５を形成する。
【００３８】つぎに層間絶縁膜６を形成したのち、キャ
パシタの下層電極としてドープトポリシリコンからなる
ストレージノード７を形成し、容量絶縁膜８を形成す
る。つぎにキャパシタの上層電極としてアルミニウム合
金からなるセルプレート９ａを形成する。
【００３９】つぎに図２（ｂ）に示すように、プラズマ
ＣＶＤ法により全面に厚さ０．４μｍの第１の酸化シリ
コン膜１０を堆積したのち、テトラエトキシシランおよ
びオゾン含有酸素をソースガスとする常圧ＣＶＤ法によ
り、厚さ０．８μｍの第２の酸化シリコン膜１１を堆積
する。つぎにプラズマＣＶＤ法で厚さ０．８μｍの第３
の酸化シリコン膜１２を堆積する。つぎにメチルシラノ
ールＣＨ3 −Ｓｉ（ＯＨ）3 を主成分とする有機ＳＯＧ
溶液を２５００ｒｐｍで回転塗布したのち、３５０℃の
窒素雰囲気で３０分間熱処理して、厚さ０．６μｍの有
機ＳＯＧ膜１３を形成する。
【００４０】つぎに図２（ｃ）に示すように、スタック
トキャパシタの上層電極９ａが露出しないように、有機
ＳＯＧ膜１３および第３の酸化シリコン膜１２をエッチ
バックする。つぎにエッチバックのとき堆積したポリマ
ー（ＣＨＦ3 ガスおよび有機ＳＯＧ膜１３の反応生成
物）を除去するために、酸素プラズマ処理を行なう。
【００４１】つぎに図２（ｄ）に示すように、プラズマ
ＣＶＤ法により厚さ０．４μｍの第４の酸化シリコン膜
１４を堆積する。つぎにレジスト（図示せず）をマスク
としてスルーホールを開口したのち、レジストを除去す
る。つぎにアルミニウム合金を堆積してから選択エッチ
ングして、スタックトキャパシタの上部電極としてアル
ミニウム合金からなるビット線１５ａを形成することに
より、ＤＲＡＭの素子部が完成する。
【００４２】
【発明の効果】従来は、平坦性を向上させるため有機Ｓ
ＯＧ膜を厚くすると有機ＳＯＧ膜を完全に除去すること
はできないので、スルーホール歩留りが低下する。逆に
有機ＳＯＧ膜を薄くするとスルーホール歩留りが改善さ
れる代りに、平坦性が悪くなる。いずれにしても平坦性
とスルーホール歩留りとは両立できなかった。
【００４３】本発明ではプラズマＣＶＤ法による酸化シ
リコン膜と常圧ＣＶＤ法による酸化シリコン膜とを交互
に３層以上堆積することにより、スルーホールの歩留り
を低下させる有機ＳＯＧ膜を完全に除去できるようにな
った。平坦性とスルーホール歩留りとを両立させて、信
頼性の優れた層間膜を形成することが可能になった。
【００４４】図７にスルーホール抵抗のスルーホール径
依存性を示す。従来はスルーホール近傍に有機ＳＯＧ膜
が残ってサブミクロンのスルーホールにおいて、オープ
ン不良が発生していた。しかし、本発明では有機ＳＯＧ
膜を完全に除去できるので、サブミクロンの微細スルー
ホールに対しても、良好なスルーホール歩留りが実現し
た。
【図面の簡単な説明】
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
【図３】引張応力の酸化膜厚依存性を示すグラフであ
る。
【図４】プラズマ酸化シリコン膜の段差被覆性の膜厚依
存性を示すグラフである。
【図５】（ａ）は配線間の有機ＳＯＧ膜厚の配線間隔依
存性を示すグラフである。（ｂ）は配線間の層間膜段差
の配線間隔依存性を示すグラフである。
【図６】配線間に堆積した有機ＳＯＧ膜厚とエッチバッ
クされた酸化膜厚の配線間隔依存性を示すグラフであ
る。
【図７】スールーホール抵抗のスルーホール径依存性を
示すグラフである。
【図８】従来の層間膜の形成方法を示す断面図である。
【符号の説明】
１ 半導体基板 ２ フィールド酸化膜 ３ 熱酸化膜 ３ａ ゲート酸化膜 ４ ゲート電極（ワード線） ５ 拡散層（ソース−ドレイン） ６ 層間絶縁膜 ７ ストレージノード（キャパシタの下層電極） ８ 容量絶縁膜 ９ 下層アルミニウム配線 ９ａ セルプレート（キャパシタの上層電極） １０ 第１の（プラズマＣＶＤ）酸化シリコン膜 １１ 第２の（常圧ＣＶＤ）酸化シリコン膜 １２ 第３の（プラズマＣＶＤ）酸化シリコン膜 １３ 有機ＳＯＧ膜 １４ 第４の（プラズマＣＶＤ）酸化シリコン膜 １５ 上層アルミニウム配線 １５ａ ビット線

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 下層配線が形成された半導体基板の一主
    面上に、プラズマＣＶＤ法により酸化シリコン膜を堆積
    する工程と、テトラエトキシシランおよびオゾン含有酸
    素をソースガスとする常圧ＣＶＤ法により酸化シリコン
    膜を堆積する工程とを交互に繰り返して３層以上の酸化
    シリコン膜からなる層間膜の一部を形成する工程と、全
    面に有機ＳＯＧ溶液を回転塗布したのち熱処理して有機
    ＳＯＧ膜を形成する工程と、前記有機ＳＯＧ膜が完全に
    なくなるまでドライエッチングする工程とを含む半導体
    装置の製造方法。
  2. 【請求項２】 プラズマＣＶＤ法により厚さ０．４μｍ
    以下の酸化シリコン膜を堆積する工程と、常圧ＣＶＤ法
    により厚さ１．０μｍ以下の酸化シリコン膜を堆積する
    工程とを交互に繰り返して３層以上の、下層配線とあと
    で形成する有機ＳＯＧ膜との厚さの和以上の膜厚の酸化
    シリコン膜からなる層間膜の一部を形成する請求項１記
    載の半導体装置の製造方法。
  3. 【請求項３】 テトラエトキシシランおよびオゾン含有
    酸素をソースガスとする常圧ＣＶＤ法により堆積した酸
    化シリコン膜に、燐および硼素のうち１つ以上をドープ
    する請求項１記載の半導体装置の製造方法。
JP4045093A 1992-03-03 1992-03-03 半導体装置の製造方法 Pending JPH05243402A (ja)

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