JPH11355603A

JPH11355603A - 水平同期検出回路

Info

Publication number: JPH11355603A
Application number: JP10176737A
Authority: JP
Inventors: Masahiro Tsubaki; 雅博椿
Original assignee: Fujifilm Microdevices Co Ltd; Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp; Fujifilm Microdevices Co Ltd
Priority date: 1998-06-09
Filing date: 1998-06-09
Publication date: 1999-12-24
Also published as: US6741291B1

Abstract

(57)【要約】【課題】ビデオ信号中の水平同期信号を精度よく検出す
る。【解決手段】水平同期分離信号ＨSnを出力する同期分離
回路２に、開閉回路４と発振回路５及びウィンドウ信号
発生回路６を備えた水平同期検出回路３が接続されてい
る。ウインドウ信号発生回路６はウインドウ信号ＷＰを
生成する。開閉回路４は、ウインドウ信号ＷＰの開期間
において水平同期分離信号ＨSnを通過させ、閉期間にお
いて通過を遮断する。発振回路５は、開閉回路４の出力
信号ＨＳの変化に同期させて既知の水平走査期間と等し
い周期の規定信号を生成し、更に、ウインドウ信号ＷＰ
の開期間を規定信号の発生タイミングに同期させつつ、
出力信号ＨＳの変化のタイミングと規定信号の発生タイ
ミングとを一致させるように開期間の時間幅を調節す
る。この開期間の時間幅調節により、水平同期分離信号
ＨSn中の本来の水平同期信号ＨＳが開閉回路４を通して
精度の良く検出される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビデオ信号から水
平同期信号を検出する水平同期検出回路に関する。

【０００２】

【従来の技術】従来、この種の水平同期検出回路では、
ビデオ信号（複合映像信号）から水平同期信号を同期検
出するのにＰＬＬ（フェーズロックループ）回路が用い
られていた。アナログビデオ信号を扱う水平同期検出回
路ではアナログＰＬＬ回路、デジタルビデオ信号を扱う
水平同期検出回路ではデジタルＰＬＬ回路がそれぞれ用
いられ、図５に示すような、垂直帰線消去期間内の水平
同期信号と等化パルスや水平帰線消去期間内の水平同期
信号に基づいて、同期検出が行われていた。

【０００３】また、図６に示すように、垂直・水平帰線
消去期間内の水平同期信号と等化パルスに潰れなどの波
形歪みが生じた場合に、これらの波形歪みの影響を受け
ることなく水平同期検出を行う方法として、アナログＰ
ＬＬ回路ではその時定数を大きくすることで波形歪みを
抑制し、デジタルＰＬＬ回路では、垂直帰線消去期間内
において、波形歪みの大きな水平同期信号や等化パルス
をマスキングすることにより同期検出の対象から除外し
ていた。

【０００４】

【発明が解決しようとする課題】しかし、上記従来のア
ナログＰＬＬ回路では、その時定数を大きくするのに大
容量コンデンサ等が必要なため、回路規模が大きくなる
という問題があった。また、アナログ回路一般の問題と
同様に、素子の特性ばらつきの影響を受けやすいため、
歩留まりの悪化や、検査工数の増大、コスト高を招来す
る等の問題があった。

【０００５】一方、従来のデジタルＰＬＬ回路を用いた
水平同期検出回路では、コスト面で安価になるという利
点はあるが、動作が不安定になるという問題があった。

【０００６】すなわち、従来のデジタルＰＬＬ回路で
は、垂直帰線消去期間内における水平同期信号と等化パ
ルスの波形歪みの有無に応じてマスキングと同期検出が
行われるが、画像信号中の水平帰線消去期間内に挿入さ
れている水平同期信号に波形歪みが生じた場合には、マ
スキングが行われていない。この水平帰線消去期間内で
のマスキングが行われないのは、ＰＬＬの原理に起因し
ており、水平帰線消去期間内でのマスキングを行うこと
ができないことに由来している。

【０００７】この結果、画像信号の途中で水平同期が乱
れると、デジタルＰＬＬ回路はその乱れに同期（ロッ
ク）してしまい、次の垂直帰線消去期間が経過するまで
は精度の良い水平同期検出ができなくなるため、動作が
不安定になっていた。

【０００８】更に、デジタルＰＬＬ回路で同期検出され
た水平同期信号を再びこのデジタルＰＬＬ回路で逓倍す
ることにより、映像信号のサンプルクロックが形成され
ている。このサンプルクロックを形成するには、水平帰
線消去期間の終了時点よりも数Ｈ期間（Ｈは１水平走査
期間）前からデジタルＰＬＬ回路を起動させる必要があ
る。しかし、この数Ｈ期間前における水平同期信号や等
化パルスに波形歪みが生じた場合には、ＰＬＬロックが
遅れてしまい、水平帰線消去期間の終了時点までに正常
なサンプルクロックが形成されなくなることから、表示
装置に画像を再生させたときに、再生画像に乱れが生じ
たり、再生画像の一部が欠落する等の問題があった。

【０００９】

【課題を解決するための手段】本発明は、このような従
来技術の課題を克服するためになされたものであり、ビ
デオ信号を同期分離することで生じる水平同期分離信号
から水平同期信号を検出する水平同期検出回路におい
て、開期間と閉期間とを有するウインドウ信号を生成す
るウインドウ信号発生回路と、前記ウインドウ信号の前
記開期間において前記水平同期分離信号を通過させ、前
記閉期間において前記水平同期分離信号の通過を遮断す
る開閉回路と、前記開閉回路より出力される出力信号の
変化に同期させて既知の水平走査期間と等しい周期の規
定信号を生成すると共に、前記ウインドウ信号の開期間
を前記規定信号の発生タイミングに同期させつつ、前記
出力信号の変化のタイミングと前記規定信号の発生タイ
ミングとを一致させるように前記ウインドウ信号の前記
開期間の時間幅を調節する発振回路とを備え、前記出力
信号を水平同期信号とする構成とした。

【００１０】かかる構成によれば、開閉回路から出力さ
れる出力信号の変化に同期して規定信号が生成される。
この既知の水平走査期間と等しい周期の規定信号の発生
タイミングに、ウンドウ信号の開期間が同期して設定さ
れる。この開期間の時間幅が、出力信号の変化のタイミ
ングと規定信号の発生タイミングとを一致させるように
調節されることにより、水平同期分離信号中に存在する
本来の水平同期信号が開閉回路を通して出力されるよう
になる。この出力信号を水平同期信号とすることで、精
度の良い水平同期検出が行われる。

【００１１】

【発明の実施の形態】以下、図１ないし図４を参照し
て、本発明の水平同期検出回路をデジタルビデオデコー
ダに適用した実施の形態について説明する。尚、図１
は、デジタルビデオデコーダの概略構成を示すブロック
図、図２及び図３は、水平同期検出回路の具体的な構成
例を示す回路図、図４は、水平同期検出回路の動作例を
示すタイミングチャートである。

【００１２】図１において、デジタルビデオデコーダ
は、アナログビデオ信号（複合映像信号）ＡＶをデジタ
ルビデオデータＤAVに変換するＡ／Ｄ変換器１と、デジ
タルビデオデータＤAVについて振幅分離等の同期分離を
行うことで、画像データＶＤと垂直同期信号ＶＳ及び水
平同期信号（以下、水平同期分離信号という）ＨSnを生
成する同期分離回路２と、水平同期検出回路３とを備え
て構成されている。

【００１３】水平同期検出回路３は、開閉回路４と発振
回路５及びウインドウ信号発生回路６を備えて構成され
ており、同期分離回路２で生成された水平同期分離信号
ＨSnに基づいて、より正確な水平同期信号ＨＳを生成す
る。

【００１４】すなわち、同期分離回路２で同期分離を行
うだけでは、波形歪みを有するアナログビデオ信号ＡＶ
が入力したときに、その波形歪みの影響で水平同期の乱
れた水平同期分離信号ＨSnが生成される場合があるた
め、水平同期検出回路３でより正確な水平同期信号ＨＳ
を検出するようになっている。

【００１５】次に、図２に基づいて、開閉回路４と発振
回路５の構成を詳述する。開閉回路４は、同期分離回路
２で検出される水平同期分離信号ＨSnとウインドウ信号
発生回路６で生成されるウインドウ信号ＷＰとを入力す
るＡＮＤゲート７で構成されている。ウインドウ信号Ｗ
Ｐが論理“Ｈ”になる閉期間では、ＡＮＤゲート７は非
導通状態となって水平同期分離信号ＨSnの通過を遮断
し、ウインドウ信号ＷＰが論理“Ｌ”になる開期間で
は、ＡＮＤゲート７は導通状態となって水平同期分離信
号ＨSnを通過させ、この通過時の水平同期分離信号ＨSn
を水平同期信号ＨＳとして出力する。

【００１６】発振回路３は、図２中のＡＮＤゲート７を
除いた部分から成り、バイナリカウンタ８と、第１〜第
３の信号生成回路ＢＬ１〜ＢＬ３、及び第１〜第３のデ
コーダ回路ＤＣ１〜ＤＣ３を備えて構成されている。

【００１７】第１の信号生成回路ＢＬ１は、Ｄ型フリッ
プフロップ（以下、ＤＦＦという）９とＡＮＤゲート１
０及びＯＲゲート１１で構成されている。ＤＦＦ９とＡ
ＮＤゲート１０は、ＡＮＤゲート７から出力される水平
同期信号ＨＳの変化の立ち下がりエッジを、パルス幅の
狭いシステムクロックＣＫに同期して検出し、単一パル
スから成る検出信号Ｓ１を生成する。ＯＲゲート１１
は、検出信号Ｓ１とＮＡＮＤゲート１３からの規定信号
Ｓ２を入力し、その論理和信号Ｓ３をバイナリカウンタ
８のリセットスタート端子ＲＳに供給する。

【００１８】バイナリカウンタ８は、システムクロック
ＣＫに同期して計数動作するリングカウンタであり、論
理和信号Ｓ３が論理“Ｌ”になるのに同期して計数動作
をリスタートする。更に、リスタートの時点から最大計
数値Ｍが計数されるまでの時間間隔τ_Mが、ＮＴＳＣ方
式やＰＡＬ方式等の標準テレビジョン方式に準拠した水
平走査期間（１Ｈ期間）より長くなるように設定されて
いる。すなわち、システムクロックＣＫの１周期τ_CKと
最大計数値Ｍとの積（Ｍ×τ_CK）が、水平走査期間（１
Ｈ期間）より長くなっている。

【００１９】バイナリカウンタ８のビット出力端子ｂ0
〜ｂ10には、図示するような、スイッチ回路１２，１
４，１６とＮＡＮＤゲート１３，１７及びＡＮＤゲート
１５で構成された第１〜第３のデコーダ回路ＤＣ１〜Ｄ
Ｃ３が並列接続されている。

【００２０】いずれのデコーダ回路ＤＣ１〜ＤＣ３も、
それぞれに設けられたスイッチ回路１２，１４，１６に
よってデコード値が設定されている。そして、バイナリ
カウンタ８のビット出力が、既知の水平走査期間（１
Ｈ）に相当する値（以下、規定値という）ＮＨになる
と、第１のデコーダ回路ＤＣ１から規定信号Ｓ２が出力
され、上記ビット出力が所定値（以下、前縁値という）
ＮＦになると、第２のデコーダ回路ＤＣ２からスタート
信号ＳＴが出力され、上記ビット出力が他の所定値（以
下、後縁値という）ＮＢになると、第３のデコーダ回路
ＤＣ３からストップ信号ＳＰが出力される。

【００２１】ここで、規定値ＮＨと前縁値ＮＦ及び後縁
値ＮＢは、ＮＢ＜ＮＦ＜ＮＨの関係に設定され、更に、
後縁値ＮＢは、規定値ＮＨと前縁値ＮＦとの差（ＮＨ−
ＮＦ）と等しくなっている。詳細については後述する
が、図４のタイミングチャート中に示す期間Ｔ_NFが前縁
値ＮＦに対応し、期間Ｔ_NBが後縁値ＮＢに対応し、規定
値ＮＨは水平走査期間（１Ｈ）と等しい期間Ｔ_Hに対応
している。

【００２２】尚、第１，第２のスイッチ回路１２，１４
は、バイナリカウンタ８のビット出力端子ｂ0〜ｂ10に
個々独立に接続された複数個のスイッチ素子で構成さ
れ、それぞれのスイッチ素子を切換えることでデコード
値の調節が可能となっている。具体的には、各スイッチ
素子は、図２中の左下枠内に示すように、バイナリカウ
ンタ８からの各ビット出力ｂiと切換え信号ＥＸiとを入
力するＡＮＤゲートが用いられている。この切換え信号
ＥＸｉの論理値を個々独立に設定することで、デコード
値の調節が行えるようになっている。

【００２３】このように、デコード値を調節できる構成
にしたため、ＮＴＳＣ方式やＰＡＬ方式等のようにそれ
ぞれ異なった水平走査期間の周期に対応させて、規定値
ＮＨと前縁値ＮＦとを調整することができるようになっ
ている。

【００２４】第２の信号生成回路ＢＬ２は、ＤＦＦ１８
とインバータ１９，２０及びＮＡＮＤゲート２１で構成
されており、検出信号Ｓ１と規定信号Ｓ２に応じて論理
値の変化する矩形信号Ｓ７を生成する。すなわち、ＤＦ
Ｆ１８の非反転出力端子から出力される矩形信号Ｓ７
は、検出信号Ｓ１が論理“Ｈ”のときに規定信号Ｓ２が
論理“Ｌ”に反転すると、それに同期して論理“Ｌ”に
反転し、検出信号Ｓ１と規定信号Ｓ２が論理“Ｌ”に反
転すると、それに同期して論理“Ｈ”に反転する。

【００２５】第３の信号生成回路ＢＬ３は、ＤＦＦ２２
で構成され、スタート信号ＳＴとストップ信号ＳＰに応
じて論理値の変化する矩形信号Ｓ８を生成する。すなわ
ち、ＤＦＦ２２の反転出力端子から出力される矩形信号
Ｓ８は、ストップ信号ＳＰが論理“Ｈ”のときにスター
ト信号ＳＴが論理“Ｈ”に反転すると、その立ち上がり
エッジに同期して論理“Ｌ”に反転し、ストップ信号Ｓ
Ｐが論理“Ｌ”に反転すると、その立ち下がりエッジに
同期して論理“Ｈ”に反転する。

【００２６】そして、第２，第３の信号生成回路ＢＬ
２，ＢＬ３で生成される矩形信号Ｓ７，Ｓ８は、図３に
示すウインドウ信号発生回路６に供給されている。

【００２７】次に、ウインドウ信号発生回路６の構成を
図３に基づいて詳述する。ウインドウ信号発生回路６
は、第４，第５の信号生成回路ＢＬ４，ＢＬ５と、第
４，第５のデコーダ回路ＤＣ４，ＤＣ５、及びバイナリ
カウンタ２６を備えて構成されている。

【００２８】第４の信号生成回路ＢＬ４は、ＤＦＦ２
３，２５とＡＮＤゲート２４で構成され、ＤＦＦ２３と
ＡＮＤゲート２４が、システムクロックＣＫに同期して
矩形信号Ｓ８の立ち下がりエッジを検出することによ
り、単一パルスから成るパルス信号Ｓａを生成し、ＤＦ
Ｆ２５が、パルス信号Ｓａとバイナリカウンタ２６の最
上位のビット出力信号Ｓｃに応じて論理値の変化する矩
形信号Ｓｂを生成する。

【００２９】すなわち、ＤＦＦ２５の非反転出力端子か
ら出力される矩形信号Ｓｂは、ビット出力信号Ｓｃが論
理“Ｌ”の状態のときにパルス信号Ｓａが論理“Ｌ”に
反転すると、それに同期して論理“Ｈ”に反転し、パル
ス信号Ｓａが論理“Ｈ”の状態のときにビット出力信号
Ｓｃが論理“Ｈ”に反転すると、それに同期して論理
“Ｌ”に反転する。

【００３０】バイナリカウンタ２６は、システムクロッ
クＣＫに同期して計数動作するリングカウンタであり、
リセットスタート端子ＲＳに入力する矩形信号Ｓｃが論
理“Ｌ”になるのに同期して計数動作をリスタートす
る。

【００３１】バイナリカウンタ２６のビット出力端子ｂ
0〜ｂ6に、図示するような、スイッチ回路２７，２９と
ＡＮＤゲート２８及びＮＡＮＤゲート３０で構成された
第４，第５のデコーダ回路ＤＣ４，ＤＣ５が並列接続さ
れている。

【００３２】いずれのデコーダ回路ＤＣ４，ＤＣ５も、
それぞれに設けられたスイッチ回路２７，２９によって
デコード値が設定されている。バイナリカウンタ２６の
ビット出力が所定値Ｎｄになると、第４のデコーダ回路
ＤＣ４からパル信号Ｓｄが出力され、ビット出力が他の
所定値Ｎｅになると、第５のデコーダ回路ＤＣ５からパ
ル信号Ｓｅが出力される。

【００３３】尚、図４のタイミングチャート中に示す期
間Ｔｄが所定値Ｎｄに対応し、期間Ｔｅが所定値Ｎｅに
対応している。

【００３４】第５の信号生成回路ＢＬ５は、ＤＦＦ３１
とＡＮＤゲート３２で構成され、パル信号Ｓｄ，Ｓｅ及
び矩形信号Ｓ７に応じて論理値の変化するウインドウ信
号ＷＰを生成し、このウインドウ信号ＷＰを開閉回路４
に供給する。

【００３５】すなわち、パル信号Ｓｄ，Ｓｅの変化に応
じて論理値の変化する矩形信号ＳｆがＤＦＦ３１の反転
出力端子から出力される。この矩形信号Ｓｆは、パルス
信号Ｓｅが論理“Ｈ”のときにパルス信号Ｓｄが論理
“Ｈ”に反転すると、これに同期して論理“Ｌ”に反転
し、パルス信号Ｓｄが論理“Ｌ”のときにパルス信号Ｓ
ｅが論理“Ｌ”に反転すると、論理“Ｈ”に反転する。
そして、ＡＮＤゲート３２が矩形信号Ｓｆと矩形信号Ｓ
７との論理積を求めることにより、ウインドウ信号ＷＰ
を生成する。

【００３６】次に、かかる構成を有する水平同期検出回
路の動作例を図４のタイミングチャートに基づいて説明
する。尚、同図中、時点ｔ１，ｔ２，ｔ３，ｔ４，ｔ
５，ｔ６は、本来の水平同期信号が発生する発生タイミ
ング（以下、水平同期タイミングという）を示してい
る。また、一例として、時点ｔ１，ｔ２，ｔ４，ｔ５，
ｔ６では、同期分離によって本来の水平同期パルスｈｓ
が検出されたが、同期分離回路２から出力される水平同
期分離信号ＨSnがビデオ信号ＡＶの波形歪みの影響を受
けたために、時点ｔ３では水平同期パルスが検出され
ず、時点ｔａでは雑音ＮＯが混入した場合の水平同期分
離信号ＨSnが示されている。

【００３７】先ず、時点ｔ１から時点ｔ３までの動作を
説明する。時点ｔ１以前に波形歪みの無いビデオ信号Ａ
Ｖに基づいて水平同期分離信号ＨSnが同期分離されてい
ると、ウインドウ信号ＷＰは、それぞれの水平同期タイ
ミングｔ１，ｔ２を挟むようにして所定の時間幅τ_WPだ
け論理値“Ｌ”となる。この期間τ_WP中に開閉回路４が
導通状態になることにより、水平同期信号ｈｓを有する
水平同期分離信号ＨSnが発振回路５に供給される。

【００３８】この水平同期信号ｈｓの立ち下がりエッジ
に同期して、発振回路５が各信号Ｓ１〜Ｓ８，ＳＴ，Ｓ
Ｐを生成し、更に、矩形信号Ｓ７，Ｓ８に同期してウイ
ンドウ信号発生回路６が時間幅τ_WPだけ論理値“Ｌ”と
なるウインドウ信号ＷＰを生成する。そして、発振回路
５とウインドウ信号発生回路６との協働により、正規の
水平同期信号ｈｓを有する水平同期信号ＨＳが出力され
る。

【００３９】このように、波形歪みの影響を受けていな
い水平同期分離信号ＨSnが発振回路５に供給されると、
矩形信号Ｓ７は常に論理“Ｈ”の状態に保持され、矩形
信号Ｓ８は、スタート信号ＳＴの立ち上がりエッジとス
トップ信号ＳＰの立ち下がりエッジに同期して論理反転
することにより、水平同期タイミングｔ１，ｔ２を挟む
ようにして所定の時間幅τ₈だけ論理値“Ｌ”となる。

【００４０】更に、ウインドウ信号発生回路６では、矩
形信号Ｓ８の論理変化に同期して、各信号Ｓａ〜Ｓｆが
生成される。矩形信号Ｓ８の立ち下がりエッジに同期し
てパルス信号Ｓａが生成され、パルス信号Ｓａの発生に
同期して矩形信号Ｓｃが論理“Ｈ”に反転し、更に、矩
形信号Ｓｃが論理“Ｈ”に反転した時点から所定期間Ｔ
dとＴｅ後に単一のパルス信号ＳｄとＳｅが発生する。

【００４１】そして、パルス信号ＳｄとＳｅに同期して
論理が反転する矩形信号Ｓｆが生成され、この矩形信号
Ｓｆと矩形信号Ｓ７との論理積により、水平同期タイミ
ングｔ１，ｔ２を挟むようにして所定の時間幅τ_WPだけ
論理値“Ｌ”となるウインドウ信号ＷＰが生成される。

【００４２】次に、時点ｔ３において、水平同期分離信
号ＨSn中に水平同期パルスｈｓが存在しなかった場合に
ついての動作を説明する。

【００４３】この場合には、発振回路５中の検出信号Ｓ
１が論理“Ｈ”、その反転信号Ｓ４が論理“Ｌ”のまま
となる。但し、発振回路５中のバイナリカウンタ８が計
数動作を継続するため、バイナリカウンタ８のビット出
力が規定値ＮＨに達する時点（すなわち、時点ｔ３）に
おいて、第１のデコーダ回路ＤＣ１から規定信号Ｓ２が
出力される。更に、規定信号Ｓ２の発生に同期して論理
“Ｌ”となる論理和信号Ｓ３がバイナリカウンタ８に帰
還されるため、バイナリカウンタ８は、時点ｔ３におい
てリスタートする。そして、バイナリカウンタ８のビッ
ト出力が後縁値ＮＢに達する時点で、第３のデコーダ回
路ＤＣ３から単一パルスのストップＳＰが出力される。

【００４４】また、検出信号Ｓ１と規定信号Ｓ２に応じ
てＮＡＮＤゲート２１から単一のパルス信号Ｓ６が出力
され、このパルス信号Ｓ６に同期して、発振回路５から
ウインドウ信号発生回路６へ供給される矩形信号Ｓ７が
論理“Ｌ”に反転する。

【００４５】この結果、水平同期分離信号ＨSn中に水平
同期パルスｈｓが存在しなかった場合には、発振回路５
中の矩形信号Ｓ７が論理“Ｌ”になるものの、ウインド
ウ信号発生回路６中の各信号Ｓａ〜Ｓｆは、あたかも水
平同期パルスｈｓが正常に同期分離されたときと同様の
波形となる。

【００４６】そして、矩形信号Ｓ７とＳｆとの論理積で
あるウインドウ信号ＷＰが、時点ｔ３を挟むようにして
所定の時間幅τ’_WPだけ論理値“Ｌ”となり、この時間
幅τ’_WPの期間内で開閉回路４が導通状態となる。しか
し、開閉回路４が時間幅τ’_WPの間で導通状態となって
も、時点ｔ３では水平同期パルスｈｓが存在しないた
め、水平同期信号ＨＳは、水平同期パルスｈｓの生じな
い波形になる。

【００４７】次に、時点ｔａにおいて、水平同期分離信
号ＨSn中にノイズＮＯが混入した場合についての動作を
説明する。

【００４８】このノイズＮＯは、上記時間幅τ’_WPの間
にウインドウ信号ＷＰが論理“Ｌ”となっている期間中
に、開閉回路４を通って入力されることとなる。そし
て、ノイズＮＯの立ち下がりエッジに同期して、発振回
路５中の各信号Ｓ１〜Ｓ８，ＳＴ，ＳＰが生成される。
また、矩形信号Ｓ７は、論理“Ｈ”に反転することとな
る。更に、論理和信号Ｓ３に同期して、バイナリカウン
タ８が時点ｔａからリスタートする。

【００４９】また、バイナリカウンタ８が時点ｔａから
リスタートすると、ノイズＮＯが発生している期間中で
は、第２，第３のデコーダ回路ＤＣ２，ＤＣ３からそれ
ぞれ出力されるスタート信号ＳＴとストップ信号ＳＰは
論理“Ｈ”のままとなり、更に、矩形信号Ｓ８も論理
“Ｈ”に保たれる。このように、共に論理“Ｈ”となる
矩形信号Ｓ７，Ｓ８がウインドウ信号発生回路６に供給
されると、矩形信号Ｓｆは論理“Ｈ”のままになる。

【００５０】この結果、矩形信号Ｓ７とＳｆとの論理積
であるウインドウ信号ＷＰは、ノイズＮＯが生じている
期間中では論理“Ｈ”のままになり、開閉回路４を遮断
状態にする。

【００５１】次に、時点４において、水平同期分離信号
ＨSn中に水平同期パルスｈｓが再び生じた場合について
の動作を説明する。

【００５２】この場合には、前記の時点ｔａで生じたノ
イズＮＯに同期して、バイナリカウンタ８がリスタート
するため、時点ｔ４では、発振回路５中の各信号Ｓ１〜
Ｓ８，ＳＴ，ＳＰとウインドウ信号発生回路６中の各信
号Ｓａ〜Ｓｆは、時点ｔ３直後の状態に保たれたままに
なる。この結果、矩形信号Ｓ７とＳｆとの論理積である
ウインドウ信号ＷＰは、時点ｔ４では論理“Ｈ”のまま
になり、開閉回路４を遮断状態にする。

【００５３】そして、バイナリカウンタ８のビット出力
が規定値ＮＨに達した時点ｔｂで、第１のデコーダ回路
ＤＣ１から単一パルスの規定信号Ｓ２が出力され、前記
時点ｔ３のときと同様に、時点ｔｂを挟むようにしてウ
インドウ信号ＷＰが論理“Ｌ”になる。この結果、ウイ
ンドウ信号ＷＰが論理“Ｌ”になる期間で開閉回路４が
導通状態となるが、時点ｔｂでは、水平同期分離信号Ｈ
Sn中に水平同期パルスｈｓが存在しないため、水平同期
信号ＨＳは論理“Ｈ”のままとなる。

【００５４】次に、時点ｔ５において、水平同期分離信
号ＨSn中に水平同期パルスｈｓが再び生じた場合につい
ての動作を説明する。

【００５５】この場合には、ウインドウ信号ＷＰが論理
“Ｌ”の状態に保持されているため、それによって、水
平同期分離信号ＨSn中の水平同期パルスｈｓが開閉回路
４を通して入力される。したがって、時点ｔ５では、水
平同期信号ＨＳ中に水平同期パルスｈｓが含まれること
となり、正規の水平同期タイミングに同期して水平同期
信号ＨＳが検出されることとなる。

【００５６】そして、このように正規の水平同期タイミ
ングに同期して水平同期信号ＨＳが検出された後は、波
形歪みの影響を受けていない水平同期分離信号ＨSnが同
期分離されると、前記時点ｔ１，ｔ２の場合と同様の動
作が行われることとなり、水平同期信号ＨＳが確実に検
出されることとなる。

【００５７】以上説明したように、本実施の形態では、
発振回路路４において、開閉回路４より出力される出力
信号の変化に同期させて既知の水平走査期間と等しい周
期の規定信号Ｓ２を生成させ、更に、ウインドウ信号Ｗ
Ｐが論理“Ｌ”となる開期間を規定信号Ｓ２の発生タイ
ミングに同期させつつ、水平同期信号ＨＳの変化のタイ
ミングと規定信号Ｓ２の発生タイミングとを一致させる
ようにウインドウ信号ＷＰの前記開期間の時間幅を調節
するので、水平同期分離信号ＨSn中にビデオ信号ＡＶの
波形歪みに起因する波形変動があっても、その波形変動
の経過後に、ウインドウ信号ＷＰの開期間が本来の水平
同期パルスｈｓの発生タイミングに同期するようにな
る。このため、従来のデジタルＰＬＬ回路と比較して、
追従性の良い水平同期検出回路が実現されている。

【００５８】また、従来のデジタルＰＬＬ回路を備えた
水平同期検出回路では、画像信号中に含まれている水平
同期信号を検出できないが、本実施の形態の水平同期検
出回路は追従性に優れているため、画像信号中に含まれ
ている水平同期信号を検出することができる。このた
め、画像信号中の水平同期信号に波形歪みが生じた場合
でも、次の水平走査期間から水平同期検出が可能とな
り、従来のデジタルＰＬＬ回路の場合のような、再生画
像の乱れや再生画像の部分欠落等の問題を解消すること
ができる。

【００５９】尚、図４に示したタイミングチャートは、
本実施の形態の典型的な動作例を説明するためのもので
ある。他の波形歪みの影響を受けた水平同期分離信号Ｈ
Snに対しても、本実施の形態の水平同期検出回路は、正
確な水平同期信号ＨＳを検出することができるものであ
る。

【００６０】

【発明の効果】以上説明したように本発明によれば、既
知の水平走査期間と等しい周期の規定信号を生成して、
この規定信号の発生タイミングに同期したウインドウ信
号の開期間において水平同期検出を行うこととし、更
に、開期間において開閉回路から出力される出力信号の
変化に同期させて規定信号を生成すると共に、この規定
信号の発生タイミングと出力信号中の本来の水平同期信
号の発生タイミングとを一致させるように、ウインドウ
信号の開期間の時間幅を調節するようにしたので、ウイ
ンドウ信号の開期間内において本来の水平同期信号を検
出することができる。また、水平同期信号中に波形歪み
等に起因するノイズ等が混入した場合でも、その後に正
常な水平同期信号が発生すると、迅速に水平同期検出が
可能となる。

【図面の簡単な説明】

【図１】本実施の形態の水平同期信号検出回路の構成を
示すブロック図である。

【図２】発振器の構成を示す回路図である。

【図３】ウインドウ信号発生回路の構成を示す回路図で
ある。

【図４】本実施の形態の動作例を示すタイミングチャー
トである。

【図５】ビデオ信号を模式的に示す説明図である。

【図６】従来技術の問題点を説明するための説明図であ
る。

【符号の説明】

２…同期分離回路３…水平同期検出回路４…開閉回路５…発振回路６…ウインドウ信号発生回路

Claims

【特許請求の範囲】

【請求項１】ビデオ信号を同期分離することで生じる
水平同期分離信号から水平同期信号を検出する水平同期
検出回路において、開期間と閉期間とを有するウインドウ信号を生成するウ
インドウ信号発生回路と、前記ウインドウ信号の前記開期間において前記水平同期
分離信号を通過させ、前記閉期間において前記水平同期
分離信号の通過を遮断する開閉回路と、前記開閉回路より出力される出力信号の変化に同期させ
て既知の水平走査期間と等しい周期の規定信号を生成す
ると共に、前記ウインドウ信号の開期間を前記規定信号
の発生タイミングに同期させつつ、前記出力信号の変化
のタイミングと前記規定信号の発生タイミングとを一致
させるように前記ウインドウ信号の前記開期間の時間幅
を調節する発振回路とを備え、前記出力信号を水平同期信号とすることを特徴とする水
平同期検出回路。