JPH113591A

JPH113591A - 半導体集積回路及びその初期化方法

Info

Publication number: JPH113591A
Application number: JP9154621A
Authority: JP
Inventors: Nobuo Ida; 紳夫井田
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1997-06-12
Filing date: 1997-06-12
Publication date: 1999-01-06
Anticipated expiration: 2017-06-12
Also published as: JP3076267B2

Abstract

(57)【要約】【課題】メモリサイズを増大させることなく、かつ故
障検出に際しメモリ容量分のテストベクターを走行させ
る必要がない半導体集積回路及びその初期化方法を提供
する。【解決手段】Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴと
を相補接続して形成した第１のインバータ回路ＩＮＶ１
ａの出力を、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを
相補接続して形成した第２のインバータ回路ＩＮＶ２ａ
の入力とするとともに、該第２のインバータ回路の出力
を前記第１のインバータ回路の入力として構成したメモ
リセルを行及び列に配置したメモリ回路を有する半導体
集積回路において、第１若しくは／及び第２のインバー
タ回路のＮ型ＭＯＳＦＥＴ若しくはＰ型ＭＯＳＦＥＴの
ドレイン側若しくはソース側に抵抗素子Ｒを直列に接続
する。電源電圧を制御することにより、所望のデータを
各メモリセルに書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路及
びその初期化方法に関し、特にＳＲＡＭを具備し、電源
と接地との間の静止電源電流を測定し易いようにした半
導体集積回路及びその初期化方法に関するものである。

【０００２】

【従来の技術】半導体集積回路の大規模化に伴い高故障
検出率を達成するためのテストベクターを実現すること
が困難になっている。そこで、テストを容易にするため
に、最近は予め半導体集積回路内にテストデータ発生回
路とテスト結果判定回路からなる組み込み自己テストＢ
ＩＳＴ(Built-in Self Test)を内蔵させる方法や、ＳＣ
ＡＮ等によるテスト容易化設計が行われている。また一
方で、電源ＶＤＤとＧＮＤ間の静止電源電流を回路の各
ノードを“Ｌ”又は“Ｈ”状態で測定して故障を検出す
る方法も重要になってきている。

【０００３】ここで電源電流の測定方法及び如何にして
故障検出率をあげるかに関し、図５を用いて説明する。
図５（ａ）は、例として電源電流を測定する際の測定回
路図を示したものである。図において、１２は電圧源、
１１は電流計である。なお、半導体集積回路１０はメモ
リ回路１３，１４，１５，１６と論理回路１７を搭載し
ている。ここで欠陥１８、１９はそれぞれ半導体集積回
路１０の論理回路１７とメモリ回路１６上の製造欠陥で
あり、通常は動作機能テスト（ファンクションテスト）
により故障を検出することができる。

【０００４】しかし、この製造欠陥が高抵抗のショート
不良であればファンクションテストをパスしてしまい故
障は検出できない。ところが、電源ＶＤＤとＧＮＤ間の
静止電源電流を測定することによって故障個所を検出す
ることが可能である。図５（ｂ）は論理回路１７の２入
力ＮＡＮＤ回路２２の出力段に欠陥１８により生じる高
抵抗２３のショート不良がある場合を想定した回路図で
あるが、ここで端子Ａと端子Ｂをそれぞれ“Ｈ”入力
し、端子Ｃに“Ｌ”出力される状態で電源電流の測定を
行えば測定電流が通常より大きな値となるため故障を検
出することが可能である。このように、故障箇所を活性
化することにより故障検出率をあげることができる。こ
れはメモリ回路１３上の欠陥１９に関しても同様であ
る。

【０００５】ところが、近年半導体集積回路の大規模
化、特にメモリ容量増大に伴い、初期設定には膨大なテ
ストベクターが必要であり、この短縮が急務になってき
ている。このニーズに答えるべくメモリ回路のメモリセ
ルを効率よく“Ｌ”又は“Ｈ”に設定する回路の例が、
特開平１−１１３９９５号に記載されている。同公報記
載の回路図を図６に示す。図に示すように、このメモリ
セルは、インバータＩＮＶ１ａ、ＩＮＶ２ａと容量Ｃ
１、Ｃ２とＮ型ＭＯＳトランジスタＱ１、Ｑ２とで構成
されている。ここで、インバータＩＮＶ１ａ、２ａの互
いのゲート寸法を異ならせ若しくは静電容量Ｃ１、Ｃ２
を異ならせることにより電源供給後、接続点Ｘ、Ｙの電
圧の上昇に差が生じ、所定の“Ｌ”、“Ｈ”に決定する
ことができる。

【０００６】さらにメモリ回路のメモリセルを効率よく
“Ｌ”又は“Ｈ”に設定する回路の他の従来例が、特開
平８−２２１９８５号に記載されている。同公報記載の
メモリ回路の回路図を図７に示す。図に示すように、こ
のメモリセルは、インバータＩＮＶ１ａ、ＩＮＶ２ａと
インバータＩＮＶ１ａ、ＩＮＶ２ａのソースを端子１
ａ、１ｂ、２ａ、２ｂとで構成されている。ここで端子
１ａのみ通常のＶＤＤとは独立させ、通常はＶＤＤ端子
として電圧を印可し、メモリセルの値を設定したい場合
のみＧＮＤレベルの電位を印可する。ＧＮＤレベルが印
可されるとインバータＩＮＶ１ａの出力は“Ｌ”状態と
なり、これによりインバータＩＮＶ２ａの出力は“Ｈ”
状態となる。

【０００７】さらにメモリ回路のメモリセルを効率よく
“Ｌ”又は“Ｈ”に設定する回路の他の従来例が、特開
平６−８４３６８号に記載されている。同公報記載のメ
モリ回路の回路図を図８に示す。図に示すように、この
メモリセルは、インバータＩＮＶ１ａ、ＩＮＶ２ａとＮ
型ＭＯＳトランジスタＱ１、Ｑ２とＰ型ＭＯＳトランジ
スタＰ１、Ｐ２とＰ型ＭＯＳトランジスタＰ１、Ｐ２の
ゲート入力の端子Ｉからなる。ここでＮ型ＭＯＳトラン
ジスタＱ１、Ｑ２がＯＦＦした状態で端子ＩをＧＮＤレ
ベルにするとＰ型ＭＯＳトランジスタＰ１、Ｐ２がＯＮ
となり、これによりインバータＩＮＶ１ａの出力は
“Ｈ”状態となり、インバータＩＮＶ１ｂの出力は
“Ｌ”状態となる。

【０００８】

【発明が解決しようとする課題】上述したように、メモ
リ回路規模の増大に伴い、アドレスを選び書き込む方法
ではメモリ容量分のテストベクターを走行させる必要が
あるためＬ又はＨの設定に時間がかかることになる。ま
た、図７に示したものは、メモリセルの一方のインバー
タのソースを通常の電源と電源分離して信号として取り
扱うため、メモリセルに一方のインバータのソース用電
源ともう一方は通常の電源が必要となりメモリセルサイ
ズが増大する。多層配線を使えばメモリセルサイズは大
きくならないかも知れないが、多層が必要になるという
制約を受けてしまう。

【０００９】また、図８に示したものは、図７に示した
従来技術の初期設定用のトランジスタのＯＮ、ＯＦＦを
制御するための、制御信号端子が必要になり、制御信号
をメモリセルに配線するためにメモリセルサイズが増大
してしまう。

【００１０】本発明は、メモリサイズを増大させること
なく、かつ故障検出に際しメモリ容量分のテストベクタ
ーを走行させる必要のない半導体集積回路及びその初期
化方法の提供を、その課題としている。

【００１１】

【課題を解決するための手段】上述課題を解決するため
に、本発明は、次のような手段を採用した。本発明の半
導体集積回路は、第１導電型ＭＯＳＦＥＴと第２導電型
ＭＯＳＦＥＴとを相補接続して形成した第１のインバー
タ回路の出力を、第１導電型ＭＯＳＦＥＴと第２導電型
ＭＯＳＦＥＴとを相補接続して形成した第２のインバー
タ回路の入力とするとともに、該第２のインバータ回路
の出力を前記第１のインバータ回路の入力として構成し
たメモリセルを行及び列に配置したメモリ回路を有する
半導体集積回路において、前記第１若しくは第２のイン
バータ回路の第１導電型ＭＯＳＦＥＴ若しくは第２導電
型ＭＯＳＦＥＴのドレイン側若しくはソース側に抵抗素
子を直列に接続する。

【００１２】上記のように構成したので、本発明による
半導体集積回路の初期化方法を用いることにより、動作
電源電圧範囲以上に電源電圧を変動させれば、メモリ回
路を“Ｌ”又は“Ｈ”状態に設定することができ、メモ
リ容量分のテストベクターを走行させる必要がないの
で、設定に時間を要しない。

【００１３】好ましくは、上記構成の半導体集積回路に
おいて、前記第１のインバータ回路の第１導電型ＭＯＳ
ＦＥＴのドレイン側若しくはソース側に抵抗素子を接続
し、かつ前記第２のインバータ回路の第２導電型ＭＯＳ
ＦＥＴのドレイン側若しくはソース側に抵抗を接続する
ことを特徴としている。

【００１４】上記によると、先の場合と同様な作用効果
を得ることができる。

【００１５】更に好ましくは、前記抵抗素子は、前記イ
ンバータ回路を構成する各々のトランジスタのオン抵抗
値に比べ１桁から２桁高い抵抗値を有する。

【００１６】上記のように構成すれば、半導体集積回路
に印加する電源電圧を動作電源電圧範囲以上に変動させ
ることにより、メモリ回路を“Ｌ”又は“Ｈ”状態に設
定することが容易となる。

【００１７】本発明の半導体集積回路の初期化方法は、
電源電圧又は接地電圧の絶対最大定格電圧の範囲で、か
つ前記メモリ回路以外の論理回路に論理変化させない範
囲で、前記電源電圧又は接地電圧を高電位から低電位又
は低電位から高電位に振幅変化させることにより、請求
項１又は２に記載の半導体集積回路の複数のメモリセル
各々をを予め希望する値に初期化することを特徴として
いる。

【００１８】本発明方法を、本発明の半導体集積回路の
初期化に使用すれば、メモリ回路を“Ｌ”又は“Ｈ”状
態に容易に設定することができる。

【００１９】

【発明の実施形態】本発明の実施の形態について、図面
を参照して説明する。

【００２０】本発明のメモリセルは通常のメモリセルに
抵抗素子を挿入させた構成をとる。抵抗素子の接続位置
はインバータの出力が“Ｌ”に確定しやすいようにＮ型
ＭＯＳトランジスタとＰ型トランジスタの接続の間に設
け、かつ出力はＮ型ＭＯＳトランジスタと抵抗素子の間
より取り出す。もう一方のインバータにはこれとは逆に
“Ｈ”に確定しやすいようにするため、出力は抵抗素子
とＰ型ＭＯＳトランジスタの間より取り出す。次に抵抗
素子の抵抗値について一例を示す。図４は回路シミュレ
ーションＳＰＩＣＥにより得た数値である。３Ｋ〜２０
Ｋオームの範囲で発明の動作が確認できた。またその時
の電源電圧の変動は１．５Ｖから６．５Ｖと電位差が
５．０Ｖ程度必要であった。なおこの抵抗値と電源電圧
の変動範囲はメモリセルのインバータのゲート長サイ
ズ、ゲート幅サイズ、あるいは製造の条件によっても変
化させることが可能である。

【００２１】

【実施例】まず、本発明の第１の実施例について図面を
参照しながら説明する。図１は本発明のメモリ回路搭載
の半導体集積回路を示した第１の実施例の回路図であ
る。図１に示すように、このメモリ回路はＮ型ＭＯＳト
ランジスタ（第１導電型ＭＯＳＦＥＴ）Ｎ１、Ｎ２とＰ
型ＭＯＳトランジスタ（第２導電型ＭＯＳＦＥＴ）Ｐ
１、Ｐ２とでインバータ接続させて、第１のインバータ
回路ＩＮＶ１ａと第２のインバータ回路ＩＮＶ２ａとを
形成し、端子ＩＮ＿１、ＩＮ＿２を入力とするＮ型ＭＯ
ＳトランジスタＮ３、Ｎ４を配置するとともに、抵抗素
子Ｒを前記インバータを構成するＮ型ＭＯＳトランジス
タとＰ型ＭＯＳトランジスタの間に接続して構成したも
のである。

【００２２】次ぎに図１のメモリ回路の動作について図
面を参照しながら説明する。図２は図１の回路動作説明
用のタイミングチャートである。電源電圧ＶＤＤを０Ｖ
から動作保証範囲の電圧に変化させる。例えばこの電圧
値は３．３Ｖである。ここでメモリセルのインバータの
出力は抵抗素子Ｒの影響によりＯＵＴ＿１は“Ｌ”レベ
ルになりＯＵＴ＿２は“Ｈ”レペルに変化する。ここで
通常のメモリセルの書き込み手順を持ち、ＯＵＴ＿１が
“Ｈ”レベルになり、ＯＵＴ＿２は“Ｌ”レペルになる
ようにＩＮ＿１を“Ｈ”レベルを入力し、またＩＮ＿３
にも“Ｈ”レベルを入力する。この時のＩＮ＿２には
“Ｌ”レペルを入力する。メモリセルの値の書き込み時
間以上経過後、タイミングｔ３にてＩＮ＿２を“Ｌ”レ
ベルにし、ｔ４にてＩＮ＿３も“Ｌ”レベルにしてメモ
リセルの書き込みＴ２が完了する。

【００２３】この後、電源電圧の変動によりメモリセル
のリセットＴ３を実施する。タイミングｔ５、ｔ６、ｔ
７、ｔ８、ｔ９の変動回数及びタイミングｔ５で電圧を
上げる側から開始したのは一例なので、以下に示すに電
源電圧の変動に必要な条件を満たしていれば別の組み合
わせとしてもよい。

【００２４】電源電圧の変動の必要な条件のひとつは電
源電圧の上限と下限はその半導体集積回路の絶対最大定
格の電源電圧を超えないことであり、もう一つは本発明
の論理回路の動作電源電圧範囲を越えて変動させること
である。この２つの条件を満たせば電源電圧の変動範囲
は何Ｖにしてもかまわない。

【００２５】タイミングｔ６の高電位から低電位に電源
変化させた際、“Ｈ”状態であったＯＵＴ＿１の電位は
０Ｖ近くまで下がり、“Ｌ”状態であったＯＵＴ＿２と
の電位と差が小さくなる。この状態タイミングｔ７の低
電位から高電位に電源電圧を変化させると、ＯＵＴ＿２
は電源電圧の変化の影響を受け“Ｈ”側に持ち上がり、
さらにＯＵＴ＿１とＯＵＴ＿２の電位差は小さくなる。
ここでＯＵＴ＿１はＰ型ＭＯＳ側の付けた抵抗により電
圧上昇が遅くなり、逆にＯＵＴ＿２はＮ型ＭＯＳ側の付
けた抵抗により電圧降下が遅くなり、ついには両者の電
位レベルは逆転を生じ、ＯＵＴ＿２は“Ｈ”レベルとな
る電位まで上昇し、ＯＵＴ＿１は“Ｌ”レベルとなる電
位まで降下する。

【００２６】次に、本発明の第２の実施例を図３に示
す。第１の実施例では、第１のインバータ回路ＩＮＶ１
ａと第２のインバータ回路ＩＮＶ２ａの何れにも、各イ
ンバータを構成するＮ型ＭＯＳトランジスタとＰ型ＭＯ
Ｓトランジスタの間に抵抗素子Ｒを接続して構成したの
であるが、この実施例では第２のインバータＩＮＶ２ａ
を構成するＮ型ＭＯＳトランジスタとＰ型ＭＯＳトラン
ジスタの間にのみ抵抗素子Ｒを接続して構成したもので
ある。

【００２７】この構成によっても、電源電圧ＶＤＤを０
Ｖから動作保証範囲の電圧に変化させれば、メモリセル
のインバータの出力は抵抗素子Ｒの影響によりＯＵＴ＿
１は“Ｌ”レベルになり、これに伴いＯＵＴ＿２は
“Ｈ”レペルに変化する。

【００２８】

【発明の効果】以上説明したように、本発明によれば、
半導体集積回路が動作保証する電源電圧範囲以上の電源
電圧を変動させることでメモリ回路の“Ｌ”又は“Ｈ”
状態に設定でき、かつ電源電圧の変動では論理回路の論
理はそのままで維持するようにできるから、メモリ容量
分のテストベクターを走行させる必要がなく設定に時間
がかからない。また、通常の電源と電源分離する必要が
なく実現できるとともに、トランジスタのＯＮ、ＯＦＦ
を行うような制御信号端子を必要としないため、メモリ
セルサイズを増大させることなく、かつ多層配線を用い
る必要もない。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路の第１の実施例を
示す回路図である。

【図２】図１に示す回路動作を説明するためのタイミン
グチャートである。

【図３】本発明を実現する抵抗素子の抵抗値と電源電圧
範囲を求めたシミュレーション結果の一例である。

【図４】本発明に係る半導体集積回路の第２の実施例を
示す回路図である。

【図５】（ａ）は静止電源電流の測定方法を示すための
図、（ｂ）は工程上での製造欠陥を測定する方法を示す
図である。

【図６】従来のメモリ回路を示す図である。

【図７】従来のメモリ回路を示す図である。

【図８】従来のメモリ回路を示す図である。

【符号の説明】

１０半導体集積回路１１電流計１２電圧源１３，１４，１５，１６メモリ回路１７論理回路１８製造欠陥１９製造欠陥２０電源電圧配線２１ＧＮＤ配線２２２入力ＮＡＮＤ回路２３高抵抗の製造欠陥Ｎ１，Ｎ２，Ｎ３Ｎ型ＭＯＳトランジスタＰ１，Ｐ２，Ｐ３Ｐ型ＭＯＳトランジスタＶＤＤ電源電圧端子Ｒ抵抗ＩＮＶ１ａ第１のインバータ回路ＩＮＶ２ａ第２のインバータ回路Ｑ１，Ｑ２Ｎ型ＭＯＳトランジスタＰ１，Ｐ２Ｐ型ＭＯＳトランジスタＩＰ１，Ｐ２を制御する初期設定用信号端子ＷＱ１，Ｑ２を制御するワード線信号端子

Claims

【特許請求の範囲】

【請求項１】第１導電型ＭＯＳＦＥＴと第２導電型Ｍ
ＯＳＦＥＴとを相補接続して形成した第１のインバータ
回路の出力を、第１導電型ＭＯＳＦＥＴと第２導電型Ｍ
ＯＳＦＥＴとを相補接続して形成した第２のインバータ
回路の入力とするとともに、該第２のインバータ回路の
出力を前記第１のインバータ回路の入力として構成した
メモリセルを、行及び列に配置したメモリ回路を有する
半導体集積回路において、前記第１若しくは第２のインバータ回路と直列に抵抗素
子を接続することを特徴とする半導体集積回路。
【請求項２】第１導電型ＭＯＳＦＥＴと第２導電型Ｍ
ＯＳＦＥＴとを相補接続して形成した第１のインバータ
回路の出力を、第１導電型ＭＯＳＦＥＴと第２導電型Ｍ
ＯＳＦＥＴとを相補接続して形成した第２のインバータ
回路の入力とするとともに、該第２のインバータ回路の
出力を前記第１のインバータ回路の入力として構成した
メモリセルを、行及び列に配置したメモリ回路を有する
半導体集積回路において、前記第１のインバータ回路の第１導電型ＭＯＳＦＥＴの
ドレイン側若しくはソース側に第１の抵抗素子を接続
し、かつ前記第２のインバータ回路の第２導電型ＭＯＳ
ＦＥＴのドレイン側若しくはソース側に第２の抵抗素子
を接続したことを特徴とする半導体集積回路。
【請求項３】前記抵抗素子は、前記インバータ回路を
構成する各トランジスタのオン抵抗値よりも１桁乃至２
桁高い抵抗値を有することを特徴とする請求項１又は２
に記載の半導体集積回路。
【請求項４】電源電圧又は接地電圧の絶対最大定格電
圧の範囲で、かつ前記メモリ回路以外の論理回路に論理
変化を与えない範囲で、前記電源電圧又は接地電圧を高
電位から低電位に又は低電位から高電位に振幅変化させ
ることにより、請求項１又は２に記載の半導体集積回路
の複数のメモリセル各々をを予め希望する値に初期化す
ることを特徴とする半導体集積回路の初期化方法。