JPH113594A - 不揮発性メモリおよびデータ書込み、読出し方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来のフラッシュメモリは、消去、書込みの
繰り返しによるゲート絶縁膜へのダメージが大きく、書
き換え回数が多くなると、メモリの信頼性が低下すると
いう課題があった。 【解決手段】 しきい値電圧の高い状態と低い状態とに
より情報を記憶する複数のメモリセルと前記複数のメモ
リセルのコントロールゲートに接続されるワード線とを
有するメモリアレイを有する不揮発性半導体メモリにお
いて、書込みデータのビットのうちしきい値を変化させ
るデータの数を計数し、その計数結果に基づいてしきい
値を変化させるビットの数が書込みデータのビット数の
半分以上か半分以下かを判定し、その判定結果に基づい
てしきい値を変化させるビットの数が書込みデータのビ
ット数の半分以上あるときはデータを反転し半分以下の
ときは書込みデータを反転せずに上記メモリアレイに供
給して書込みを行なうようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
さらには不揮発性半導体記憶装置における情報書込み方
式に適用して特に有効な技術に関し、例えば複数の記憶
情報を電気的に一括消去可能な不揮発性メモリおよびそ
れを利用したメモリカードのような不揮発性半導体メモ
リシステムに利用して有効な技術に関するものである。

【０００２】

【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する不揮発性記憶素
子をメモリセルに使用しており、１個のトランジスタ
（ＭＯＳＦＥＴ）でしきい値電圧を情報として記憶する
メモリセルを構成することができる。かかるフラッシュ
メモリにおいては、書き込み動作では、図６に示すよう
に、不揮発性記憶素子のドレイン電圧を例えば５Ｖ（ボ
ルト）にし、コントロールゲートＣＧが接続されたワー
ド線を例えば−１０Ｖにすることにより、フローティン
グゲートＦＧから電荷をドレイン領域へ引き抜いて、し
きい値電圧を低い状態（論理“０”）にする。消去動作
では、図７に示すように、ウェル領域を例えば−５Ｖに
し、コントローゲートＣＧを１０Ｖのような高電圧にし
てフローティングゲートＦＧに負電荷を注入してしきい
値を高い状態（論理“１”）にする。これにより、１つ
のメモリセルに１ビットのデータを記憶させるようにし
ている。

【０００３】

【発明が解決しようとする課題】従来のフラッシュメモ
リは、一本のワード線に複数のメモリセルのコントロー
ルゲートが接続され、このワード線に接続される複数の
メモリセルを単位（以下、この単位をセクタと称する）
として、消去、書込み、読出しがそれぞれの動作モード
に区別されて行なわれてきた。まず消去は、ワード線を
共通にする複数のメモリセルに対して同時に行われる。
この消去は複数のワード線を含むセクタと呼ばれる単位
で行われ、複数のメモリセルのうち特定のメモリセルだ
けを選択的に消去することはしていない。

【０００４】一方、書込みは、一旦消去を行なってしき
い値を高くしてから、しきい値を下げようとするメモリ
セルが接続されたワード線に−１０Ｖを印加しドレイン
に５Ｖ、ソースに０Ｖを印加して、ワード線単位で行な
うようにしていた。このとき書込みが行なわれないつま
りしきい値を下げないメモリセルのドレインには０Ｖが
印加されていた。

【０００５】上記消去、書込みに際して、ゲート絶縁膜
に高電圧を印加して、フローティングゲートへの電子の
注入（しきい値電圧を上げ、消去状態にする）にはトラ
ンジスタのチャネルからトンネル注入が行なわれ、フロ
ーティングゲートからの電子の引き抜き（しきい値電圧
を下げ、書込み状態にする）には拡散層へのトンネル放
出が行なわれる。そのため、消去、書込みの繰り返しに
よるゲート絶縁膜へのダメージが大きく、書き換え回数
が多くなると、メモリの信頼性が低下するという問題点
があった。つまり、フラッシュメモリでは信頼性を保証
するため、書き換え回数を制限する必要があった。

【０００６】そこで、フラッシュメモリを使用したメモ
リカードのようなシステムでは、書き換え回数による制
約を減らすためシステムの仕様で決まるメモリ容量より
も大きな容量のフラッシュメモリを搭載しておいて、そ
れらを均等に使い回すことによって、見かけ上の書き換
え回数を増加させるような工夫も行なわれている。しか
しながら、このような方法は、システムに搭載するメモ
リチップを増加させるためコストアップを招くととも
に、均等な書き換えを実行するためＣＰＵの負担を増加
させるなどの不具合がある。

【０００７】この発明の目的は、メモリセルの実質的な
書込み回数を減らしてデータの書き換えに伴うゲート絶
縁膜へのダメージを減少させ、信頼性の高い不揮発性半
導体メモリを提供することにある。

【０００８】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。

【００１０】すなわち、フローティングゲートを有する
トランジスタからなるメモリセルを有する不揮発性半導
体メモリにおいて、書込みデータのビットのうちしきい
値を変化させるデータの数（例えば“０”の場合には
“０”のビットの数）を計数するカウンタ回路と、計数
結果に基づいてしきい値を変化させるビットの数が書込
みデータのビット数の半分以上か半分以下かを判定する
回路と、その判定結果に基づいて書込みデータを反転可
能なデータ反転回路と、上記判定結果を記憶する制御情
報記憶ビット列を設け、しきい値を変化させるビットの
数が書込みデータのビット数の半分以上あるときはデー
タを反転してメモリアレイに書き込むとともに判定結果
を上記ビット列に記憶させておいて、データ読出しの際
には記憶されているデータとともに判定結果も読み出し
てその判定結果データに応じて読出しデータを反転もし
くは反転せずに出力させるようにしたものである。

【００１１】上記した手段によれば、例えば書込みデー
タがしきい値の変化を伴う“０”のビットがほとんどで
しきい値の変化のない“１”のビットが少ないデータは
反転されることでしきい値の変化のないビットが大多数
であるデータに変換されてメモリアレイに供給されるた
め、各メモリセルに着目すると実質的な書込み回数が少
なくなる。その結果、書込みによるゲート絶縁膜へのダ
メージが減少され、信頼性の高い不揮発性メモリを得る
ことができる。

【００１２】

【発明の実施の形態】以下、本発明をフラッシュメモリ
に適用した場合の実施例を図面を用いて説明する。

【００１３】図１には、本発明を適用したフラッシュメ
モリの一実施例が示されている。特に制限されないが、
図１に示されている各回路ブロックは、単結晶シリコン
のような１個の半導体チップ１上に形成されている。

【００１４】図１において、１１は図６に示されている
ようなフローティングゲートを有する１つのトランジス
タからなるメモリセルがマトリックス状に配置されたメ
モリアレイ、１２はメモリアレイ１１から読み出された
１メモリ行（１セクタ）分のデータを保持したり外部か
ら入力された書込みデータを保持するデータレジスタ、
１３は上記メモリアレイ１１とデータレジスタ１２との
間に設けられた書込みや読出しの際のデータの反転また
は非反転を行なうデータ反転回路である。

【００１５】また、１４は外部から入力されたアドレス
信号を保持するアドレスレジスタ、１５はメモリアレイ
１１内のワード線の中から上記アドレスレジスタ１４に
取り込まれたアドレスに対応した１本のワード線を選択
するＸデコーダ、１６は外部からの書込みデータを上記
データレジスタ１２に順次転送したりデータレジスタ１
２に読み出されたデータを外部へ出力するためのＹアド
レス信号（データ線選択信号）を生成するＹアドレスカ
ウンタである。上記Ｙアドレスカウンタ１６は、１セク
タの先頭アドレスから最終アドレスまでを順次更新し出
力する機能を有する。１７は生成されたＹアドレスをデ
コードして１メモリ行内の１つのデータを選択するＹデ
コーダ、１８はデータレジスタ１２に読み出されたデー
タを増幅して外部へ出力するメインアンプである。

【００１６】この実施例のフラッシュメモリは、特に制
限されないが、シリアルアクセスのデータ入出力インタ
フェースを持つ。例えば読出し時には、読み出すべきメ
モリ行のアドレスが入力されると一本のワード線が選択
され、それに接続される複数のメモリセルから並行して
データが読み出され、後に説明するデータ反転回路１３
を介してデータレジスタ１２へ一括転送される。データ
レジスタ１２に保持された読出しデータは、Ｙアドレス
カウンタ１６により順次選択され、シリアルに出力され
る。書込みの場合は、シリアルデータが入力され、上記
とは逆の経路で選択されたメモリ行に書込みが行われ
る。

【００１７】また、この実施例では、書込みの際に入力
されたデータのビットのうち“０”（もしくは“１”）
の数を計数して“０”の方が多いときは上記データ反転
回路１３に対して書込みデータの反転を指示し“０”の
方が少ないときは非反転を指示する制御信号を形成し供
給する反転制御回路１９が設けられている。さらに、メ
モリアレイ１１には、各メモリ行に対して１ビットずつ
制御ビット１１ａが設けられ、この制御ビット１１ａに
はデータ書込み時に上記反転制御回路１９での判定結果
に対応した情報が記憶されるようにされている。そし
て、この制御ビット１１ａの記憶情報はデータ読出し時
にワード線を共通するものが同時に読み出されてデータ
反転回路１３に供給され、データ反転回路１３はこの制
御ビットの情報に応じて読出しデータを反転しもしくは
非反転のままデータレジスタ１２へ転送するように構成
されている。

【００１８】この実施例のフラッシュメモリは、特に制
限されないが、外部のＣＰＵ等から与えられるコマンド
を保持しそれをデコードするコマンドレジスタ＆デコー
ダ２１と、該コマンドレジスタ＆デコーダ２１のデコー
ド結果に基づいて当該コマンドに対応した処理を実行す
べくメモリ内部の各回路に対する制御信号を順次形成し
て出力する制御回路（シーケンサ）２２とを備えてお
り、コマンドが与えられるとそれを解読して自動的に対
応する処理を開始するように構成されている。

【００１９】上記制御回路２２は、例えばマイクロプロ
グラム方式のＣＰＵの制御部と同様に、コマンド（命
令）を実行するのに必要な一連のマイクロ命令郡が格納
されたＲＯＭ（リードオンリメモリ）からなり、コマン
ドレジスタ＆デコーダ２１がコマンドに対応したマイク
ロ命令群の先頭アドレスを生成して制御回路２２に与え
ることにより、マイクロプログラムが起動されるように
構成することができる。このＲＯＭ内に設けられたソフ
トウェアには、命令手順と、電圧印加時間等の条件とが
格納される。ＲＯＭには最低限のマイクロ命令のみを搭
載し、命令条件や追加プログラムは書換可能なフラッシ
ュメモリに格納するようにしてもよい。

【００２０】さらに、この実施例のフラッシュメモリに
は、上記各回路の他、アドレス信号やデータ信号の入出
力を行なうＩ／Ｏバッファ回路２３、外部のＣＰＵ等か
ら供給される制御信号が入力される制御信号入力バッフ
ァ回路２４、外部から供給される電源電圧Ｖccに基づい
て書込み電圧Ｖｗ（−１０Ｖ）、消去電圧Ｖｅ（１０
Ｖ）、読出し電圧、ベリファイ電圧等チップ内部で必要
とされる電圧を生成する電源回路２５、メモリの動作状
態に応じてこれらの電圧の中から所望の電圧を選択して
メモリアレイ１１やＸデコーダ１５に供給する電源切替
回路２６等が設けられている。なお、電源電圧よりも高
い書込み電圧Ｖｗや消去電圧Ｖｅは、電源回路２５に含
まれるチャージポンプ回路により発生される。

【００２１】特に制限されないが、この実施例のフラッ
シュメモリは、アドレス信号と書込みデータ信号および
コマンド入力とで外部端子（ピン）Ｉ／Ｏを共用してい
る。そのため、上記Ｉ／Ｏバッファ回路２３は、上記制
御信号入力バッファ回路２４からの制御信号に従ってこ
れらの入力信号を区別して取り込み所定の内部回路に供
給するように構成されている。

【００２２】外部のＣＰＵ等からこの実施例のフラッシ
ュメモリに入力される制御信号としては、例えばリセッ
ト信号ＲＥＳやチップ選択信号ＣＥ、書込み制御信号Ｗ
Ｅ、出力制御信号ＯＥ、コマンドもしくはデータ入力か
アドレス入力かを示すためのコマンドイネーブル信号Ｃ
ＤＥ、システムクロックＳＣ等がある。

【００２３】なお、上記実施例のフラッシュメモリを制
御する外部の装置としては、アドレス生成機能とコマン
ド生成機能を備えていればよいので、汎用マイクロコン
ピュータＬＳＩを用いることができる。

【００２４】図２には、上記データ反転回路１３および
反転制御回路１９の具体的な構成例が示されている。デ
ータ反転回路１３は、例えば５１２ビットのような１メ
モリ行分のデータをシリアル／パラレル変換し保持する
シフトレジスタＳＦＲからなるデータレジスタ１２の各
ビットに対応した５１２個ずつの書込みデータ用イクス
クルーシブＯＲゲートＧW1，ＧW2‥‥ＧW512および読出
し用イクスクルーシブＯＲゲートＧR1，ＧR2‥‥ＧR512
とにより構成されている。

【００２５】上記反転制御回路１９は、書込み時に入力
されるシリアルデータの“１”に相当するビットによっ
てカウントアップするカウンタＣＮＴと、１メモリ行の
ビット数の半分の数（この実施例では２５６）を保持す
るレジスタＲＥＧと、このレジスタＲＥＧに設定された
値と上記カウンタＣＮＴの計数値とを比較するコンパレ
ータＣＭＰとにより構成され、コンパレータＣＭＰは入
力された書込みデータが“０”ビット（しきい値の変化
を伴うビット）と“１”ビットのいずれを多く含んでい
るかを判定し、“０”ビットの方が多いときにはハイレ
ベルの信号を出力する。この信号は上記書込みデータ用
イクスクルーシブＯＲゲートＧW1，ＧW2‥‥ＧW512の一
方の端子に共通に入力される。

【００２６】上記書込みデータ用イクスクルーシブＯＲ
ゲートＧW1，ＧW2‥‥ＧW512の他方の入力端子には、シ
フトレジスタＳＦＲに保持された書込みデータが入力さ
れており、上記制御信号がハイレベルのときはシフトレ
ジスタＳＦＲのデータを反転してメモリアレイ１１に供
給する。上記読出しデータ用イクスクルーシブＯＲゲー
トＧR1，ＧR2‥‥ＧR512の一方の入力を端子には、メモ
リアレイ１１から読み出された１メモリ行分のデータの
各ビットが入力され、他方の入力端子にはメモリアレイ
１１の制御ビット１１ａから読み出された制御情報が入
力されている。読み出された制御情報が“１”のときは
イクスクルーシブＯＲゲートＧR1，ＧR2‥‥ＧR512によ
って読出しデータが反転されてシフトレジスタＳＦＲか
らなるデータレジスタ１２に転送され、ここでシリアル
データに変換されてＩ／Ｏバッファ２３により外部へ出
力される。

【００２７】図３には、書込みによってメモリセルのし
きい値を下げる方式のメモリアレイ１１の具体例を示
す。この実施例のメモリアレイ１１は２つのマットで構
成されており、図３にはそのうち片方のメモリマットの
具体例が示されている。同図に示すように、各メモリマ
ットは、列方向に配列され各々ソースおよびドレインが
共通接続された並列形態のｎ個のメモリセル（フローテ
ィングゲートを有するＭＯＳＦＥＴ）ＭＣ１〜ＭＣｎか
らなるメモリ列ＭＣＣが行方向（ワード線ＷＬ方向）お
よび列方向（データ線ＤＬ方向）にそれぞれ複数個配設
されている。各メモリ列ＭＣＣは、ｎ個のメモリセルＭ
Ｃ１〜ＭＣｎのドレインおよびソースがそれぞれ共通の
ローカルデータ線ＬＤＬおよび共通のローカルソース線
ＬＳＬに接続され、ローカルデータ線ＬＤＬは選択ＭＯ
ＳＦＥＴ Ｑs1を介してメインデータ線ＤＬに、またロ
ーカルソース線ＬＳＬは選択ＭＯＳＦＥＴ Ｑs2を介し
て接地点または負電圧に接続可能に構成されている。上
記複数のメモリ列ＭＣＣのうちワード線方向に配設され
ているものは半導体基板上の同一のウェル領域ＷＥＬＬ
内に形成される。

【００２８】特に制限されないが、図３に示すメモリア
レイの構成を有し、消去状態を高いしきい値電圧にとる
とともに書込み状態を低いしきい値電圧にとる方式はＡ
ＮＤ形フラッシュメモリと呼ばれることがある。この場
合、フローティングゲートへの電子の注入（しきい値電
圧を上げ、消去状態にする）には、特に制限されない
が、トランジスタのチャネルからＦＮ（Fowler-Nordhei
m）トンネル注入が用いられ、フローティングゲートか
らの電子の引き抜き（しきい値電圧を下げ、書込み状態
にする）には、拡散層へのＦＮトンネル放出が用いられ
る。

【００２９】データ消去時にはそのウェル領域ＷＥＬＬ
およびローカルソース線ＬＳＬに−３Ｖのような負電圧
を与え、ウェル領域を共通にするワード線に１０Ｖのよ
うな電圧を印加することで、一括消去が可能にされてい
る。なお、データ消去時には選択ＭＯＳＦＥＴ Ｑs2が
オン状態にされて、各メモリセルのソースに−３Ｖの負
電圧が印加されるように構成されている。このとき、選
択ＭＯＳＦＥＴ Ｑs1はオフとされ、ドレインは、コン
トロールゲートに１０Ｖの高電圧が印加されることでオ
ン状態にされたメモリセルのチャンネルを通してソース
側の電圧が伝えられることで−３Ｖのような電位にされ
る。

【００３０】一方、データ書込み時には、選択されるメ
モリセルが接続されたワード線に−１０Ｖのような負電
圧が印加されるとともに、選択されるメモリセルに対応
したメインデータ線ＤＬが３Ｖのような電位にされかつ
選択メモリセルが接続されたローカルデータ線ＬＤＬ上
の選択ＭＯＳＦＥＴ Ｑs1がオン状態され、ドレインに
３Ｖが印加される。ただし、このときローカルソース線
ＬＳＬ上の選択ＭＯＳＦＥＴ Ｑs2はオフ状態とされて
いる。

【００３１】また、データ読出し時には、選択されるメ
モリセルが接続されたワード線に読出し電圧Ｖｒ（例え
ば２．０Ｖ）のような電圧が印加されるとともに、選択
されるメモリセルに対応したメインデータ線ＤＬが１Ｖ
のような電位にプリチャージされかつ選択メモリセルが
接続されたローカルデータ線ＬＤＬ上の選択ＭＯＳＦＥ
Ｔ Ｑs1がオン状態とされる。そして、このときローカ
ルソース線ＬＳＬ上の選択ＭＯＳＦＥＴ Ｑs2はオン状
態とされ、接地電位（０Ｖ）が印加される。これによ
り、メモリセルのしきい値電圧に応じて電流が流れるも
の（ＬＤＬ電位が０Ｖに低下）と、電流が流れないもの
（ＬＤＬ電位が１Ｖに維持される）とが区別され、メモ
リセルの記憶情報が読み出される。

【００３２】ここで、データ書込み時および消去時の電
圧が図６，図７の従来タイプに比べて低いのは、従来よ
り微細加工が可能な技術を使用して素子寸法を小さくす
るとともに、電源電圧Ｖｃｃとして従来の５Ｖに代えて
３Ｖを使用していることなどの理由によるもので、電圧
値はこれに限定されるものでない。

【００３３】上記メインデータ線ＤＬの一端（メモリア
レイの中央側）には読出し時にデータ線のレベルを検出
するとともに書込み時に書込みデータをラッチしデータ
に応じた電位をメインデータ線ＤＬに与えるセンスラッ
チ回路ＳＬＴがそれぞれ接続されている。ここで、メイ
ンデータ線ＤＬやセンスラッチ回路ＳＬＴの数は１セク
タのメモリセルの数に対応した数とされ、例えば５１３
個（制御ビットを含む）が並列に設けられる。

【００３４】この実施例ではメモリアレイは２つのメモ
リマットで構成され、センスラッチ回路ＳＬＴの反対側
すなわち図の下側にも上記と同様な構成のメモリマット
が配置されており、そのメモリアレイ内の各メインデー
タ線ＤＬが対応するセンスラッチ回路ＳＬＴの他方の入
出力端子に接続されている。即ち、センスラッチ回路Ｓ
ＬＴは２つのメモリマットで共用される。

【００３５】図４には、書込み動作によりしきい値を高
くする方式のメモリアレイの実施例を示す。この実施例
のメモリアレイと前記実施例のメモリアレイ（図２参
照）との相違は、選択ＭＯＳＦＥＴ Ｑs1，Ｑs2がなく
各メモリセルＭＣ１〜ＭＣｎのドレインが直接メインデ
ータ線ＤＬに接続されているとともに、各メモリセルＭ
Ｃ１〜ＭＣｎのソースは共通のコモンソース線ＣＳＬに
接続されている点にあり、同一列のメモリセルは互いに
並列的に接続されている点では前記実施例のメモリアレ
イと同じである。ただし、この実施例のメモリアレイで
は、データ書込み時と消去時のメモリセルのしきい値電
圧の定義が図２の実施例と逆である。

【００３６】特に制限されないが、図４に示すメモリア
レイはＮＯＲ形フラッシュメモリと呼ばれることがあ
る。この時、特に制限されないが、フローティングゲー
トへの電子の注入（しきい値電圧を上げ、書込み状態に
する）には、トランジスタのドレインからＣＨＥ（Chan
nel Hot Electron）注入が用いられ、フローティングゲ
ートからの電子の引き抜き（しきい値電圧を下げ、消去
状態にする）には、ＦＮトンネル放出が用いられる。

【００３７】この実施例では、データ書込み時にはコン
トロールゲートＣＧに１０Ｖのような高電圧が印加さ
れ、ソースには接地電位（０Ｖ）が印加される。一方、
ドレインには、選択／非選択に応じて異なる電圧が印加
される。すなわち、選択メモリセルのドレインには５Ｖ
のような電圧が印加されてメモリセルはオン状態とな
り、ソース・ドレイン間に電流が流れこのとき生じたホ
ットエレクトロンがフローティングゲートに注入されて
メモリセルのしきい値が高くされる。また、非選択メモ
リセルのドレインにはソースと同じ０Ｖが印加されてメ
モリセルのソース・ドレイン間には電流が流れずメモリ
セルのしきい値も低いままとされる。

【００３８】デ−タ消去時にはコントロールゲートＣＧ
に−１０Ｖのような負電圧が印加され、ドレインは電圧
が印加されないフローティング状態とされる。一方、ソ
ースには、５Ｖのような正電圧が印加される。これによ
って、メモリセルのフローティングゲートから電子が引
き抜かれ、メモリセルのしきい値が低くされる。この消
去動作はワード線を共通にするセクタ単位で実行され
る。なお、この実施例のメモリセルは、データ読出し時
にはコントロールゲートに５Ｖ、ソースに０Ｖ、ドレイ
ンに１Ｖが印加されることによって、しきい値が高いメ
モリセルはドレイン電流が流れず、しきい値が低いメモ
リセルはドレイン電流が流れてデータ線のプリチャージ
レベルが下がるのをセンスラッチで検出することでデー
タの読出しが行なわれる。

【００３９】以上のように本発明の実施例２を適用し
て、書込み状態と消去状態のしきい値電圧の高低を逆に
しても実施例１と同様な効果が得られる。

【００４０】図５には上記実施例のフラッシュメモリの
応用例としてのメモリカードの構成を示す。メモリカー
ド１００は、複数のフラッシュメモリ１０とこれらのリ
ード・ライトを制御するコントローラユニット１１０と
によって構成されており、コントローラユニット１１０
とフラッシュメモリ１０とは、カード内に配設されたバ
ス（図示省略）によって接続されており、コントローラ
ユニット１１０からフラッシュメモリ１０に対して、上
述の追加書込みコマンドその他のコマンドやセクタアド
レス、書込みデータ、ライトイネーブル信号などの制御
信号がバスを介して供給される。１２０は、カードの一
側に沿って設けられた信号入出力や電源供給用の端子兼
コネクタである。

【００４１】実施例１や実施例２では、フラッシュメモ
リのメモリアレイと、命令を実行するためのコマンドシ
ーケンサが１チップ上に設けられた不揮発性メモリにつ
いて述べたが、図５のような構成のメモリカードにおい
ては、コントローラ１１０が図１のコマンドシーケンサ
の機能を有するようにシステムを構成することも可能で
ある。

【００４２】メモリカード形態としたときの別の実施例
としては、コントローラ１１０を省略し、フラッシュメ
モリチップが複数搭載されたメモリカードと、これらの
メモリカードが接続可能とされるＣＰＵを含むパーソナ
ルコンピュータとの組み合わせからなる形態も取り得
る。この場合にも、フラッシュメモリの制御に必要な消
去、書込み等の全てのコマンドをＣＰＵのプログラムと
して含ませることが可能である。

【００４３】以上説明したように、上記実施例において
は、フローティングゲートを有するトランジスタからな
るメモリセルを有する不揮発性半導体メモリにおいて、
書込みデータのビットのうちしきい値を変化させるデー
タの数（例えば“０”の場合には“０”のビットの数）
を計数するカウンタ回路と、計数結果に基づいてしきい
値を変化させるビットの数が書込みデータのビット数の
半分以上か半分以下かを判定する回路と、その判定結果
に基づいて書込みデータを反転可能なデータ反転回路
と、上記判定結果を記憶するメモリビット列を設け、し
きい値を変化させるビットの数が書込みデータのビット
数の半分以上あるときはデータを反転してメモリアレイ
に書き込むとともに判定結果も記憶させておいて、デー
タ読出しの際には記憶されているデータとともに判定結
果も読み出してその判定結果データに応じて読出しデー
タを反転もしくは反転せずに出力させるようにしたの
で、例えば書込みデータがしきい値の変化を伴う“０”
のビットがほとんどでしきい値の変化のない“１”のビ
ットが少ないデータは反転されることでしきい値の変化
のないビットが大多数であるデータに変換されてメモリ
アレイに供給されるため、各メモリセルに着目すると実
質的な書込み回数が少なくなり、その結果、書込みによ
るゲート絶縁膜へのダメージが減少され、信頼性の高い
不揮発性メモリを得ることができるという効果がある。
また、判定結果を記憶するメモリビット列以外は余分な
メモリセルを設けることなく書込み回数を減らすことが
できるため、コストダウンが可能となるとともに、ソフ
トウェアにより均等な書込みを行なう必要もないため、
ＣＰＵの負担も軽減することができるという効果があ
る。

【００４４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、メモリアレイを２つのマットによって構
成した場合について説明したが、この発明はそれに限定
されず、偶数個のマットに分割した場合はもちろん１つ
のマットで構成されている場合にも適用することができ
る。上記実施例では、書込み状態をデータ“０”に対応
させ、消去状態をデータ“１”に対応させたが、逆にす
ることももちろん可能である。

【００４５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である一括消
去型フラッシュメモリに適用した場合について説明した
が、この発明はそれに限定されるものでなく、ＦＡＭＯ
Ｓを記憶素子とする不揮発性記憶装置一般さらには複数
のしきい値を有するメモリセルを備えた半導体装置に広
く利用することができる。

【００４６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４７】すなわち、この発明は、メモリセルの実質
的な書込み回数を減らしてデータの書き換えに伴うゲー
ト絶縁膜へのダメージを減少させ、信頼性の高い不揮発
性半導体メモリを実現することができる。

【図面の簡単な説明】

【図１】本発明を適用したフラッシュメモリの一実施例
の概略を示す全体ブロック図である。

【図２】本発明を適用したフラッシュメモリにおけるデ
ータ反転回路および反転制御回路の構成例を示す回路図
である。

【図３】本発明を適用したフラッシュメモリのメモリア
レイの構成例を示す回路図である。

【図４】本発明を適用可能なフラッシュメモリのメモリ
アレイの他の実施例を示す回路図である。

【図５】本発明を適用したフラッシュメモリの応用例と
してのメモリカードの概略構成図である。

【図６】フラッシュメモリにおけるメモリセルの書込み
時の印加電圧の一例を示す断面図である。

【図７】フラッシュメモリにおけるメモリセルの消去時
の印加電圧の一例を示す断面図である。

【符号の説明】

１１ メモリアレイ １１ａ 制御ビット（制御情報記憶手段） １２ データレジスタ １３ データ反転回路 １４ アドレスレジスタ １５ Ｘデコーダ １９ 反転制御回路 ２１ コマンドレジスタ＆デコーダ ２２ シーケンサ ＲＥＧ レジスタ ＣＮＴ カウンタ ＣＭＰ コンパレータ ＳＬＴ センスラッチ回路 ＤＬ データ線 ＷＬ ワード線 ＭＣ メモリセル

Claims (6)

【特許請求の範囲】
1. 【請求項１】 しきい値電圧の高い状態と低い状態とに
   より情報を記憶する複数のメモリセルと前記複数のメモ
   リセルのコントロールゲートに接続されるワード線とを
   有するメモリアレイと、書込みデータのビットのうちし
   きい値を変化させるデータの数を計数するカウンタ回路
   と、該カウンタ回路の計数結果に基づいてしきい値を変
   化させるビットの数が所定数以上か否かを判定する判定
   回路と、この判定回路の判定結果を記憶する制御情報記
   憶手段と、上記判定回路の判定結果に基づいて書込みデ
   ータを反転可能であるとともに上記制御情報記憶手段か
   ら読み出された制御情報に基づいて上記メモリアレイよ
   り読み出されたデータを反転可能なデータ反転回路とを
   備えてなることを特徴とする不揮発性メモリ。
2. 【請求項２】 上記制御情報記憶手段は、上記メモリア
   レイ内のワード線にそれぞれ１ビット接続されたメモリ
   セル群からなることを特徴とする請求項１に記載の不揮
   発性メモリ。
3. 【請求項３】 上記反転制御回路は、書込みデータのビ
   ットのうちしきい値を変化させるデータの数を計数する
   カウンタ回路と、書込みデータを反転するか否かの判定
   基準となる数値を設定可能なレジスタと、該レジスタの
   設定値と上記カウンタ回路の計数結果とを比較して判定
   する判定回路とから構成されてなることを特徴とする請
   求項１もしくは２に記載の不揮発性メモリ。
4. 【請求項４】 上記データ反転回路は、上記判定回路の
   判定結果に基づいて書込みデータを反転する第１のデー
   タ反転回路と、上記制御情報記憶手段から読み出された
   制御情報に基づいて上記メモリアレイより読み出された
   データを反転する第２のデータ反転回路とから構成され
   てなることを特徴とする請求項１、２もしくは３に記載
   の不揮発性メモリ。
5. 【請求項５】 上記複数のメモリセルの各々は、しきい
   値電圧が高い状態のとき消去状態とされ、しきい値が低
   い状態のとき書込み状態とされ、書込みデータの“０”
   に対応したメモリセルのしきい値電圧が消去状態から書
   込み状態にされることを特徴とする請求項１、２、３も
   しくは４に記載の不揮発性メモリ。
6. 【請求項６】 しきい値電圧の高い状態と低い状態とに
   より情報を記憶する複数のメモリセルと前記複数のメモ
   リセルのコントロールゲートに接続されるワード線とを
   有するメモリアレイを有する不揮発性半導体メモリにお
   いて、書込みデータのビットのうちしきい値を変化させ
   るデータの数を計数し、その計数結果に基づいてしきい
   値を変化させるビットの数が書込みデータのビット数の
   半分以上か半分以下かを判定し、その判定結果に基づい
   てしきい値を変化させるビットの数が書込みデータのビ
   ット数の半分以上あるときはデータを反転し半分以下の
   ときは書込みデータを反転せずに上記メモリアレイに供
   給して書込みを行なうとともに、上記判定結果を記憶し
   ておいて、データ読出しの際には記憶されているデータ
   とともに対応する判定結果も読み出してその判定結果デ
   ータに応じて読出しデータを反転もしくは反転せずに出
   力させるようにしたことを特徴とする不揮発性メモリの
   データ書込み、読出し方法。