JPH10233096A - 不揮発性半導体記憶装置および読出し方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来提案されている４値メモリにおいては、
２ビットの情報を得るのにワード線の電位を変えて３回
の読み出しを行なう必要がある。そのため、単純に考え
ても読出し時間が２値メモリの１．５倍になってしまう
とともに、読出し時の消費電流も１．５倍に増加してし
まうという問題点がある。 【解決手段】 複数のしきい値を設定して１つのメモリ
セルに多値の情報を記憶させるようにした不揮発性半導
体記憶装置において、ワード線読出しレベルを低い方か
ら高い方へと変えながら順次読出しを行なって行くとと
もに、読出されたデータを保持するラッチ手段を設けて
その保持データに基づいて次のビット線プリチャージを
選択的に行なうようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
さらには不揮発性半導体記憶装置における多値情報の記
憶読出し方式に適用して特に有効な技術に関し、例えば
複数の記憶情報を電気的に一括消去可能な不揮発性記憶
装置（以下、単にフラッシュメモリという）に利用して
有効な技術に関するものである。

【０００２】

【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する不揮発性記憶素
子をメモリセルに使用しており、１個のトランジスタで
メモリセルを構成することができる。かかるフラッシュ
メモリにおいては、書き込み動作では、図１６に示すよ
うに不揮発性記憶素子のドレイン領域を例えば５Ｖ（ボ
ルト）程度にし、コントローゲートＣＧが接続されたワ
ード線を−１１Ｖ程度にすることにより、トンネル電流
によりフローティングゲートＦＧから電荷を引き抜い
て、しきい値電圧が低い状態（論理“０”）にする。消
去動作では、図１７に示すように、ウェル領域，ドレイ
ン領域，ソース領域を０Ｖ程度にし、コントローゲート
ＣＧを１６Ｖのような高電圧にしてトンネル電流を発生
させてフローティングゲートＦＧに負電荷を注入してし
きい値を高い状態（論理“１”）にする。読出し時には
コントロールゲートを高いしきい値と低いしきい値の中
間の電圧に設定して電流が流れるか流れないかを検出し
て、例えば電流が流れるメモリセルの記憶データは
“０”、電流が流れないメモリセルの記憶データは
“１”と判定する。これにより１つのメモリセルに１ビ
ットのデータを記憶させるようにしている。

【０００３】ところで、記憶容量を増大させるために１
メモリセル中に２ビット以上のデータを記憶させる、い
わゆる「多値」メモリに関する技術が提案されている。
この多値メモリに関する発明としては、特願平７ー１４
０３１号などがある。

【０００４】かかる多値メモリは、フローティングゲー
トに注入する電荷の量を制御することにより、しきい値
を例えば１Ｖ，２Ｖ，３Ｖ‥‥のように段階的に変化さ
せ、それぞれのしきい値に複数ビットの情報を対応させ
て記憶するというものである。図１８に１つのメモリセ
ルを４つのしきい値状態に分けて記憶を行なう（本明細
書ではこれを４値と称する）場合のしきい値の分布状態
を示す。書込みによってメモリセルのしきい値を正確に
所定の値に制御することは困難であり、同図に示すよう
に、それぞれ目標とするしきい値電圧を中心とする正規
分布をなす。データを読み出すときには、各しきい値の
分布の谷の部分に相当する電圧を読出し電圧ＶＲＷ１，
ＶＲＷ２，ＶＲＷ３として設定しワード線を介してコン
トロールゲートに印加して行なう。このときドレインは
１Ｖ、ソースは０Ｖのような電位に設定される。ドレイ
ン電圧の設定には、ビット線プリチャージ方式が適用で
きる。

【０００５】表１に、上記読出し電圧ＶＲＷ１，ＶＲＷ
２，ＶＲＷ３（ＶＲＷ１＜ＶＲＷ２＜ＶＲＷ３）を用い
て、しきい値分布Ａ，Ｂ，Ｃ，Ｄに属するメモリセルの
読出しを行なった結果を示す。しきい値分布Ａに属する
メモりセルはしきい値が最も高いためＶＲＷ１，ＶＲＷ
２，ＶＲＷ３のいずれが印加されても電流が流れないの
で読出し結果は“１”となる。しきい値分布Ｂに属する
メモリセルはＶＲＷ１，ＶＲＷ２が印加されても電流は
流れず読出し結果は“１”となるが、ＶＲＷ３が印加さ
れると電流が流れるため読出し結果は“０”となる。し
きい値分布Ｃに属するメモリセルはＶＲＷ１が印加され
ても電流は流れず読出し結果は“１”となるが、ＶＲＷ
２，ＶＲＷ３が印加されると電流が流れるため読出し結
果は“０”となる。しきい値分布Ｄに属するメモリセル
はＶＲＷ１，ＶＲＷ２，ＶＲＷ３のいずれが印加されて
も電流は流れるため読出し結果はすべての場合に“０”
となる。なお、以上、４値メモリの場合について説明し
たが、原理的には８値や１６値も可能である。

【０００６】

【表１】

【０００７】

【発明が解決しようとする課題】上記４値メモリにおい
ては、１つのメモリセルに４つのしきい値のいずれかを
設定できるため２ビットの情報を記憶させることができ
る。ところで、１つのメモリセルに１ビットの情報の記
憶を行なう従来の２値メモリにおいては１ビットの情報
を得るのに２つのしきい値の判定を行うため１回の読み
出しが行われる。これに対し、上記４値メモリにおいて
は、２ビットの情報を得るのにワード線の電位を変えて
３回の読み出しを行なう必要がある。そのため、単純に
考えても読出し時間が２値メモリの３倍になってしまう
とともに、読出し時の消費電流も３倍に増加してしまう
という問題点がある。

【０００８】しかも、フローティングゲートを有するＭ
ＯＳＦＥＴをメモリセルとした不揮発性メモリでは、読
出し動作が繰り返されると読出し時に発生する僅かなホ
ットエレクトロンがフローティングゲートに注入されて
しきい値が上昇する現象（以下、リードディスターブと
称する）があるので、読出し回数が多いほどメモリセル
のしきい値の変動が大きくなり最悪の場合には読出しレ
ベルを越えてしまい記憶データ化けを起こすおそれがあ
るという不都合がある。

【０００９】また、前述したように、読出し時にはメモ
リセルのソースに接地電位Ｖｓｓ（０Ｖ）を印加する必
要があり、そのための電源ライン（グランドライン）Ｇ
Ｌが図１９のようにチップの外部端子（グランドピン）
ＧＮＤからメモリアレイＭ−ＡＲＹ内の各メモリセルＭ
Ｃまでは配設される。かかる電源ラインは一般にアルミ
等のメタル配線層によって構成されるが、アルミ配線が
ビット線等の他の信号線に使用されている部位では抵抗
値の高い拡散層を介してメモリセルＭＣに接地電位が印
加されることもある。そのような場合、図１９に示すよ
うに、グランドピンＧＮＤに近いメモリセルと最も遠い
メモリセルとでは、グランドラインの長さがかなり異な
ることになる。例えば、拡散層の配線は１μｍ当たり数
百ｍΩ程度の抵抗値があり、メタル配線でも１００Ω程
度の抵抗値があり、グランドピンから遠いメモリセル迄
には数百〜数ｋΩの抵抗がつくこととなる。そのため、
読出し時にメモリセルより電流が流れ出るとソース電位
が浮き上がることとなるが、グランドピンに近いメモリ
セルと遠いメモリセルとではソース電位が大きく異なっ
てしまう。仮に読出し電流が３ｍＡでグランド抵抗が１
００Ω異なっているとすると、ソース電位には０．３Ｖ
の差が生じることとなる。

【００１０】一方、メモリセルはＭＯＳＦＥＴの特性か
ら知られているように、ドレイン電流がしきい値の近傍
では対数的に変化するので、ソース電位が浮き上がって
ゲート・ソース間電圧が減少すると１桁ないしは２桁も
電流が減少してしまう。ここで、図１８のＢ，Ｄの分布
に属するメモリセルの特性が図２０にｂ，ｄで示すよう
な特性を有していると仮定すると、各々のゲートに５Ｖ
の電圧を印加したときに、メモリセルＤは完全な飽和領
域にあるため多少ソース電位が上がっても十分な電流量
を確保できるのに対し、メモリセルＢは飽和が浅いので
僅かなソース電位の浮き上がりで電流が大幅に減少して
読出しが不能もしくは誤ったデータの読出しが行なわれ
るおそれがあることが分かる。

【００１１】この発明の目的は、読出し時間が短くかつ
消費電流の少ない多値記憶型不揮発性半導体記憶装置を
提供することにある。

【００１２】この発明の他の目的は、必要な読出し回数
を減らして記憶データ化けの生じにくい多値記憶型不揮
発性半導体記憶装置を提供することにある。

【００１３】この発明のさらに他の目的は、読出し時の
ソース電位の浮き上がりを抑え、読出し不能あるいはデ
ータ誤読出しを防止可能な多値記憶型不揮発性半導体記
憶装置を提供することにある。

【００１４】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。

【００１６】すなわち、複数のしきい値を設定して１つ
のメモリセルに多値の情報を記憶させるようにした不揮
発性半導体記憶装置において、ワード線読出しレベルを
低い方から高い方へと変えながら順次読出しを行なって
行くとともに、読み出されたデータを保持するラッチ手
段を設けてその保持データに基づいて次の読み出し動作
におけるビット線プリチャージを選択的に行なうように
したものである。

【００１７】表１を参照すれば明らかなように、ワード
線読出しレベルを低い方から高い方へと順次行なって行
くと、１度“０”が読み出されたメモリセルはその後レ
ベルを高くして読出しを行なっても“０”が読み出され
るので、読出しを行なわないのと同じ結果になる。つま
り、ビット線のプリチャージを省略することができる。
そして、プリチャージの省略によって消費電流を減らす
ことができるので、読出し時にメモリアレイからグラン
ドラインに流れ出す電流を減らすことができ、これによ
ってメモリセルのソース電位の浮き上がり量を小さくで
きる。そのため、読出し不能あるいはデータ誤読出しを
防止することができる。しかも、プリチャージの省略に
よって読出し回数を少なくすることができるため、リー
ドディスターブによるしきい値の変動すなわち記憶デー
タ化けを抑制することができる。

【００１８】さらに、上記読出し方式によれば、選択ワ
ード線に接続されているメモリセルがしきい値の低いメ
モリセルのみであれば最後まで読出しを行なう前に全て
の読出しデータが“０”になるので、オール“０”判定
手段を設けることにより、途中で読出し動作を終了する
ことができ、消費電流の低減に加えデータ読出し時間の
短縮を図ることができるようになる。

【００１９】さらに、メモリセルのしきい値と記憶デー
タとの対応を、隣り合うしきい値同士では記憶データの
コードが１ビットのみ異なる並びとなるように決定する
のが望ましい。具体的には、４値メモリの場合には、図
１８のしきい値分布Ａ，Ｂ，Ｃ，Ｄを２ビットデータ
“１１”，“１０”，“００”，“０１”に対応させ
る。このようにすることによって、リードディスターブ
があった場合に、これを訂正するエラー訂正回路の負担
が少なく回路規模も小さくて済むという利点がある。例
えば、図１８のしきい値分布Ｂにあるメモリセルのしき
い値がディスターブによりしきい値分布Ｃに移った場合
を考えると、上記対応の場合には本来の記憶データ“１
０”が“００”と誤って読み出されることになるので、
エラーは１ビットで済む。ところが、図１８のしきい値
分布Ａ，Ｂ，Ｃ，Ｄを２ビットデータ“１１”，“１
０”，“０１”，“００”のように対応させた場合に
は、メモリセルのしきい値がＢからＣに移ると、“１
０”が“０１”と誤って読み出され２ビットエラーとな
るので、これを訂正しようとするとエラー訂正回路の負
担および回路規模が非常に大きくなってしまう。

【００２０】

【発明の実施の形態】以下、本発明を１つのメモリセル
に４値を記憶可能なフラッシュメモリに適用した場合に
ついてその実施例を図面を用いて説明する。

【００２１】先ず、図１を用いて本実施例のフラッシュ
メモリのデータ読出し順序を簡単に説明する。なお、本
実施例では、メモリアレイが２つのマットで構成され、
２つのマット間に各マット内のビット線ＢＬに接続され
読出し信号の増幅およびラッチを行なうセンス＆ラッチ
回路（以下センスラッチと称し、図にはＳＬと記す）が
配置され、マットの外側すなわちビット線ＢＬを挟んで
反対側にそれぞれ読出しデータを一時保持するためのラ
ッチ回路が配置されている。以下、このラッチ回路をデ
ータラッチと称し、図にはＤＬと記すとともに、２つの
マットのうち上マット側と下マット側とでそれぞれＵ，
Ｄを付して区別する。なお、ＷＬはワード線、ＭＣはメ
モリセルである。

【００２２】この実施例では、読出しに先立って選択側
のマット（ここでは上側マット内のメモリセルを選択す
る場合を考える）のすべてのビット線ＢＬを例えば１．
０Ｖのような電位にプリチャージする。このプリチャー
ジは、センスラッチＳＬに、選択マット側の入出力ノー
ドが“１”レベルとなるようなデータを設定することに
より行なう。センスラッチＳＬへのデータの設定は、非
選択側のノードをＭＯＳＦＥＴを介してグランドに接地
し、センスラッチの選択側の入出力ノードをハイレベル
にさせることで行なう。非選択側ビット線は０．５Ｖの
ような電位にハーフプリチャージされ、選択側のビット
線電位と非選択側ビット線電位との比較でデータが検出
されるようになっている。

【００２３】次に、選択マット側のいずれかのワード線
を、最初に最も低い読出しレベルＶＲＷ１（＝１．５
Ｖ）に立ち上げる。すると、当該ワード線に接続された
１行分のメモリセルの読出しが行なわれる。これによっ
て、しきい値が最も高いメモリセル（記憶データが“１
１”）としきい値が２番目に高いメモリセル（記憶デー
タ“１０”）としきい値が３番目のメモリセル（記憶デ
ータ“００”）から対応するセンスラッチＳＬに読み出
されたデータは“１”となり、しきい値が最も低いメモ
リセル（記憶データ“０１”）から対応するセンスラッ
チＳＬに読み出されたデータのみ“０”となる（ステッ
プＳ１）。

【００２４】ステップ２では、上記センスラッチＳＬに
読み出されて保持されているデータを非選択側のマット
のビット線ＢＬを介してデータラッチＤＬＤへ転送す
る。このデータ転送についても後述するが、概念的には
図２に示すように、ビット線ＢＬとセンスラッチＳＬと
の間およびビット線ＢＬとデータラッチＤＬ（ＤＬＵお
よびＤＬＤ）との間にそれぞれ設けられている転送用Ｍ
ＯＳＦＥＴ Ｑt1とＱt2をオンさせることで行なう。な
お、このときセンスラッチＳＬの非選択マット側の入出
力ノードには上記保持データとは逆のデータが現れてい
るので、データラッチＤＬに転送され、保持されるデー
タはセンスラッチＳＬの保持データを反転したデータと
なる。このデータ転送が終了すると、各ビット線ＢＬ上
に設けられているディスチャージ用ＭＯＳＦＥＴ（後
述）をすべてオンさせることで、全部のビット線の電位
を接地電位（０Ｖ）に落とす（以下、これをビット線の
リセットと称する）。

【００２５】ステップ３では、先ず上記センスラッチＳ
Ｌに保持されているデータを用いて上記選択側のマット
内のビット線ＢＬのプリチャージを行なう。これによっ
て、データ“０”を保持しているセンスラッチに接続さ
れたビット線にはプリチャージが行われないこととなっ
て、その分消費電力を減らすことができる。プリチャー
ジ終了後に、ステップ１で選択レベルにしたワード線と
同一のワード線を、例えば２．５Ｖのような２番目の読
出しレベルＶＲＷ２に立ち上げ、当該ワード線に接続さ
れた１行分のメモリセルの読出しを行なう。これによっ
て、しきい値が最も高いメモリセル（記憶データが“１
１”）としきい値が２番目に高いメモリセル（記憶デー
タ“１０”）から対応するセンスラッチＳＬに読み出さ
れたデータは“１”となり、しきい値が３番目のメモリ
セル（記憶データ“００”）としきい値が最も低いメモ
リセル（記憶データ“０１”）から対応するセンスラッ
チＳＬに読み出されたデータは“０”となる。

【００２６】ステップ４では、上記センスラッチＳＬに
読み出されて保持されているデータを選択側のマットの
ビット線ＢＬを介してデータラッチＤＬＵへ転送する。
このデータ転送についても、ビット線ＢＬとセンスラッ
チＳＬ、データラッチＤＬとの間にそれぞれ設けられて
いる転送用ＭＯＳＦＥＴ Ｑt1，Ｑt2をオンさせること
で行なう。なお、このときセンスラッチＳＬの選択マッ
ト側の入出力ノードには上記保持データと同じデータが
現れているので、データラッチＤＬＵに転送され、保持
されるデータは、ステップ２とは異なりセンスラッチＳ
Ｌの保持データと同じデータとなる。このデータ転送が
終了すると、各ビット線上に設けられているディスチャ
ージ用ＭＯＳＦＥＴ（後述）をすべてオンさせること
で、ビット線をリセットする。

【００２７】ステップ５では、先ず上記センスラッチＳ
Ｌに保持されているデータを用いて上記選択側のマット
内のビット線ＢＬのプリチャージを行なう。プリチャー
ジ終了後に、ステップ１で選択レベルにしたワード線と
同一のワード線を例えば３．５Ｖのような３番目の読出
しレベルＶＲＷ３に立ち上げ、当該ワード線に接続され
た１行分のメモリセルの読出しを行なう。これによっ
て、しきい値が最も高いメモリセル（記憶データが“１
１”）から対応するセンスラッチＳＬに読み出されたデ
ータのみ“１”となり、しきい値が２番目に高いメモリ
セル（記憶データ“１０”）としきい値が３番目のメモ
リセル（記憶データ“００”）としきい値が最も低いメ
モリセル（記憶データ“０１”）から対応するセンスラ
ッチＳＬに読み出されたデータは“０”となる。

【００２８】ステップ６では、上記センスラッチＳＬに
読み出されて保持されている反転データと非選択側のデ
ータラッチＤＬＤに保持されているデータ（選択された
メモリセルの反転データ）とのイクスクルーシブＯＲ論
理演算を、ビット線ＢＬを利用したワイヤード論理演算
にて行なう。すなわち、図２（Ｂ）に示されているよう
に、この実施例では上記ビット線ＢＬとデータラッチＤ
ＬＤとの間に設けられている転送用ＭＯＳＦＥＴ Ｑt2
を迂回するように直列形態のＭＯＳＦＥＴ Ｑe1，Ｑe2
がビット線ＢＬと接地点との間に設けられており、これ
らのＭＯＳＦＥＴのうちＱt2をオフ、またＱe1をオンさ
せた状態でセンスラッチＳＬ側の転送用ＭＯＳＦＥＴ
Ｑt2を一時的にオンさせて保持データをビット線に出力
させる。そして、Ｑe2をデータラッチＤＬＤに保持され
ているデータに応じてオンまたはオフさせる。すると、
このときデータラッチＤＬＤの保持データが“０”なら
ばＱe2がオフとなるため、ビット線はセンスラッチＳＬ
から出力されたデータをそのまま維持する。一方、デー
タラッチＤＬＤの保持データが“１”ならばＱe2がオン
されるため、ビット線ＢＬは接地電位に下げられる。

【００２９】上記のようなＭＯＳＦＥＴ Ｑt1，Ｑt2，
Ｑe1，Ｑe2の動作制御により、同図の真理値表に示すよ
うな論理演算結果がビット線ＢＬ上に残ることとなる。
なお、上記真理値表において、センスラッチＳＬの保持
データが“０”でデータラッチＤＬＤの保持データが
“１”の場合の論理演算結果が示されていないのは、１
度読出しデータが“０”となったメモリセルはその後必
ず読出しデータが“０”となる（読出しワード線レベル
が低い方から行なっているため）ので、上記のごとく非
選択側に於いて、センスラッチＳＬの保持データが
“０”でデータラッチＤＬＤの保持データが“１”とな
る場合が生じ得ないためである。

【００３０】ステップ７では、上記データラッチＤＬＤ
を一旦リセットしてから上記転送用ＭＯＳＦＥＴＱt2を
オンさせることで、上記ビット線上の論理演算結果はデ
ータラッチＤＬＤに転送され、保持される。そして、こ
のデータラッチＤＬＤに保持されたデータは反転されて
出力回路へ、また選択側のデータラッチＤＬＵの保持デ
ータはそのまま出力回路へ供給されて、所定のタイミン
グで外部へ出力される。その結果、読出しが行なわれた
メモリセルのしきい値に応じた記憶データが外部へ出力
されることとなる。

【００３１】図３にはメモリアレイ１０と周辺回路の具
体例を示す。この実施例のメモリアレイ１０は２つのマ
ット構成されており、図３にはそのうち片方（上側）の
メモリマットの具体例が示されている。同図に示すよう
に、各メモリマットは、列方向に配列され各々ソースお
よびドレインが共通接続された並列形態のｎ個のメモリ
セル（フローティングゲートを有するＭＯＳＦＥＴ）Ｍ
Ｃ１〜ＭＣｎからなるメモリ列ＭＣＣが行方向（ワード
線ＷＬ方向）および列方向（ビット線ＢＬ方向）にそれ
ぞれ複数個配設されている。各メモリ列ＭＣＣは、ｎ個
のメモリセルＭＣ１〜ＭＣｎのドレインおよびソースが
それぞれ共通のローカルドレイン線ＬＤＬおよび共通の
ローカルソース線ＬＳＬに接続され、ローカルドレイン
線ＬＤＬは選択スイッチＭＯＳＦＥＴ Ｑs1を介してビ
ット線ＢＬに、またローカルソース線ＬＳＬは選択スイ
ッチＭＯＳＦＥＴ Ｑs2を介して接地点または負電圧に
接続可能にされた構成にされている。ワードドライブ回
路Ｗ−ＤＲＩＶＥＲはドライバ回路ＤＲ１〜ＤＲ４を有
する。各ドライバ回路ＤＲ１〜ＤＲ４は電源端子ｔ１及
びｔ２を有し、対応するワード線ＷＬ１１，ＷＬ１ｎ，
ＷＬ２１，ＷＬ２ｎに結合される。消去電圧Ｅ、書込み
防止電圧ＰＰ、読み出し電圧ＶＲＷ１〜ＶＲＷ３、書き
込みベリファイ電圧ＶＷＷ１〜ＶＷＷ３、消去ベリファ
イ電圧ＷＥＷ、書込み電圧Ｐ及び接地電位Ｖｓｓは図１
４で示される電源切り替え回路によって生成され、アド
レスデコーダＸ−ＤＥＣに供給される。アドレスデコー
ダＸ−ＤＥＣは供給された前記電圧を選択し、各ドライ
バ回路ＤＲ１〜ＤＲ４の電源端子ｔ１及び電源端子ｔ２
に供給する。電源端子ｔ１には消去電圧Ｅ、書込み防止
電圧ＰＰ、読み出し電圧ＶＲＷ１〜ＶＲＷ３、書き込み
ベリファイ電圧ＶＷＷ１〜ＶＷＷ３及び消去ベリファイ
電圧ＷＥＷが選択的に供給される。また、電源端子ｔ２
には書き込み電圧Ｐ及び接地電位Ｖｓｓが選択的に供給
される。

【００３２】メモリ列ＭＣＣ及び選択スイッチＭＯＳＦ
ＥＴ Ｑs1，Ｑs2は半導体基板上の同一のウェル領域Ｗ
ＥＬＬ内に形成され、データ消去時にはワード線に消去
電圧（＝１６Ｖ）のような電圧を印加することで、ワー
ド線単位で一括消去が可能にされている。なお、データ
消去時には消去ワード線を含むブロックのスイッチＭＯ
ＳＦＥＴ Ｑs1，Ｑs2がオン状態にされて選択ブロッ
ク、メモリセルのソースおよびドレインに０Ｖの電圧が
印加されるように構成されている。

【００３３】一方、データ書込み時には、選択されるメ
モリセルが接続されたワード線に書き込み電圧Ｐ（＝−
１１Ｖ）のような負電圧が印加されるとともに、選択さ
れるメモリセルに対応したビット線ＢＬが５Ｖのような
電位にされかつ選択メモリセルが接続されたローカルド
レイン線ＬＤＬ上のスイッチＭＯＳＦＥＴ Ｑs1がオン
状態にされ、ドレインに５Ｖが印加される。ただし、こ
のときローカルソース線ＬＳＬ上の選択スイッチＭＯＳ
ＦＥＴ Ｑs2はオフ状態とされている。また、データ読
出し時には、選択されるメモリセルが接続されたワード
線に読み出し電圧ＶＲＷ１（＝１．５Ｖ），ＶＲＷ２
（＝２．５Ｖ），ＶＲＷ３（＝３．５Ｖ）のような電圧
が印加されるとともに、選択されるメモリセルに対応し
たビット線ＢＬが１Ｖのような電位にプリチャージされ
かつ選択メモリセルが接続されたローカルドレイン線Ｌ
ＤＬ上の選択スイッチＭＯＳＦＥＴ Ｑs1がオン状態と
される。そして、このときローカルソース線ＬＳＬ上の
選択スイッチＭＯＳＦＥＴＱs2はオン状態とされ、接地
電位が印加される。

【００３４】上記ビット線ＢＬの一端（メモリアレイの
中央側）には読出し時にビット線のレベルを検出すると
ともに書込み時に書込みデータに応じた電位を与えるセ
ンスアンプや転送用ＭＯＳＦＥＴ（Ｑt1）、プリチャー
ジＭＯＳＦＥＴ等からなるセンスラッチ回路ＳＬがそれ
ぞれ接続され、ビット線ＢＬの他端には書込みデータお
よびリードデータを保持可能なラッチ回路、転送用ＭＯ
ＳＦＥＴ（Ｑt2）、演算時に使用する付加回路（Ｑe1，
Ｑe2）等からなるデータラッチ回路ＤＬＶがそれぞれ接
続されている。この実施例のメモリアレイは２つのマッ
トで構成されているため、センスラッチ回路ＳＬの反対
側すなわち図の下側にも上記と同様のメモリマットが配
置されており、そのメモリアレイ内の各ビット線ＢＬが
対応するセンスラッチ回路ＳＬの他方の入出力端子に接
続されている。

【００３５】なお、上記実施例では、全てのビット線上
の対応する制御用ＭＯＳＦＥＴ（転送用ＭＯＳＦＥＴ
Ｑt1，Ｑt2等）を各メモリマットごとに共通の制御信号
で制御するように構成した場合について説明したが、奇
数列のビット線と偶数列のビット線の２つのグループに
分けてそれぞれのグループごとに対応する制御用ＭＯＳ
ＦＥＴ同士を共通の制御信号で制御するように構成し
て、制御信号を形成する側の回路の負荷の軽減を図るこ
とも可能である。

【００３６】図４には上記センスラッチ回路ＳＬおよび
データラッチ回路ＤＬＵの具体的回路例を示す。回路は
センスラッチ回路を挟んで対称であるため、一方のメモ
リマット内の１本のビット線に関してのみ図示するとと
もに、便宜上、ビット線に接続されているメモリ列のう
ち１つのメモリ列ＭＣＣのみ示したが、実際には複数の
メモリ列ＭＣＣが接続されるものである。

【００３７】図４に示すごとく、センスラッチ回路ＳＬ
はＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴか
らなる２つのＣＭＯＳインバータの入出力端子が交差結
合されたフリップフロップ回路ＦＦ１を備えている。そ
して、上記センスラッチ回路ＳＬの一方の入出力端子Ｎ
ａに一方のメモリマット内のビット線ＢＬｕがデータ転
送ＭＯＳＦＥＴ Ｑt1を介して接続されている。また、
センスラッチ回路ＳＬの他方の入出力端子Ｎｂには他方
のメモリマット内のビット線ＢＬｄがデータ転送ＭＯＳ
ＦＥＴ Ｑt1’を介して接続されている。

【００３８】さらに、上記センスラッチ回路ＳＬの入出
力端子Ｎａ，Ｎｂにはそれぞれディスチャージ用のＭＯ
ＳＦＥＴＱd1，Ｑd1’が接続され、ビット線ＢＬｕの他
端にもディスチャージ用ＭＯＳＦＥＴ Ｑd2が接続され
ている。また、各ビット線ＢＬｕにはプリチャージ用の
ＭＯＳＦＥＴ Ｑp1，Ｑp2が接続され、このうちＱp1は
ＭＯＳＦＥＴ Ｑc1を介して電源電圧Ｖccが供給される
端子に接続され、Ｑc1のゲートはフリップフロップＦＦ
１の入出力ノードＮａに接続されその保持データに応じ
てオン、オフされ、ＰＣＵが１Ｖ＋Ｖｔｈ（しきい値電
圧）のような電位にされることにより、ＦＦ１の保持デ
ータが“１”のときに対応するビット線が１Ｖにプリチ
ャージされる。また、このとき非選択側のプリチャージ
ＭＯＳＦＥＴ Ｑp2’（Ｑp2に相当）はそのゲート制御
信号ＰＲＤ（ＰＲＵに相当）が０．５Ｖ＋Ｖｔｈのよう
な電位にされることにより０．５Ｖにプリチャージされ
るようになっている。

【００３９】なお、上記センスラッチ回路ＳＬの入出力
端子Ｎａ，ＮｂにはカラムスイッチＭＯＳＦＥＴ（Ｙゲ
ート）Ｑｙを介して、他端がデータ切り替え回路に接続
されたコモン入出力線ＣＩ／Ｏに接続可能にされてい
る。また、上記センスラッチ回路ＳＬの入出力端子Ｎ
ａ，Ｎｂにはそれぞれオール“０”判定用のＭＯＳＦＥ
ＴＱａのゲートが接続されている。このオール“０”判
定用のＭＯＳＦＥＴ Ｑａのソースは接地点に、またド
レインは予めプリチャージされる共通出力線ＩＣＯに接
続されており、１つでもセンスラッチＳＬの保持データ
が“１”であると対応するＭＯＳＦＥＴ Ｑａがオンさ
れて共通出力線ＩＣＯの電位が引き抜かれるため、この
共通出力線ＩＣＯの電位がハイレベルであれば全てのセ
ンスラッチＳＬの保持データが“０”であると判定する
ことができる。

【００４０】一方、上記データラッチ回路ＤＬＵはセン
スラッチ回路ＳＬと同様にＰチャネルＭＯＳＦＥＴとＮ
チャネルＭＯＳＦＥＴからなる２つのＣＭＯＳインバー
タの入出力端子が交差結合されたフリップフロップ回路
ＦＦ２を備えている。そして、上記データラッチ回路Ｄ
ＬＵの一方の入出力端子Ｎｃにメモリマット内のビット
線ＢＬｕがデータ転送用ＭＯＳＦＥＴ Ｑt2を介して接
続されている。また、データラッチ回路ＤＬＵの入出力
端子Ｎｃにはディスチャージ用のＭＯＳＦＥＴＱd3が接
続され、ビット線ＢＬｕと接地点との間にはプリチャー
ジ信号DP_Uおよび上記入出力端子Ｎｃの電位によってオ
ン、オフされるＭＯＳＦＥＴ Ｑe1およびＱe2が直列形
態に接続されている。

【００４１】さらに、データラッチ回路ＤＬＵの入出力
端子Ｎｃには、ＭＯＳＦＥＴ Ｑｇを介してデータ切り
替え回路に接続可能にされている。また、図４には示さ
れていないが、上記センスラッチ回路ＳＬの入出力端子
Ｎｂに接続されたビット線ＢＬｄの他端にもフリップフ
ロップ回路等からなるデータラッチ回路ＤＬＤが配置さ
れている。

【００４２】図２１には、データ読み出しのフローチャ
ートが示されている。ステップ１（ＳＴ１）にて読み出
しコマンドが入力されることによりフラッシュメモリは
読み出しモードに設定される。ステップ２（ＳＴ２）に
て読み出しアドレスの入力がされる。読み出しアドレス
はアドレスデコーダによってデコードされ、ワード線が
選択される。ステップ３（ＳＴ３）にて選択されたワー
ド線に読み出し電圧ＶＲＷ１が印加され、選択されたワ
ード線を有するメモリマット（選択側メモリマット）内
のデータ線はプリチャージ用のＭＯＳＦＥＴ Ｑp1によ
ってプリチャージ動作が実行され、全データ線は１Ｖに
プリチャージされる。もう一方のメモリマット（非選択
側メモリマット）内の全データ線はプリチャージ用のＭ
ＯＳＦＥＴ Ｑp2によって０．５Ｖにプリチャージされ
る。

【００４３】ステップ４（ＳＴ４）にて、選択されたワ
ード線から読み出されたデータがセンスラッチ回路ＳＬ
に格納される。ステップ５（ＳＴ５）にてセンスラッチ
回路ＳＬに格納されたデータはデータラッチ回路ＤＬＤ
に転送され、格納される。ステップ６（ＳＴ６）にて上
記選択されたワード線に読み出し電圧ＶＲＷ２が印加さ
れ、選択側メモリマット内の全データ線はプリチャージ
用のＭＯＳＦＥＴ Ｑp1によってプリチャージ動作が実
行される。しかし、ステップ４において、「０」データ
（読み出し電圧ＶＲＷ１より低いしきい値）を格納した
センスラッチ回路ＳＬに結合されるデータ線は、ＭＯＳ
ＦＥＴ Ｑc1がオン状態とならないので１Ｖにはプリチ
ャージされない。つまり、ステップ６において１Ｖにプ
リチャージされるデータ線は、ステップ３のデータ読み
出しにおいて「１」データ（読み出し電圧ＶＲＷ１より
高いしきい値）を格納したセンスラッチ回路ＳＬに結合
されるデータ線のみである。非選択側のメモリマット内
の全データ線はプリチャージ用のＭＯＳＦＥＴ Ｑp2に
よって０．５Ｖにプリチャージされる。

【００４４】ステップ７（ＳＴ７）にて選択されたワー
ド線から読み出されたデータがセンスラッチ回路ＳＬに
格納される。ステップ８（ＳＴ８）にてセンスラッチ回
路ＳＬに格納されたデータはデータラッチ回路ＤＬＵに
転送され、格納される。ステップ９（ＳＴ９）にて上記
選択されたワード線に読み出し電圧ＶＲＷ３が印加さ
れ、選択側メモリマット内の全データ線はプリチャージ
用のＭＯＳＦＥＴ Ｑp1によってプリチャージ動作が実
行される。しかし、ステップ４及びステップ７におい
て、「０」データ（読み出し電圧ＶＲＷ２より低いしき
い値）を格納したセンスラッチ回路ＳＬに結合されるデ
ータ線は、ＭＯＳＦＥＴ Ｑc1がオン状態とならないの
で１Ｖにはプリチャージされない。つまり、ステップ９
において１Ｖにプリチャージされるデータ線は、ステッ
プ７のデータ読み出しにおいて「１」データ（読み出し
電圧ＶＲＷ２より高いしきい値）を格納したセンスラッ
チ回路ＳＬに結合されるデータ線のみである。非選択側
メモリマット内の全データ線はプリチャージ用のＭＯＳ
ＦＥＴ Ｑp2によって０．５Ｖにプリチャージされる。
ステップ１０（ＳＴ１０）にて選択されたワード線から
読み出されたデータがセンスラッチ回路ＳＬに格納され
る。

【００４５】ステップ１１（ＳＴ１１）において、ステ
ップ５にてデータラッチ回路ＤＬＤに格納されたデータ
とステップ１０にてセンスラッチ回路ＳＬに格納された
データとのイクスクルーシブＯＲ論理演算が行われる。
ステップ１２（ＳＴ１２）にてステップ１０の演算結果
がセンスラッチ回路に格納される。ステップ１３（ＳＴ
１３）にてセンスラッチ回路に格納された演算結果デー
タがデータレジスタＤＬＤに転送され、格納される。ス
テップ１４（ＳＴ１４）にてデータレジスタＤＬＵ，Ｄ
ＬＤに格納されたデータが図１４に示される外部端子Ｉ
／Ｏから出力される。

【００４６】読み出し動作において、データ線を奇数列
及び偶数列に分けて読み出しを実行する場合、奇数列の
データ線に対しプリチャージ動作が実行された後、奇数
列のデータ線に結合されるセンスラッチ回路にデータが
読み出され、次に偶数列のデータ線に対しプリチャージ
動作が実行された後、偶数列のデータ線に結合されるセ
ンスラッチ回路にデータが読み出される。なお、同図に
おいて、ステップ３（ＳＴ３）及びステップ４（ＳＴ
４）は図１のステップ（Ｓｔｅｐ１）に対応し、ステッ
プ５（ＳＴ５）は図１のステップ２（Ｓｔｅｐ２）に対
応し、ステップ６（ＳＴ６）及びステップ７（ＳＴ７）
は図１のステップ３（Ｓｔｅｐ３）に対応し、ステップ
８（ＳＴ８）は図１のステップ４（Ｓｔｅｐ４）に対応
し、ステップ９（ＳＴ９）及びステップ１０（ＳＴ１
０）は図１のステップ５（Ｓｔｅｐ５）に対応し、ステ
ップ１１（ＳＴ１１）及びステップ１２（ＳＴ１２）は
図１のステップ６（Ｓｔｅｐ６）に対応し、ステップ１
３（ＳＴ１３）は図１のステップ７（Ｓｔｅｐ７）に対
応し、ステップ１４（ＳＴ１４）は図１のステップ８
（Ｓｔｅｐ８）に対応する。

【００４７】図２２はデータ読み出し動作における選択
側メモリマット内のデータ線の電位変化を示す図であ
る。同図ではわかりやすくするためにワード線ＷＬに
は、しきい値分布Ａに属するメモリセルａ、しきい値分
布Ｂに属するメモリセルｂ、しきい値Ｃに属するメモリ
セルｃ及びしきい値Ｄに属するメモりセルｄのみが結合
されている。各メモリセルａ、ｂ、ｃ及びｄには対応す
るデータ線ＢＬ０〜ＢＬ３が結合されている。ワード線
ＷＬに読み出し電圧ＶＲＷ１が印加されるときデータ線
ＢＬ０〜ＢＬ３はすべて１Ｖにプリチャージされる。メ
モリセルａはオン状態となるので、データ線ＢＬ０のみ
ロウレベルとなる。次にワード線ＷＬに読み出し電圧Ｖ
ＲＷ２が印加されるときデータ線ＢＬ０はロウレベルの
ままであり、データ線ＢＬ１〜ＢＬ３は１Ｖにプリチャ
ージされる。メモリセルｂはオン状態となるので、デー
タ線ＢＬ１はロウレベルとなる。さらにワード線ＷＬに
読み出し電圧ＶＲＷ３が印加されるときデータ線ＢＬ０
及びＢＬ１はロウレベルのままであり、データ線ＢＬ２
及びＢＬ３は１Ｖにプリチャージされる。メモリセルｃ
はオン状態となるので、データ線ＢＬ２はロウレベルと
なる。このように一度「０」が読み出されたデータ線は
プリチャージ動作が実行されたとしてもプリチャージは
されない。

【００４８】図５には、データ読出し時のタイミングが
示されている。図５において、Ｔ１は１回目のデータ読
出し期間、Ｔ２は２回目のデータ読出し期間、Ｔ３は３
回目のデータ読出し期間である。各読出し期間は、ほぼ
同じような手順で読出し動作を行なうようになってお
り、それぞれワード線切替え期間ｔ１、ビット線プリチ
ャージ期間ｔ２、メモリによるディスチャージ期間ｔ
３、センスラッチＳＬによる増幅期間ｔ４、センスラッ
チからデータラッチへのデータ転送期間ｔ５、ビット線
リセット期間ｔ６に細分される。なお、２回目のデータ
読出し期間におけるデータ転送方向は、１回目のデータ
読出し期間におけるデータ転送方向とは逆となる。ま
た、３回目の読出し期間Ｔ３においては増幅期間ｔ４と
データ転送期間ｔ５との間に演算期間ｔ４’が入るとと
もに、データ転送はセンスラッチＳＬにある３番目のリ
ードデータおよびデータラッチＤＬＵ，ＤＬＤに保持さ
れている最初と２番目のリードデータを出力バッファ回
路へ転送する点で、１回目や２回目の読出し期間と若干
異なっている。

【００４９】なお、図５において、Ｗ．Ｌ．は選択ワー
ド線の電位、Ｂ．Ｌ．はビット線の電位、ＰＣＵはプリ
チャージＭＯＳＦＥＴ Ｑp1のゲート制御信号、ＰＣＤ
は反対側のマットのプリチャージＭＯＳＦＥＴ Ｑp1の
ゲート制御信号、ｎ（ＳＵ），ｎ（ＳＤ）はセンスラッ
チＳＬの入出力ノードＮａ，Ｎｂの電位、ＴＲＵ／Ｄは
転送用ＭＯＳＦＥＴ Ｑt1のゲート制御信号、ＤＴＵは
転送用ＭＯＳＦＥＴＱt2のゲート制御信号、ｎ（ＤＵ
Ｓ）はデータラッチの入力ノードＮｃの電位、ＳＳｉ，
ＳＤｉは選択スイッチＱs1，Ｑs2の制御信号、ＤＰＵは
データラッチＤＬＵ側のＭＯＳＦＥＴ Ｑe1のゲート制
御信号である。

【００５０】ＷＬ切り替え動作において、ワード線ＷＬ
に読み出し電圧ＶＲＷ１（１．５Ｖ）を印加し、選択側
メモリマット内のプリチャージ用のＭＯＳＦＥＴ Ｑp1
のゲートに１Ｖ＋Ｖｔｈの電圧が印加されることによ
り、データ線ＢＬ（Ｓ）は１Ｖにプリチャージされる。
センスラッチ回路には「１」データが格納されていたと
して、ＭＯＳＦＥＴ Ｑd1のゲートにハイレベルの信号
ＲＳＡＵが印加されることによりセンスラッチ回路の入
出力ノードＮａの電位はロウレベルとされる。メモリデ
ィスチャージ動作において、センスラッチ回路の入出力
ノードＮａの電位はロウレベルとされたことにより、セ
ンスラッチ回路の入出力ノードＮｂの電位はハイレベル
となる。非選択側メモリマット内のプリチャージ用のＭ
ＯＳＦＥＴＱp2のゲートに０．５Ｖ＋Ｖｔｈの電圧が印
加されることにより、データ線ＢＬ（Ｒ）は０．５Ｖに
プリチャージされる。非選択側メモリマット内データ線
のプリチャージはＷＬ切り替え動作の時に実行しても良
い。

【００５１】選択されたワード線ＷＬに結合されたメモ
リセルのしきい値が読み出し電圧ＶＲＷ１より低いた
め、スイッチＭＯＳＦＥＴ Ｑs1及びＱs2のゲートにハ
イレベルの信号ＳＤｉ及びＳＳｉが印加されることによ
りデータ線ＢＬ（Ｓ）の電位はプリチャージレベルの１
Ｖから徐々に下がっていく。増幅動作において、転送用
ＭＯＳＦＥＴ Ｑt1及びＱt1’をオンさせるために転送
用ＭＯＳＦＥＴ Ｑt1及びＱt1’のゲートにハイレベル
の信号ＴＲＵ及びＴＲＤが印加される。この時、センス
ラッチ回路とデータ線は結合され、センスラッチ回路は
データ線上のデータの増幅をする。転送動作において、
データレジスタＤＬＵとデータ線ＢＬ（Ｓ）の間に設け
られた転送用ＭＯＳＦＥＴ Ｑt2のゲートにハイレベル
の信号ＤＴＵが印加されることによってセンスラッチ回
路によって増幅されたデータがデータレジスタＤＬＵに
転送・格納される。リセット動作において、ＭＯＳＦＥ
ＴＱd1及びＱd1’のゲートにハイレベルの信号ＲＳＡＵ
及びＲＳＡＤが印加されることによりデータ線ＢＬ
（Ｓ）及びＢＬ（Ｒ）は０Ｖにリセットされる。

【００５２】演算動作において、転送用ＭＯＳＦＥＴ
Ｑt1及びＱt1’をオンさせるために転送用ＭＯＳＦＥＴ
Ｑt1及びＱt1’のゲートにハイレベルの信号ＴＲＵ及
びＴＲＤが印加される。括弧内の数値はデータレジスタ
ＤＬＵ及びＤＬＤに格納されているデータを示す。付加
回路Ｑe1のゲートにハイレベルの信号ＤＰＵを付加する
ことにより図１に示した演算が実行され、転送用ＭＯＳ
ＦＥＴ Ｑt2のゲートにハイレベルの信号ＤＴＵを付加
することにより演算結果がデータレジスタ内に格納され
る。

【００５３】図６は、外部から入力される記憶すべきデ
ータをメモリセルに記憶される多値データへ変換するデ
ータ変換回路２０の構成およびこのデータ変換回路２０
とメモリアレイ１０内のセンスラッチ列１１およびデー
タラッチ列１２ａ，１２ｂとの関係を示す。データ変換
回路２０は、入力バッファ部２１とデータ変換部２２と
からなり、８ビットのデータが２ビットずつペアにして
並列に入力可能にされている。図６には、そのうち１組
の入力バッファ部とデータ変換部の詳細が示されてい
る。以下、そのうち１組のデータ変換回路について説明
する。

【００５４】１組のデータ変換回路内の入力バッファ部
２１は２つのクロックドインバータＩＮＶ１，ＩＮＶ２
およびラッチ回路ＬＴ１，ＬＴ２から構成され、データ
変換部２２は上記各組のラッチ回路ＬＴ１，ＬＴ２に接
続されたインバータＩＮＶ１１，ＩＮＶ１２と、この２
つのインバータＩＮＶ１１，ＩＮＶ１２の出力と上記各
組のラッチ回路ＬＴ１，ＬＴ２の出力とを入力信号とす
る３個のＮＡＮＤゲート回路Ｇ１，Ｇ２，Ｇ３と、これ
らのゲート回路の出力を反転するインバータＩＮＶ２
１，ＩＮＶ２２，ＩＮＶ２３と、これらのインバータに
接続されたＭＯＳＦＥＴからなる伝送ゲートＴＧ１，Ｔ
Ｇ２，ＴＧ３とによって構成され、入力された２ビット
のデータを３ビットのデータに変換し、全体として３ビ
ット×４のデータを出力する。

【００５５】表２には、上記データ変換回路２０におけ
るデータ変換例を示す。

【表２】

【００５６】表２に示されているように、書込みデータ
“０１”は３ビットのデータ“０１０”に変換され、書
込みデータ“００”は３ビットのデータ“１００”に変
換され、書込みデータ“１０”は３ビットのデータ“０
０１”に変換され、書込みデータ“１１”は３ビットの
データ“０００”に変換される。そして、変換後“１”
に相当するビットに対応するメモリセルにのみ書込みが
なされ、変換後“０”に相当するビットに対応するメモ
リセルには書込みがなされないこととなる。

【００５７】外部端子Ｉ／Ｏ０及びＩ／Ｏ１を介して上
記データ変換回路２０に最初に入力された８ビットの書
込みデータは３ビットのデータに変換される。変換され
たデータはメモリアレイ１０の両端（図では上と下）に
配置されているデータラッチ列１２ａ（前記ＤＬＵに相
当），１２ｂ（前記ＤＬＤに相当）とメモリアレイの中
央に配置されているセンスラッチ列１１（前記ＳＬに相
当）の１番目のラッチ回路にそれぞれ転送され、保持さ
れる。また、外部端子Ｉ／Ｏ２及びＩ／Ｏ３を介して供
給された書込みデータもまた３ビットのデータに変換さ
れ、メモリアレイ１０の両端（図では上と下）に配置さ
れているデータラッチ列１２ａ，１２ｂとメモリアレイ
の中央に配置されているセンスラッチ回路１１の２番目
のラッチ回路にそれぞれ転送され、保持される。

【００５８】以下同様に、外部端子Ｉ／Ｏ４及びＩ／Ｏ
５を介して供給された書込みデータもまた３ビットのデ
ータに変換され、データラッチ列１２ａ，１２ｂセンス
ラッチ列１１の３番目のラッチ回路にそれぞれ転送さ
れ、保持される。外部端子Ｉ／Ｏ６及びＩ／Ｏ７を介し
て供給された書込みデータもまた３ビットのデータに変
換され、データラッチ列１２ａ，１２ｂとセンスラッチ
列１１の４番目のラッチ回路にそれぞれ転送され、保持
される。次に入力された８ビットの書込みデータは、デ
ータ変換回路２０で変換されてデータラッチ回路１２
ａ，１２ｂとセンスラッチ回路１１の５〜８番目のビッ
トにそれぞれ転送され、保持される。

【００５９】上記動作を繰り返してデータラッチ列１２
ａ，１２ｂとセンスラッチ列１１の全てのラッチ回路に
データが格納された時点で、メモリ内部に設けられてい
る後述の制御回路が書込みシーケンスを起動して、最初
にセンスラッチ列１１に保持されているデータ、次にセ
ンスラッチ列１２ａのデータ、その後に１２ｂのデータ
の順で書込みを実行する。なお、制御回路は外部のＣＰ
Ｕ等から入力されるコマンドに従って制御を行なうよう
に構成されている。

【００６０】図７には、データ書込み時のタイミングが
示されている。同図から分かるように、書込み時には、
先ず書込みコマンドが入力され、続いて、書込み先のセ
クタアドレスadd1，add2が入力されてそれぞれライトイ
ネーブル信号／ＷＥの立下がりに同期して取り込まれ
る。このとき、コマンドとアドレスの識別は同時に入力
される制御信号（コマンド・データ・イネーブル信号）
／ＣＤＥによって区別される。すなわち、／ＣＤＥがロ
ウレベルのときはコマンドまたはデータが入力されてい
ると判別し、／ＣＤＥがハイレベルのときはアドレスが
入力されていると判別する。

【００６１】アドレスの次に、１セクタ（１つのワード
線に接続されているメモリセル）に記憶すべき最初の８
ビットの書込みデータＤ１が入力され、クロックＳＣに
同期して上記入力バッファ部２１に取り込まれる。そし
て、データ変換回路２０におけるデータ変換後にゲート
制御信号ＹＧによって上記伝送ゲートＴＧ１〜ＴＧ３が
ＯＮされて、３ビット×４の書込みデータがデータラッ
チ列１２ａ，１２ｂとセンスラッチ列１１に順次転送さ
れ、保持される。その後、８ビット単位で入力される書
込みデータＤ２，Ｄ３，・・・Ｄ５２８が逐次データ変
換されてセンスラッチ列１１とデータラッチ列１２ａ，
１２ｂに格納されて行く。１セクタ分の書込みデータの
転送が終了すると、外部から書込み開始コマンドが入力
されて取り込まれ、このコマンドを解読し前記書込みシ
ーケンスを実行することで１セクタ分のデータの書込み
が同時に行なわれる。

【００６２】メモリアレイ１０では、上記センスラッチ
列１１とデータラッチ列１２ａ，１２ｂに格納されたデ
ータが“１”になっているビット線に接続されている記
憶素子に対して書込み動作すなわち書込みパルスの印加
が行なわれて、各記憶素子のしきい値が図１８に示され
ている分布のいずれかにシフトされて４値のデータを１
メモリセルに書き込むことができる。図８に書込み制御
手順を示す。なお、このデータ書き込みに先立って、す
べてのメモリセルのしきい値を最も高い状態（データ
“１１”に相当する状態）にする消去が行われているも
のとする。

【００６３】図８における第１ステップＳ１（書込みデ
ータをラッチ１〜３に転送）が上記データ変換回路２０
からセンスラッチ列１１とデータラッチ列１２ａ，１２
ｂへのデータ転送であり、第２ステップＳ２以降が上記
書込み開始コマンドが入力されることで開始される制御
シーケンスである。

【００６４】この制御シーケンスでは、先ず最初に、既
に取り込まれている書込みアドレスをデコードすること
によって選択されたワード線を−１１Ｖのような電位に
設定する（ステップＳ２）。これとともに、ビット線上
の転送ＭＯＳＦＥＴ Ｑt1をオンさせて、そのときセン
スラッチ列１１に保持されているデータに応じてデータ
が“１”になっているビット線を５Ｖのような電位に設
定して書込みを行なわせる。次に、ビット線を１Ｖのよ
うな電位にプリチャージしてから上記選択ワード線を
１．０Ｖのような電圧に設定して、ベリファイ読出しを
行なう。このとき正常に書込みが終了したメモリセルか
らセンスラッチ列１１に読み出されたデータは“０”に
変化する。そこで、センスラッチ列１１の保持データが
すべて“０”になっているか否か判定する（ステップＳ
３）。そして、１つでも“１”のデータが残っている場
合には、そのときセンスラッチ列１１に保持されている
データを用いて再度書込みを行なう（ステップＳ４）。

【００６５】ベリファイ判定の結果、センスラッチ列１
１のデータがすべて“０”になった場合にはステップＳ
５へ進んで、データラッチ列１２ａに保持されているデ
ータをセンスラッチ列１１へ転送する。それから、選択
ワード線を前回よりも若干低い−１０．５Ｖのような電
位に設定する（ステップＳ６）。次に、センスラッチ列
１１に保持されたデータに基づいて書込みを行なった
後、選択ワード線を２．０Ｖのような電圧に設定して、
ベリファイ読出しを行なって、センスラッチ列１１の保
持データがすべて“０”になっているか否か判定する
（ステップＳ７）。そして、１つでも“１”のデータが
残っている場合にはそのときセンスラッチ列１１に保持
されているデータを用いて再度書込みを行なう（ステッ
プＳ８）。

【００６６】ベリファイ判定の結果、センスラッチ列１
１のデータがすべて“０”になった場合には、ステップ
Ｓ９へ進んで、今度はデータラッチ列１２ｂに保持され
ているデータをセンスラッチ列１１へ転送する。それか
ら、選択ワード線を前回よりもさらに若干低い−１０Ｖ
のような電位に設定する（ステップＳ１０）。次に、セ
ンスラッチ列１１に保持されたデータに基づいて書込み
を行なった後、選択ワード線を３．０Ｖのような電圧に
設定して、ベリファイ読出しを行なって、センスラッチ
列１１の保持データがすべて“０”になっているか否か
判定する（ステップＳ１１）。そして、１つでも“１”
のデータが残っている場合には、そのときセンスラッチ
列１１に保持されているデータを用いて再度書込みを行
なう（ステップＳ１２）。

【００６７】以上の手順により、消去レベルから遠いし
きい値のメモリセルへの書込みから順次しきい値が近い
メモリセルへの書込みが実行されて、書込み動作が終了
する。これによって、消去レベルに近いしきい値のメモ
リセルに対してかかるワード線ディスターブの回数を減
らすことができ、ワード線ディスターブによるしきい値
の変動を最小に抑えることができる。しかも、上記実施
例では、書込みワード線電圧を−１１Ｖ，−１０．５
Ｖ，−１０Ｖのように、絶対値を徐々に小さくして行く
ようにしているため、１回に生じるディスターブの量も
次第に小さくなりしきい値の変動を更に小さくすること
ができる。ただし、書込み電圧を徐々に下げて行く代わ
りに書込みパルス幅を徐々に小さくして行くようにして
もよい。

【００６８】図９にはデータ書込み時（上側メモリマッ
ト内のメモリセルにデータ書込みを行った時）のメモリ
アレイおよびセンスラッチ回路内の各信号線の変化の様
子が示されている。なお、図９に示されている符号は、
図４に示されている信号の符号と対応している。因に、
ＹＧｉはカラムスイッチＱｙのゲート制御信号、ＮＯＬ
はセンスラッチの入出力ノードＮｂの電位、ＢＬＵは選
択側ビット線の電位、ＢＬＤは非選択側ビット線の電
位、ＴＲＵ，ＴＲＤは転送用ＭＯＳＦＥＴ Ｑt1’，Ｑ
t1のゲート制御信号、ＰＣＵは選択側ビット線のプリチ
ャージ用ＭＯＳＦＥＴ（Ｑp1’）のゲート制御信号、Ｐ
ＲＤは非選択側ビット線のハーフプリチャージ用ＭＯＳ
ＦＥＴ Ｑp2のゲート制御信号、ＲＳＡＵ，ＲＳＡＤは
ディスチャージ用ＭＯＳＦＥＴ Ｑd1，Ｑd1’のゲート
制御信号、ＳＬＰ ＳＬはセンスラッチのフリップフロ
ップＦＦ１の電源である。

【００６９】図１０には、上記実施例におけるメモリセ
ルのレイアウト構成および断面構造の一例を示す。図に
おいて、５０はメモリセルＭＣおよび選択スイッチＭＯ
ＳＦＥＴ Ｑs1，Ｑs2のソース、ドレイン領域となる拡
散層、５１，５２はポリシリコンもしくはタングステン
シリサイドからなる選択スイッチＭＯＳＦＥＴ Ｑs1，
Ｑs2のゲート電極、５３はメモリセルＭＣを構成するＭ
ＯＳＦＥＴのコントロールゲート電極（ワード線）、５
４は選択スイッチＭＯＳＦＥＴ Ｑs1，Ｑs2のソース領
域とビット線ＢＬとを接続するためのコンタクトホール
である。図１０（Ｂ）は図１０（Ａ）におけるＸ−Ｘ線
に沿った断面図、図１０（Ｃ）は図１０（Ａ）における
Ｙ−Ｙ線に沿った断面図であり、図１０（Ｂ）に示され
ているようにビット線ＢＬは、コントロールゲート電極
５３の上方にこれと直交するよう配設されている。ビッ
ト線ＢＬは例えばアルミニウム層により構成される。図
１０（Ｃ）に示されているように、コントロールゲート
電極５３の下方にはポリシリコンからなるようなフロー
ティングゲート電極５５が設けられている。

【００７０】図１１〜図１３はメモリアレイの他の実施
例を示すもので、このうち図１１には、ＮＡＮＤ型と呼
ばれるメモリアレイにおけるメモリセルのレイアウト構
成および断面構造の一例を示す。ＮＡＮＤ型メモリアレ
イにおいては、図１１（Ｄ）に示されているように、ビ
ット線ＢＬと共通ソース線ＣＳＬに接続された選択スイ
ッチＭＯＳＦＥＴ Ｑs1とＱs2との間に複数のメモリセ
ルＭＣが直列形態に接続される。図１０の実施例と同
様、５０はメモリセルＭＣおよび選択スイッチＭＯＳＦ
ＥＴ Ｑs1，Ｑs2のソース、ドレイン領域となる拡散
層、５１，５２はポリシリコンもしくはタングステンシ
リサイドからなる選択スイッチＭＯＳＦＥＴＱs1，Ｑs2
のゲート電極、５３はメモリセルＭＣを構成するＭＯＳ
ＦＥＴのコントロールゲート電極（ワード線）、５４は
選択スイッチＭＯＳＦＥＴ ，Ｑs1Ｑs2のソース領域と
ビット線ＢＬとを接続するためのコンタクトホールであ
る。

【００７１】図１１（Ｂ）は図１１（Ａ）におけるＸ−
Ｘ線に沿った断面図、図１１（Ｃ）は図１１（Ａ）にお
けるＹ−Ｙ線に沿った断面図であり、図１１（Ｂ）に示
されているようにビット線ＢＬは、コントロールゲート
電極５３の上方にこれと直交するよう配設されている。
ビット線ＢＬは例えばアルミニウム層により構成され
る。図１１（Ｃ）に示されているように、メモリセルの
コントロールゲート電極５３の下方にはフローティング
ゲート電極５５が設けられている。図１０の実施例で
は、各メモリセルがオンされたときにビット線ディスチ
ャージ電流がコントロールゲート電極の配設方向（図１
０Ａの横方向）に流れるのに対し、図１１の実施例では
メモリセルがオンされたときに電流はコントロールゲー
ト電極と直交する方向（図１１Ａの縦方向）に流れる。
この実施例においてもフローティングゲート電極５５は
ポリシリコンで構成されている。

【００７２】図１２には、ＮＯＲ型と呼ばれるメモリア
レイにおけるメモリセルのレイアウト構成および断面構
造の一例を示す。ＮＯＲ型メモリアレイにおいては、図
１２（Ｄ）に示されているように、複数のメモリセルが
直列形態に配設され隣接するメモリセルのソース・ドレ
イン端子が共通端子とされかつ各共通端子が交互にビッ
ト線ＢＬと共通ソース線ＣＳＬに接続された構成とされ
る。図１２において、５０ａはメモリセルＭＣの共通ド
レイン領域となる拡散層、５０ｂはメモリセルＭＣの共
通ソース領域となる拡散層、５３はポリシリコンもしく
はタングステンシリサイドからなるメモリセルＭＣのコ
ントロールゲート電極（ワード線）、５４はメモリセル
ＭＣの共通ドレイン領域５０ａとビット線ＢＬとを接続
するためのコンタクトホールである。この実施例では、
メモリセルＭＣの共通ソース領域５０ｂは共通ソース線
ＣＳＬを兼ねている。

【００７３】図１２（Ｂ）は図１２（Ａ）におけるＸ−
Ｘ線に沿った断面図、図１２（Ｃ）は図１２（Ａ）にお
けるＹ−Ｙ線に沿った断面図であり、図１２（Ｂ）に示
されているようにビット線ＢＬは、コントロールゲート
電極５３の上方にこれと直交するよう配設されている。
ビット線ＢＬは例えばアルミニウム層により構成され
る。図１２（Ｃ）に示されているように、メモリセルの
コントロールゲート電極５３の下方にはフローティング
ゲート電極５５が設けられている。この実施例において
もフローティングゲート電極５５はポリシリコンで構成
されている。

【００７４】図１３には、ＤＩＮＯＲ型と呼ばれるメモ
リアレイにおけるメモリセルのレイアウト構成および断
面構造の一例を示す。ＤＩＮＯＲ型メモリアレイは、図
１３（Ｄ）に示されているように、図１２のＮＯＲ型を
基本構成としこれにローカルビット線ＬＢＬを加えた構
成が特徴である。すなわち、複数のメモリセルが直列形
態に配設され隣接するメモリセルのソース・ドレイン端
子が共通端子とされかつ各共通端子が交互にローカルビ
ット線ＬＢＬと共通ソース線ＣＳＬに接続された構成と
されるとともに、ローカルビット線ＬＢＬとビット線Ｂ
Ｌとの間に選択スイッチＭＯＳＦＥＴ Ｑs1接続されて
いる。

【００７５】図１３（Ａ）において、５０ａはメモリセ
ルＭＣの共通ドレイン領域となる拡散層、５０ｂはメモ
リセルＭＣの共通ソース領域となる拡散層、５１は選択
スイッチＭＯＳＦＥＴ Ｑs1のゲート電極、５３はタン
グステンシリサイドからなるメモリセルＭＣのコントロ
ールゲート電極（ワード線）、５４は選択スイッチＭＯ
ＳＦＥＴ Ｑs1のドレイン領域とビット線ＢＬとを接続
するためのコンタクトホールである。この実施例では、
メモリセルＭＣの共通ソース領域５０ｂは共通ソース線
ＣＳＬを兼ねている。

【００７６】図１３（Ｂ）は図１３（Ａ）におけるＸ−
Ｘ線に沿った断面図、図１３（Ｃ）は図１３（Ａ）にお
けるＹ−Ｙ線に沿った断面図であり、図１３（Ｂ）に示
されているようにローカルビット線ＬＢＬは、コントロ
ールゲート電極５３の上方にこれと直交するよう配設さ
れ、ビット線ＢＬはローカルビット線ＬＢＬの上方にこ
れとほぼ平行に配設されている。この実施例では、ロー
カルビット線ＬＢＬは例えばポリシリコン層で構成さ
れ、ビット線ＢＬは例えばアルミニウム層により構成さ
れる。図１３（Ｃ）に示されているように、メモリセル
のコントロールゲート電極５３の下方にはフローティン
グゲート電極５５が設けられている。

【００７７】図１４には、上記メモリアレイ１０、デー
タ変換回路２０および制御回路並びにメモリ周辺回路を
同一半導体チップ上に備えた多値フラッシュメモリの全
体の構成例が示されている。この実施例のフラッシュメ
モリは、特に制限されないが、外部のＣＰＵ等から与え
られるコマンドをデコードするコマンドデコーダ３１
と、該コマンドデコーダ３１のデコード結果に基づいて
当該コマンドに対応した処理を実行すべくメモリ内部の
各回路に対する制御信号を順次形成して出力する制御回
路（シーケンサ）３２とを備えており、コマンドが与え
られるとそれを解読して自動的に対応する処理を実行す
るように構成されている。上記制御回路３２は、例えば
マイクロプログラム方式のＣＰＵの制御部と同様に、コ
マンド（命令）を実行するのに必要な一連のマイクロ命
令郡が格納されたＲＯＭ（リードオンリメモリ）からな
り、コマンドデコーダ３１がコマンドに対応したマイク
ロ命令群の先頭アドレスを生成して制御回路３２に与え
ることにより、マイクロプログラムが起動されるように
構成されている。

【００７８】図１４において、図４と同一符号が付され
ている回路部分は同一の機能を有する回路である。すな
わち、１０は２つのメモリマットＭＡＴ−Ｕ，ＭＡＴ−
Ｄで構成されたメモリアレイ、２０は外部から入力され
た書込みデータを２ビットごとに４値データに変換する
データ変換回路、１１は変換された書込みデータや読出
しデータを保持するセンスラッチ列、１２ａ，１２ｂは
データラッチ列である。

【００７９】メモリアレイ１０には、各メモリマットＭ
ＡＴ−Ｕ，ＭＡＴ−Ｄに対応してそれぞれＸ系のアドレ
スデコーダ１３ａ，１３ｂと、該デコーダ１３ａ，１３
ｂのデコード結果に従って各メモリマット内の１本のワ
ード線ＷＬを選択レベルに駆動するワードドライブ回路
１４ａ，１４ｂが設けられている。特に制限されない
が、この実施例のメモリアレイ１０では、上記ワードド
ライブ回路が各メモリマットの両側および中央に配置さ
れている。図３や図４には示されていないが、Ｙ系のア
ドレスデコーダ回路およびこのデコーダによって選択的
にオン、オフされてデータ変換回路２０からのデータを
対応するセンスラッチに転送させるカラムスイッチは、
センスラッチ列１１と一体的に構成されている。図９に
は、このＹ系デコーダ回路とカラムスイッチとセンスラ
ッチ回路とが、１つの機能ブロックＹ−ＤＥＣ＆ＳＬで
示されている。

【００８０】この実施例の多値フラッシュメモリには、
上記各回路の他、書込み時や消去時にセンスラッチ列１
１のデータに基づいて書込みまたは消去が終了したか判
定して上記制御回路３２に知らせ書込みシーケンスまた
は消去シーケンスを終了させる書込・消去判定回路３３
や、内部の動作に必要なタイミングクロックを形成して
メモリ内の各回路に供給するクロック発生回路３４、メ
モリ内部の状態を反映するとともに外部に対して外部か
らアクセスが可能か否かを示すレディ／ビジィ信号Ｒ／
Ｂを信号を形成して出力したり内部回路をテストする機
能を備えたステイタス＆テスト系回路３５、メモリアレ
イ１０から読み出された信号を増幅するメインアンプ回
路３６、電源系回路３７、外部から入力されるアドレス
信号や書込みデータ信号およびコマンドを取り込んで内
部の所定の回路に供給するとともに読出しデータ信号を
外部へ出力するための入出力バッファ回路３８、外部か
ら入力される制御信号を取り込んで制御回路３２その他
内部の所定の回路に供給したり上記入出力バッファ回路
３８を制御する制御信号入力バッファ＆入出力制御回路
３９、アドレス制御系回路４０、メモリアレイ内に不良
ビットがあった場合に予備メモリ行と置き換えるための
冗長回路４１等が設けられている。

【００８１】この実施例のフラッシュメモリは、アドレ
ス信号と書込みデータ信号およびコマンド入力とで外部
端子（ピン）Ｉ／Ｏを共用している。そのため、入出力
バッファ回路３８は、上記制御信号入力バッファ＆入出
力制御回路３９からの制御信号に従ってこれらの入力信
号を区別して取り込み所定の内部回路に供給する。ま
た、上記電源系回路３７は、基板電位等の基準となる電
圧を発生する基準電源発生回路や外部から供給される電
源電圧Ｖccに基づいて書込み電圧、消去電圧、読出し電
圧、ベリファイ電圧等チップ内部で必要とされる電圧を
発生するチャージポンプ等からなる内部電源発生回路、
メモリの動作状態に応じてこれらの電圧の中から所望の
電圧を選択してメモリアレイ１０に供給する電源切り替
え回路、これらの回路を制御する電源制御回路等からな
る。

【００８２】上記アドレス制御系回路４０は、外部から
入力されるアドレス信号を取り込んでカウントアップす
るアドレスカウンタＡＣＮＴや、データ転送時にＹアド
レスを自動的に更新したりデータ消去時等に自動的にＸ
アドレスを発生するアドレスジェネレータＡＧＥＮ、入
力アドレスと不良アドレスとを比較してアドレスが一致
したときに選択メモリ行または列を切り換える救済系回
路等からなる。

【００８３】外部のＣＰＵ等からこの実施例のフラッシ
ュメモリに入力される制御信号としては、例えばリセッ
ト信号ＲＥＳやチップ選択信号ＣＥ、書込み制御信号Ｗ
Ｅ、出力制御信号ＯＥ、コマンドもしくはデータ入力か
アドレス入力かを示すためのコマンドイネーブル信号Ｃ
ＤＥ、システムクロックＳＣ等がある。なお、上記実施
例の多値フラッシュメモリを制御する外部の装置として
は、アドレス生成機能とコマンド生成機能を備えていれ
ばよいので、汎用マイクロコンピュータＬＳＩを用いる
ことができる。

【００８４】図１５には上記フラッシュメモリを記憶装
置として使用したシステムの構成例が示されている。か
かるシステムは電源をオフしてもフラッシュメモリ内に
データが保持されるので、例えば携帯用電話機等の制御
システムに好適である。図において、１００はフラッシ
ュメモリ、１１０は主としてフラッシュメモリ１００の
データ読出しやデータ書込み、データ消去等の制御を実
行するワンチップマイコン、１２０はフラッシュメモリ
のデータ書込み時にエラー訂正符号を生成したりデータ
読出し時にリードデータをチェックしてエラーを訂正し
たりするＥＣＣ（エラーコレクティングコード）回路、
１３０はＥＥＰＲＯＭ等からなりフラッシュメモリ１１
０のデータ書換え回数をテーブル形式で記憶する管理テ
ーブルメモリ、１４０は標準バス１５０を介して図外の
マイクロプロセッサから供給される書込みデータを一時
蓄えるためのライトバッファ、１６０は上記ワンチップ
マイコン１１０とメモリ１００，１３０、ＥＣＣ回路１
２０との間を接続するローカルバス、１７０は該ローカ
ルバス１６０と上記標準バス１５０との間の信号のイン
タフェースを行なうバスインタフェース回路である。

【００８５】以上説明したように、上記実施例において
は、複数のしきい値を設定して１つのメモリセルに多値
の情報を記憶させるようにした不揮発性半導体記憶装置
において、ワード線読出しレベルを低い方から高い方へ
と変えながら順次読出しを行なって行くとともに、読み
出されたデータを保持するラッチ手段を設けてその保持
データに基づいて次のビット線プリチャージを選択的に
行なうようにしたので、１度“０”が読み出されたメモ
リセルはその後レベルを高くして読出しを行なっても
“０”が読み出されるため、読出しを行なわないのと同
じ結果になり、ビット線のプリチャージを省略すること
ができる。そして、プリチャージの省略によって消費電
流を減らすことができるので、読出し時にメモリアレイ
からグランドラインに流れ出す電流を減らすことがで
き、これによってメモリセルのソース電位の浮き上がり
量を小さくできるため、読出し不能あるいはデータ誤読
出しを防止することができる。しかも、プリチャージの
省略によって読出し回数を少なくすることができるた
め、リードディスターブによるしきい値の変動すなわち
記憶データ化けを抑制することができるという効果があ
る。

【００８６】また、上記読出し方式によれば、しきい値
の低いメモリセルのみであれば最後まで読出しを行なう
前に全ての読出しデータが“０”になるので、オール
“０”判定手段を設けることにより、途中で読出し動作
を終了することができ、消費電流の低減に加えデータ読
出し時間の短縮を図ることができるようになるという効
果がある。さらに、メモリセルのしきい値と記憶データ
との対応を、隣り合うしきい値同士では記憶データのコ
ードが１ビットのみ異なる並びとなるように決定したの
で、リードディスターブがあった場合に、これを訂正す
るエラー訂正回路の負担が少なく回路規模も小さくて済
むという効果がある。

【００８７】さらに、上記実施例では、メモリアレイが
２つのマットで構成され、２つのマット間には各マット
内のビット線が入出力端子に接続され読み出された３ビ
ットデータのうち１ビットを保持可能なセンスラッチ回
路が配置され、各マットの外側にはそれぞれ上記センス
ラッチに読み出された３ビットデータのうち他の１ビッ
トをそれぞれ保持可能なデータラッチ回路が配置され、
データラッチ回路とセンスラッチ回路との間でビット線
を介してデータ転送を行なうようにしているため、出力
回路側にリードデータを保持するレジスタを設ける必要
がないという効果がある。

【００８８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、メモリセルのしきい値を４段階に設定し
て一つのメモリセルに４値のデータを記憶できるように
しているが、メモリセルのしきい値を例えば８段階ある
いは１６段階に設定して３ビット以上のデータを記憶す
るようにした不揮発性メモリに適用することも可能であ
る。

【００８９】また、実施例では２ビットデータを４値デ
ータに変換する方式の一例として、表２に示すような変
換を行なっているが、変換方式は表２に示すものに限定
されず、結果として“１”の立っているビットの位置の
異なるデータが得られるものであればよい。また、デー
タ逆変換のための演算も実施例の方式（ビット線を利用
したワイヤード論理方式）ものに限定されず、専用の演
算回路もしくはデータ変換回路等２ビットデータを復元
できるものであればどのような方式であっても良い。

【００９０】さらに、各メモリセルに対する書込み方式
も、実施例のように、一旦消去を行なってしきい値を高
くした後に書込みパルスでしきい値を下げる方式に限定
されず、書込みパルスでしきい値を高くする方式等であ
っても良い。また、実施例では、データ“１”を保持す
るセンスラッチ回路に対応するメモリセルに書込みを行
なってしきい値を変化させているが、データ“０”を保
持するセンスラッチ回路に対応するメモリセルに書込み
を行なってしきい値を変化させるようにしても良い。

【００９１】さらに、上記実施例では、メモリアレイを
２つのマットによって構成した場合について説明した
が、この発明はそれに限定されず、偶数個のマットに分
割した場合はもちろん１つのマットで構成されている場
合にも適用することができる。メモリアレイが１つのマ
ットで構成された場合には、例えばデータ変換回路で変
換後のデータを２回に分けて転送するなどの方式を適用
すれば良い。

【００９２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である一括消
去型フラッシュメモリに適用した場合について説明した
が、この発明はそれに限定されるものでなく、フローテ
ィングゲートを有するＭＯＳＦＥＴを記憶素子とする不
揮発性記憶装置一般さらには複数のしきい値を有するメ
モリセルを備えた半導体装置に広く利用することができ
る。

【００９３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、この発明は、読出し時間が
短くかつ消費電流の少ないとともに、必要な読出し回数
を減らして記憶データ化けの生じにくい多値不揮発性半
導体記憶装置を実現することができる。また、この発明
は、読出し時のソース電位の浮き上がりを抑え、読出し
不能あるいはデータ誤読出しを防止可能な多値不揮発性
半導体記憶装置を実現することができる。

【図面の簡単な説明】

【図１】この発明に係る多値フラッシュメモリのデータ
読出し方法の概略を示す説明図である。

【図２】センスラッチの保持データをビット線を介して
データラッチへ転送する方法を示す説明図である。

【図３】メモリアレイの具体例を示す回路図である。

【図４】センスラッチ回路およびデータラッチ回路の具
体例を示す回路図である。

【図５】実施例の多値フラッシュメモリのデータ読出し
時のタイミングを示すタイミングチャートである。

【図６】実施例の多値フラッシュメモリにおける２ビッ
トの書込みデータを４値のデータに変換するデータ変換
回路の一実施例を示す論理回路図である。

【図７】実施例の多値フラッシュメモリの書込み時のデ
ータ入力タイミングを示すタイミングチャートである。

【図８】実施例の多値フラッシュメモリの書込み手順を
示すフローチャートである。

【図９】データ書込み時の信号タイミングを示すタイミ
ングチャートである。

【図１０】実施例のメモリセルのレイアウト構成および
断面構造の一例を示す図。

【図１１】メモリセルの他の実施例のレイアウト構成お
よび断面構造の一例を示す図。

【図１２】メモリセルの他の実施例のレイアウト構成お
よび断面構造の一例を示す図。

【図１３】メモリセルの他の実施例のレイアウト構成お
よび断面構造の一例を示す図。

【図１４】本発明に係る多値フラッシュメモリの一実施
例の概略を示す全体ブロック図である。

【図１５】本発明に係る多値フラッシュメモリの応用シ
ステムの一例を示すブロック図である。

【図１６】実施例のフラッシュメモリに使用されるメモ
リセルの構造およびデータ書込み時の電圧状態を示す模
式図である。

【図１７】実施例のフラッシュメモリに使用されるメモ
リセルの消去時の電圧状態を示す模式図である。

【図１８】４値のフラッシュメモリにおけるメモリセル
のしきい値分布を示す説明図である。

【図１９】フラッシュメモリにおけるグランドピンから
メモリセルまでのグランドラインの引き回しの例を示す
説明図である。

【図２０】フラッシュメモリにおけるメモリセルを構成
するＭＯＳＦＥＴのゲート・ソース間電圧とドレイン電
流との関係を示す特性図である。

【図２１】実施例の多値フラッシュメモリの読み出し手
順を示すフローチャートである。

【図２２】実施例の多値フラッシュメモリの書込み時の
データ線電位の変化を示す図である。

【符号の説明】

１０ メモリアレイ １１ センスラッチ列 １２ａ，１２ｂ データラッチ列 １３ Ｘ系アドレスデコーダ １４ ワードドライブ回路 ２０ データ変換回路 ２１ バッファ部 ２２ データ変換部 ＳＬ センスラッチ回路 ＤＬＵ，ＤＬＤ データラッチ回路 ＢＬ ビット線 ＷＬ ワード線 ＭＣ メモリセル

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 佐藤 弘 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 久保埜 昌次 東京都国分寺市東恋ヶ窪三丁目１番地１ 日立超エル・エス・アイ・エンジニアリン グ株式会社内 (72)発明者 原田 敏典 東京都国分寺市東恋ヶ窪三丁目１番地１ 日立超エル・エス・アイ・エンジニアリン グ株式会社内 (72)発明者 河原 尊之 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 宮本 直樹 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数のワード線、複数のデータ線、コン
   トロールゲート及びフローティングゲートをそれぞれ有
   し複数のビットのデータをしきい値として格納する複数
   のメモリセル、上記複数のメモリセルの各々は対応する
   １本のワード線及び１本のデータ線に結合され、上記複
   数のワード線に結合され、選択されたワード線に結合さ
   れたメモリセルに格納された複数ビットのデータを読み
   出すための読み出し動作において、上記選択されたワー
   ド線に読み出し電圧を複数回供給するワードドライバ回
   路、上記読み出し動作において、一番低いしきい値に対
   応するデータから一番高いしきい値に対応するデータま
   で低い方から順番にデータを読み出すために、上記選択
   されたワード線は、最初に第１読み出し電圧が供給さ
   れ、上記第１読み出し電圧よりも高い読み出し電圧が順
   番に供給される不揮発性半導体記憶装置の読み出し方
   法。
2. 【請求項２】 上記複数のデータ線に対応して複数のセ
   ンスラッチ回路及びプリチャージ回路が結合され、上記
   複数のデータ線は復数のセンスラッチ回路の入出力ノー
   ドに結合されるようにしたことを特徴とする請求項１に
   記載の不揮発性半導体記憶装置の読出し方法。
3. 【請求項３】 上記複数のデータ線に結合されたプリチ
   ャージ回路は、上記読み出し動作中、読み出し電圧より
   も高いデータが格納されたセンスラッチ回路に結合され
   たデータ線をプリチャージするようにしたことを特徴と
   する請求項１または２に記載の不揮発性半導体記憶装置
   の読出し方法。
4. 【請求項４】 上記複数のメモリセルは２ビットデータ
   を格納し、上記複数のセンスラッチ回路の他方の入出力
   ノードに結合される他の複数のデータ線、上記他の複数
   のデータ線は第２プリチャージ回路が結合され、上記複
   数のデータ線は第１データラッチ回路が結合され、上記
   他の複数のデータ線は第２データラッチ回路が結合され
   るようにしたことを特徴とする請求項１、２または３に
   記載の不揮発性半導体記憶装置の読出し方法。
5. 【請求項５】 上記読み出し動作において、一番低いし
   きい値に対応するデータを読み出す時上記ワードドライ
   バ回路は上記第１読み出し電圧を選択されたワード線に
   供給し、２番目に低いしきい値に対応するデータを読み
   出す時上記ワードドライバ回路は上記第１読み出し電圧
   より高い第２読み出し電圧を選択されたワード線に供給
   し、３番目に低いしきい値に対応するデータを読み出す
   時上記ワードドライバ回路は上記第２読み出し電圧より
   高い第３読み出し電圧を選択されたワード線に供給し、
   一番低いしきい値に対応するデータを読み出す時上記プ
   リチャージ回路は上記複数のデータ線にプリチャージ電
   位を供給し、２番目に低いしきい値に対応するデータを
   読み出す時上記プリチャージ回路は上記第１読み出し電
   圧よりも高いデータが格納されたセンスラッチに結合さ
   れたデータ線をプリチャージし、３番目に低いしきい値
   に対応するデータを読み出す時上記プリチャージ回路は
   上記第２読み出し電圧よりも高いデータが格納されたセ
   ンスラッチ回路に結合されたデータ線をプリチャージよ
   うにしたことを特徴とする請求項１、２、３または４に
   記載の不揮発性半導体記憶装置の読出し方法。
6. 【請求項６】 上記第１読み出し電圧が選択されたワー
   ド線に供給されたことによって読み出された第１読み出
   しデータセンスラッチ回路に格納された後、上記選択さ
   れたワード線に上記第２読み出し電圧が供給される前も
   しくは供給中に上記第２データラッチ回路に転送及び格
   納され、上記第２読み出し電圧が選択されたワード線に
   供給されたことによって読み出された第２読み出しデー
   タはセンスラッチ回路に格納された後、上記選択された
   ワード線に上記第３読み出し電圧が供給される前もしく
   は供給中に上記第１データラッチ回路に転送及び格納さ
   れ、上記第３読み出し電圧が選択されたワード線に供給
   されたことによって読み出された第３読み出しデータは
   センスラッチ回路に格納され、上記第２読み出しデータ
   と上記第３読み出しデータとで所定演算処理が実行さ
   れ、上記所定演算処理の実行結果データは上記第２デー
   タラッチ回路に格納されるようにしたことを特徴とする
   請求項１、２、３、４、または５に記載の不揮発性半導
   体記憶装置の読出し方法。
7. 【請求項７】 外部端子を有し、上記読み出し動作は上
   記外部端子を介して読み出しコマンドが供給されること
   に実行され、上記第１データラッチ回路及び上記第２デ
   ータラッチ回路に格納された上記第１読み出しデータ及
   び上記実行結果データは上記外部端子を介して出力され
   ることを特徴とする不揮発性半導体記憶装置。
8. 【請求項８】 上記第１、上記第２及び上記第３読み出
   し電圧を生成する電源回路と、ワードドライバ回路に結
   合され、上記読み出し動作において上記複数のワード線
   の中から読み出しワード線を選択するデコーダ回路を有
   し、上記デコーダは上記第１、上記第２、上記第３読み
   出し伝或の中から１つを選択し上記ワードドライバ回路
   に供給することを特徴とする不揮発性半導体記憶装置。
9. 【請求項９】 上記第２プリチャージ回路によってプリ
   チャージされる上記他の複数の電位は上記プリチャージ
   回路によってプリチャージされる上記複数のデータ線の
   電位より低いことを特徴とする不揮発性半導体記憶装
   置。