JPH113597A

JPH113597A - 不揮発性半導体記憶装置、不揮発性半導体記憶装置の書き込みデータの検証方法および不揮発性半導体記憶装置のデータの書き込み方法

Info

Publication number: JPH113597A
Application number: JP10465498A
Authority: JP
Inventors: Hiroshi Iwahashi; 弘岩橋
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1997-04-15
Filing date: 1998-04-15
Publication date: 1999-01-06

Abstract

(57)【要約】【課題】選択されたメモリセルでの読み出し速度の違
いをできるだけ、小さくできる不揮発性半導体記憶装置
を提供すること。【解決手段】ビット線に電気的に接続されるドレイ
ン、ソース、浮遊ゲート、およびワード線に電気的に接
続される制御ゲートを有するメモリセルと、複数の基準
電位が与えられ、複数の基準電位とビット線電位とを比
較して、メモリセルに記憶されたデータを検出し出力
１，２，３を出力するセンスアンプと、出力１，２，３
の論理により記憶データＤ１、Ｄ２を決定する論理回路
とを具備し、データの書き込み後に行われるベリファイ
読み出しによって読み出されたデータの、所望のデータ
が書き込まれたかどうかの判定を、通常の読み出し時
に、読み出されたデータを、外部に出力する時刻ＴＯＤ
よりも、遅い時刻ＴＪＤに行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に係り、特に一つのメモリセルに複数ビット分
のデータを記憶させる不揮発性半導体記憶装置に関す
る。

【０００２】

【従来の技術】一つのメモリセルに、２ビット分のデー
タを記憶するようにした不揮発性半導体記憶装置は、例
えば本願発明者等が提案した特開昭５９−１２１６９６
号公報などに、開示されている。これに開示されている
ような従来の例では、基準電位を３個設け、これらの基
準電位とメモリセルからの電位とをセンスアンプで比較
して記憶されたデータを検出する。

【０００３】図３０は、不揮発性半導体記憶装置の構成
を概略的に示す構成図、図３１は、従来の基準電位とビ
ット線電位との関係を示す図、図３２は、従来のセンス
アンプを概略的に示す構成図、図３３は、センスアンプ
の出力と記憶データとの関係を示す図である。

【０００４】即ち、２ビット分のデータは、図３０に示
すメモリセルＭＣからの読み出しデータ（ビット線電
位）を、図３１（Ａ）に示す基準電位１，２，３に対し
て、どこに位置しているかを識別することによって読み
出される。２ビット分のデータの組み合わせは、４種類
ある。これらの４種類のデータの組み合わせは、メモリ
セルの浮遊ゲートへの電子の注入量を４種類に変化さ
せ、注入量に対応してメモリセルの閾値電圧を４種類に
することによって記憶している。即ち、ビット線電位
が、基準電位のうち、一番小さい基準電位１よりも低け
れば、“００”のデータを記憶（閾値電圧が最も低いも
の）し、ビット線電位が、基準電位のうち、一番大きい
基準電位３よりも高ければ、“１１”のデータを記憶
（閾値電圧が最も高いもの）し、ビット線電位が、基準
電位１と基準電位２との間にあれば、“０１”のデータ
を記憶（閾値電圧が３番目に高いもの）し、ビット線電
位が、基準電位２と基準電位３との間にあれば、“１
０”のデータを記憶（閾値電圧が２番目に高いもの）し
ている。

【０００５】４種類のデータの組み合わせの識別は、図
３２に示すように、それぞれ基準電位１，２，３が入力
される、センスアンプ１０１，１０２，１０３で、これ
ら基準電位１，２，３と、ビット線電位とを比較するこ
とで行われる。

【０００６】基準電位１，２，３よりもビット線電位が
低ければ、図３３に示すように、センスアンプ１０１，
１０２，１０３のそれぞれの出力である、出力１，２，
３がともに“０”であるので、これを、図示せぬ論理回
路で検出してメモリセルの記憶データとしてＤ１＝
“０”、Ｄ２＝“０”を出力する。以下同様に、ビット
線電位が基準電位１と２との間の電位であるならば、出
力１が“１”、出力２，３がともに“０”、よってＤ１
＝“０”、Ｄ２＝“１”を出力、ビット線電位が基準電
位２と３との間の電位であるならば、出力１、２がとも
に“１”、出力３が“０”、よってＤ１＝“１”、Ｄ２
＝“０”を出力、ビット線電位が基準電位３よりも高け
れば、出力１、２、３がともに“１”であるので、Ｄ１
＝“１”、Ｄ２＝“１”を出力する。

【０００７】メモリセルへのデータの書き込みは、浮遊
ゲートに電子を注入することによって行われる。メモリ
セルへのデータの書き込みの前には、メモリセルのデー
タの消去を行う。データの消去の時には、制御ゲートを
０Ｖにして、ドレインあるいはソースに、高電圧を印加
して、浮遊ゲートから電子を放出し、初期状態に設定す
る。この消去した状態が、一種の書き込みとなり、最も
低閾値電圧である、即ち、Ｄ１＝“０”、Ｄ２＝“０”
のデータを記憶した状態に対応する。この後、他のデー
タを記憶すべきメモリセルに選択的に書き込むことにな
る。メモリセルへのデータの書き込みは、メモリセルの
ドレイン及び制御ゲートにそれぞれ所定の電圧を与え、
ソースを０Ｖにしてメモリセルに電流を流して、浮遊ゲ
ートに電子を注入する。このようにして、データをメモ
リセルへ書き込む。データを書き込んだ後、メモリセル
からデータを読み出し（ベリファイ読み出し）、センス
アンプ１０１，１０２，１０３からの出力結果が、書き
込みたいデータに一致するまで、書き込みと読み出しと
を繰り返す。そして、一致した時に、書き込みを止める
ようにしている。一致しているかどうかの判定は、デー
タを集積回路の外部に読み出し、外部で行っても良い
し、集積回路の内部で行っても良い。

【０００８】このような従来の不揮発性半導体記憶装置
にあっては、メモリセルに記憶させるデータに応じて、
例えば基準電位１と基準電位２との間にビット線電位を
設定できる。しかし、メモリセルの書き込み特性は、個
々のメモリセルで異なっている。このため読み出し後の
ビット線電位は、読み出し選択されたメモリセルの書き
込み特性に応じて異なってくる。このため従来は、選択
されたメモリセルで読み出し速度が、大きくばらついて
いた。

【０００９】即ち、図３１（Ａ）においては、ビット線
電位２，３，４はそれぞれ、１本の線で表されている
が、実際には、図３１（Ｂ）に示すように、ビット線電
位２，３，４はそれぞれ、選択されたメモリセルに応じ
て、各ビット線電位の上下に分布し、ばらつき“ｒ”を
有していた。データの読み出し速度は、選択されたメモ
リセルが分布のどこにいるかで異ってくる。例えば領域
（Ｉ）にいるのと、領域（ＩＩ）にいるのとでは、読み
出し速度が大きく異なる。

【００１０】また、メモリセルへのデータの書き込みの
前には、メモリセルのデータの消去を行う。データの消
去の時には、制御ゲートを０Ｖにして、メモリセルのソ
ースに、高電圧を印加して、浮遊ゲートからメモリセル
のソース側に電子を放出して行われ、データの消去のと
きには図３４に示すソース電位回路から高電圧が供給さ
れ、データの読み出し及び書き込みのときはソース電位
回路から基準電位（例えば、０Ｖ）がメモリセルのソー
スに供給される。図３４において、Ｉ /Ｏ１〜Ｉ /Ｏ８
はそれぞれ出力データ（８ビット）の各ビットに対応し
ている。そして、ソース電位回路は複数の出力ビットに
対して共通に設けられている。データの書き込みは、メ
モリセルのソースを基準電位（例えば０Ｖ）にし、メモ
リセルの制御ゲート及びドレインに高電圧を与え、メモ
リセルに電流を流し、チャネル領域から浮遊ゲートに電
荷を注入することにより行われる。データの書き込み
は、各出力ビットに対応した８個のメモリセルに同時に
書き込みが行われる。メモリセルの制御ゲートの電位に
対応して浮遊ゲートヘの電子の注入量は決まる。すなわ
ち制御ゲートの電位が高いほど、電子の注入量は多くな
る。このため、データの書込みの時には、書込み後の閾
値電圧が最も高いものに対して制御ゲートの電位やドレ
インの電位が設定される。よって、閾値電圧を低く設定
するメモリセルへの電子の注入が多くならないように、
電荷を注入する時間を短くし、書き込みとベリファイ読
み出しを繰返し行っていた。閾値電圧を精度良く所定の
値に設定するためには、電荷を注入する時間を短くし少
しずつ電荷を注入するのが良いことは言うまでもない
が、こうするとデータの書き込みに要する時間が長くか
かる欠点がある。また、精度良くメモリセルの閾値電圧
を設定するために、設定する閾値電圧に対応して制御ゲ
ートの電位を変えて、すなわち、閾値電圧を低く設定す
るメモリセルから書込みを行い、次に制御ゲートの電位
を所定の値だけ高くして次に閾値電圧の高いメモリセル
に書き込みを行っていた。この場合も、設定すべき閾値
電圧毎に書き込みを行うので、書込み時間が長くなると
いう欠点を有する。

【００１１】

【発明が解決しようとする課題】この発明は、上記のよ
うな事情に基づいてなされたもので、その目的は、選択
されたメモリセルでの読み出し速度の違いをできるだ
け、小さくできる不揮発性半導体記憶装置、および不揮
発性半導体記憶装置の書き込みデータの検証方法を提供
することにある。

【００１２】また、この発明の他の目的は、複数種類の
閾値電圧により記憶されるデータを書き込むための書き
込み時間をできるだけ、短くできる不揮発性半導体記憶
装置、および不揮発性半導体記憶装置のデータの書き込
み方法を提供することにある。

【００１３】

【課題を解決するための手段】前記課題を解決し目的を
達成するために、本発明は以下に示す手段を用いてい
る。

【００１４】（１）本発明の不揮発性半導体記憶装置
は、行線と、列線と、前記列線に電気的に接続されるド
レイン、ソース、電荷蓄積部、および前記行線に電気的
に接続される制御ゲートを有し、前記電荷蓄積部に蓄え
る電荷の量を変えることで複数ビットのデータを記憶す
るメモリセルと、複数の所定の基準電位を利用して前記
メモリセルに記憶されたデータを検出するセンスアンプ
と、前記メモリセルへのデータの書き込み後、この書き
込み後の前記電荷蓄積部の電荷の蓄積状態をチェックす
るための読み出しを行い、この読み出しによって所望の
データが書き込まれたと判断された時には前記書き込み
を終了し、前記読み出しによって前記所望のデータが書
き込まれていないと判断された時には前記所望のデータ
が書き込まれたと判断するまで前記書き込みと前記読み
出しとを繰り返すプログラム手段とを具備し、前記プロ
グラム手段による読み出しの時に行われる、所望のデー
タが書き込まれたかどうかの判定を、通常の読み出しの
時に、前記メモリセルから読み出されたデータが外部に
出力される時刻よりも遅い時刻に行うものである。

【００１５】（２）本発明の不揮発性半導体記憶装置
は、上記（１）に記載した不揮発性半導体記憶装置であ
って、かつ前記プログラム手段による読み出しは、前記
センスアンプを利用して行われるものである。

【００１６】（３）本発明の不揮発性半導体記憶装置
は、上記（１）、または（２）に記載した不揮発性半導
体記憶装置であって、かつ前記複数の基準電位は、前記
通常の読み出しの時よりも、それぞれ対応した前記基準
電圧に対し前記プログラム手段による前記読み出しの時
の方が、高く設定されるものである。

【００１７】（４）本発明の不揮発性半導体記憶装置
は、上記（１）乃至（３）のいずれかに記載した不揮発
性半導体記憶装置であって、かつ前記複数ビットのデー
タは、少なくとも２ビット分の２進データであって、前
記複数の基準電位はそれぞれ異なる電位を有する少なく
とも３個の基準電位であり、前記メモリセルの記憶デー
タが２ビット分の２進データの第１の組み合わせの時に
は、通常の読み出しの時の前記列線の電位が、前記３個
の基準電位のうちの最も低い電位の基準電位よりも低い
電位になるように前記メモリセルの閾値電圧が設定さ
れ、前記メモリセルの記憶データが２ビット分の２進デ
ータの第２の組み合わせの時には、通常の読み出しの時
の前記列線の電位が、前記３個の基準電位のうちの最も
低い電位の基準電位と前記３個の基準電位のうちの中間
の電位の基準電位との間の電位になるように前記メモリ
セルの閾値電圧が設定され、前記メモリセルの記憶デー
タが２ビット分の２進データの第３の組み合わせの時に
は、通常の読み出しの時の前記列線の電位が、前記３個
の基準電位のうちの中間の電位の基準電位と前記３個の
基準電位のうちの最も高い電位の基準電位との間の電位
になるように前記メモリセルの閾値電圧が設定され、前
記メモリセルの記憶データが２ビット分の２進データの
第４の組み合わせの時には、通常の読み出しの時の前記
列線の電位が、前記３個の基準電位のうちの最も高い電
位の基準電位よりも高い電位になるように前記メモリセ
ルの閾値電圧が設定されるとともに、前記メモリセルへ
のデータの書き込みの時に、前記第３の組み合わせのデ
ータを書き込む時は、前記第２の組み合わせのデータを
書き込む時よりも前記行線に供給する電圧を高い値に設
定し、前記第４の組み合わせのデータを書き込む時は、
前記第３の組み合わせのデータを書き込む時よりも前記
行線に供給する電圧を高い値に設定するように制御され
るものである。

【００１８】（５）本発明の不揮発性半導体記憶装置
は、上記（３）に記載した不揮発性半導体記憶装置であ
って、かつ前記プログラム手段による前記読み出しの時
に、前記列線の電位が対応する前記基準電位よりも高く
なった時に、前記メモリセルへのデータの書き込みを止
めるものである。

【００１９】（６）本発明の不揮発性半導体記憶装置
は、上記（１）に記載した不揮発性半導体記憶装置であ
って、かつ前記メモリセルへのデータの書き込み時に、
前記メモリセルの制御ゲートに供給する電圧は、前記書
き込みデータに対応して変化するように制御するもので
ある。

【００２０】（７）本発明の不揮発性半導体記憶装置
は、上記（６）に記載した不揮発性半導体記憶装置であ
って、かつ前記書き込みデータに対応した前記メモリセ
ルへのデータ書き込みの時に、前記メモリセルの制御ゲ
ートに供給する電圧の変化量は、設定される前記メモリ
セルのほぼ閾値電圧の差か、対応した前記基準電位の差
かのいずれかである。

【００２１】（８）本発明の不揮発性半導体記憶装置
は、上記（１）乃至（６）のいずれかに記載した不揮発
性半導体記憶装置であって、かつ前記プログラム手段に
よる前記メモリセルへのデータ書き込みは、同一の行線
に接続されている複数個のメモリセルに同時に行い、前
記複数個のメモリセルに少なくとも２種類の異なる閾値
電圧を設定する時は、先ず低い方の閾値電圧に対応する
前記メモリセルに閾値電圧を設定し、この設定後に、高
い方の閾値電圧に対応する前記メモリセルに閾値電圧を
設定し、前記低い方の閾値電圧に対応する前記複数のメ
モリセルに閾値電圧を設定するために、この対応するメ
モリセルの電荷蓄積部に電荷を注入する時に、前記高い
方の閾値電圧に設定する前記メモリセルの電荷蓄積部に
も同時に電荷を注入するように制御するものである。

【００２２】（９）本発明の不揮発性半導体記憶装置
は、上記（２）に記載した不揮発性半導体記憶装置であ
って、かつ前記プログラム手段でデータを読み出して、
外部にデータを出力する時は、通常の読み出しの時より
も、外部出力端子の充放電時間を長く設定するものであ
る。

【００２３】（１０）本発明の不揮発性半導体記憶装置
の書き込みデータの検証方法は、（ａ）所望の値の書き
込みデータを、データの書き換えが可能な不揮発性のメ
モリセルに書き込み、（ｂ）前記メモリセルに書き込ま
れた書き込みデータを、ビット線に読み出し、（ｃ）前
記書き込みデータが前記ビット線に読み出された後のビ
ット線電位を基準電位と比較し、（ｄ）前記比較の結果
に基づいて、前記所望の書き込みデータが書き込まれた
か否かを判断し、（ｅ）上記（ａ）〜（ｄ）のステップ
を、前記所望の書き込みデータが書き込まれるまで繰り
返し、ここで、前記（ｄ）の手順は、通常の読み出し時
に、読み出しデータが外部に出力される時刻を経過した
後に行なわれるものである。

【００２４】（１１）本発明の不揮発性半導体記憶装置
の書き込みデータの検証方法は（ａ）所望の値の書き込
みデータを、データの書き換えが可能な不揮発性のメモ
リセルに書き込み、（ｂ）前記メモリセルに書き込まれ
た書き込みデータを、ビット線に読み出し、（ｃ）前記
書き込みデータが前記ビット線に読み出された後のビッ
ト線電位を基準電位と比較し、（ｄ）前記比較の結果に
基づいて、前記所望の書き込みデータが書き込まれたか
否かを判断し、（ｅ）上記（ａ）〜（ｄ）のステップ
を、前記所望の書き込みデータが書き込まれるまで繰り
返し、ここで、前記（ｄ）の手順における書込みデータ
を外部に出力する速度は通常の読み出し時の読み出しデ
ータを外部に出力する速度よりも遅いものである。

【００２５】（１２）本発明の不揮発性半導体記憶装置
は、データの書き換えが可能な不揮発性のメモリセルに
記憶された記憶データを、ビット線に読み出す読み出し
回路と、前記記憶データが前記ビット線に読み出された
後のビット線電位を基準電位と比較する比較回路と、前
記比較の結果に基づいて検知された検知データを外部に
出力する出力回路とを具備し、前記出力回路は、集積回
路の内部の電源電圧間に直列に接続され、出力を外部端
子に電気的に接続する第１、第２の絶縁ゲート型ＦＥＴ
を有し、前記検知データに応じて行われる、前記第１、
第２の絶縁ゲート型ＦＥＴの一方のゲートの充電、およ
び他方のゲートの放電それぞれの充放電速度を、書き込
み後に行われる書き込みデータをチェックするための読
み出し時は、通常の読み出し時よりも遅くし、前記外部
端子の充放電に要する時間を、前記書き込みデータをチ
ェックするための読み出し時よりも、前記通常の読み出
し時よりも長く設定するものである。

【００２６】（１３）本発明の不揮発性半導体記憶装置
のデータ書き込み方法は、第１の基準電位、および第１
の基準電位と異なるレベルの第２の基準電位の少なくと
も２つの基準電位により、少なくとも３つの第１、第
２、第３のデータを区別し、前記第１のデータを第１の
閾値電圧により記憶し、前記第２のデータを前記第１の
閾値電圧よりも高い第２の閾値電圧により記憶し、前記
第３のデータを前記第２の閾値電圧よりも高い第３の閾
値電圧により記憶し、少なくとも３つの閾値電圧により
記憶する、データの書き換えが可能な不揮発性のメモリ
セルを複数有する不揮発性半導体記憶装置のデータ書き
込み方法であって、前記第１の閾値電圧に設定される第
１のメモリセルに、前記第１の閾値電圧を設定し、前記
第２の閾値電圧に設定される第２のメモリセルのゲート
に、第１の書き込み電圧を与えて、前記第２のメモリセ
ルに前記第２の閾値電圧を設定し、前記第３の閾値電圧
に設定される第３のメモリセルのゲートに、前記第２の
閾値電圧と前記第３の閾値電圧との差および前記第１の
基準電位と前記第２の基準電位との差のいずれかに応じ
た分、前記第１の書き込み電圧に対して電圧が高められ
た第２の書き込み電圧を与えて、前記第３のメモリセル
に前記第３の閾値電圧を設定するものである。

【００２７】（１４）本発明の不揮発性半導体記憶装置
は、第１のデータを第１の閾値電圧により記憶し、第２
のデータを前記第１の閾値電圧よりも高い第２の閾値電
圧により記憶し、第３のデータを前記第２の閾値電圧よ
りも高い第３の閾値電圧により記憶し、少なくとも３つ
の閾値電圧により記憶する、データの書き換えが可能な
不揮発性のメモリセルが複数集積されたメモリセルアレ
イと、書き込みデータに基づいて前記メモリセルアレイ
の列線に与える電圧を制御し、前記書き込みデータを前
記メモリセルに書き込む書き込み回路と、前記書き込み
データが前記第２のデータか第３のデータかを検出し、
前記書き込みデータが前記第２のデータである時、前記
メモリセルアレイの行線に与える電圧を第１の書き込み
電圧とし、前記書き込みデータが前記第３のデータであ
る時、前記行線に与える電圧を、前記第１の書き込み電
圧に対して、前記第２の閾値電圧と前記第３の閾値電圧
との差および前記第１の基準電位と前記第２の基準電位
との差のいずれかに応じた分、電圧が高められた第２の
書き込み電圧とする制御信号を出力する書き込みデータ
検出回路とを具備するものである。

【００２８】（１５）本発明の不揮発性半導体記憶装置
のデータ書き込み方法は、第１のデータを第１の閾値電
圧により記憶し、第２のデータを前記第１の閾値電圧よ
りも高い第２の閾値電圧により記憶し、第３のデータを
前記第２の閾値電圧よりも高い第３の閾値電圧の、少な
くとも３つの閾値電圧により記憶する、データの書き換
えが可能な不揮発性のメモリセルを複数有し、複数のメ
モリセルに同時にデータを書き込む不揮発性半導体記憶
装置のデータ書き込み方法であって、前記第１の閾値電
圧に設定される第１のメモリセルに、前記第１の閾値電
圧を設定した後、前記第２の閾値電圧に設定される第２
のメモリセルのゲート、および前記第３の閾値電圧に設
定される第３のメモリセルのゲートそれぞれに、第１の
書き込み電圧を与えて、前記第２、第３のメモリセルそ
れぞれの閾値電圧を、前記第１の閾値電圧から前記第２
の閾値電圧の方向にシフトさせ、前記第２のメモリセル
に第２の閾値電圧を設定した後、閾値電圧が前記第１の
閾値電圧から前記第２の閾値電圧の方向にシフトされ
た、前記第３の閾値電圧に設定される第３のメモリセル
のゲートに、第２の書き込み電圧を与えて、前記第３の
メモリセルに第３の閾値電圧を設定するものである。

【００２９】（１６）本発明の不揮発性半導体記憶装置
のデータ書き込み方法は、上記（１５）に記載した方法
であって、かつ前記第１、第２、第３のデータはそれぞ
れ、第１の基準電位、および第１の基準電位と異なるレ
ベルの第２の基準電位の少なくとも２つの基準電位によ
り区別され、前記第２の書き込み電圧は、前記第１の書
き込み電圧に対して、前記第２の閾値電圧と前記第３の
閾値電圧との差および前記第１の基準電位と前記第２の
基準電位との差のいずれかに応じた分、電圧が高められ
ているものである。

【００３０】（１７）本発明の不揮発性半導体記憶装置
のデータ書き込み方法は、上記（１５）、または（１
６）に記載した方法であって、かつ前記同時にデータが
書き込まれる複数のメモリセルに対する書き込みデータ
に、前記第２、第３のデータの少なくとも一方のデータ
が存在しない時、前記存在しないデータの書き込みを省
略するものである。

【００３１】（１８）本発明の不揮発性半導体記憶装置
は、第１のデータを第１の閾値電圧により記憶し、第２
のデータを前記第１の閾値電圧よりも高い第２の閾値電
圧により記憶し、第３のデータを前記第２の閾値電圧よ
りも高い第３の閾値電圧の、少なくとも３つの閾値電圧
により記憶する、データの書き換えが可能な不揮発性の
メモリセルが複数集積されたメモリセルアレイと、書き
込みデータに基づいて前記メモリセルアレイの列線に与
える電圧を制御し、前記書き込みデータを前記メモリセ
ルに書き込む、複数の書き込み回路と、前記複数の書き
込み回路に入力される書き込みデータそれぞれに対し
て、前記第２のデータか前記第３のデータかを検出し、
前記書き込みデータに前記第２のデータが一つでもある
時、前記第２のデータを書き込むために前記メモリセル
アレイの行線を第１の書き込み電圧とし、前記書き込み
データに前記第３のデータが一つでもある時、前記第３
のデータを書き込むために前記メモリセルアレイの行線
を第２の書き込み電圧とし、前記書き込みデータに前記
第２、第３のデータの少なくとも一方のデータが存在し
ない時、前記存在しないデータの書き込みを省略する制
御信号を出力する書き込み制御回路とを具備するもので
ある。

【００３２】（１９）本発明の不揮発性半導体記憶装置
は、上記（１８）に記載した不揮発性半導体記憶装置で
あって、かつ前記第１、第２、第３のデータはそれぞ
れ、第１の基準電位、および第１の基準電位と異なるレ
ベルの第２の基準電位の少なくとも２つの基準電位によ
り区別され、前記第２の書き込み電圧は、前記第１の書
き込み電圧に対して、前記第２の閾値電圧と前記第３の
閾値電圧との差および前記第１の基準電位と前記第２の
基準電位との差のいずれかに応じた分、電圧が高められ
ているものである。

【００３３】（２０）本発明の不揮発性半導体記憶装置
は、行線、及び列線を備え、マトリクス状に配置され、
各々がドレイン、ソース、浮遊ゲート及び制御ゲートを
有し、異なる量の電子を浮遊ゲートに蓄えることで複数
ビットのデータを記憶するメモリセルを有し、同一行の
前記メモリセルの制御ゲートが前記行線の一つに共通に
接続され、同一列の前記メモリセルのドレインが前記列
線の一つに共通に接続されるメモリセルアレイと、前記
浮遊ゲートに電荷を注入する前記メモリセルへのデータ
の書き込みのときに、前記記憶するデータに対応して、
前記ソースの電位を異ならせるソース電位設定手段とを
具備するものである。

【００３４】（２１）本発明の不揮発性半導体記憶装置
は、上記（２０）に記載した不揮発性半導体記憶装置で
あって、かつ前記ソース電位設定手段はドレインが前記
メモリセルのソースに接続され、ソースが基準電位に接
続されるトランジスタであり、前記データの書き込みの
ときに、前記記憶するデータに対応して抵抗値が変化す
るものである。

【００３５】（２２）本発明の不揮発性半導体記憶装置
は、上記（２０）に記載した不揮発性半導体記憶装置で
あって、かつ前記メモリセルに記憶される複数ビットデ
ータは、異なるアドレスのデータであるものである。

【００３６】（２３）本発明の不揮発性半導体記憶装置
は、上記（２０）に記載した不揮発性半導体記憶装置で
あって、かつ前記メモリセルに記憶される複数ビットの
データは、複数の出力ビットであるものである。

【００３７】（２４）本発明の不揮発性半導体記憶装置
は、上記（２０）に記載した不揮発性半導体記憶装置で
あって、かつ前記メモリセルに記憶される複数ビットの
データは、同一のアドレスを有するものである。

【００３８】（２５）本発明の不揮発性半導体記憶装置
は、上記（２０）に記載した不揮発性半導体記憶装置で
あって、かつ前記メモリセルアレイは複数個設けられる
ものである。

【００３９】（２６）本発明の不揮発性半導体記憶装置
は、上記（２５）に記載した不揮発性半導体記憶装置で
あって、かつ前記複数個のメモリセルアレイは、同一の
ビツト出力データであるものである。

【００４０】（２７）本発明の不揮発性半導体記憶装置
は、上記（２５）に記載した不揮発性半導体記憶装置で
あって、かつ前記複数のメモリセルアレイには同時にデ
ータが書き込まれるものである。

【００４１】（２８）本発明の不揮発性半導体記憶装置
は、ドレイン、ソース、浮遊ゲート及び制御ゲートを有
し、異なる量の電子を浮遊ゲートに蓄えることで複数ビ
ットのデータを記憶するメモリセルと、前記メモリセル
がマトリクス状に配置され、このマトリクス状に配置さ
れた同一行の前記メモリセルの制御ゲートが複数の行線
の一つに共通に接続され、同一列のメモリセルのドレイ
ンが複数の列線の一つに共通に接続され、前記メモリセ
ルのソースが共通に接続されて形成されたメモリセルブ
ロックを複数含むメモリセルアレイと、前記メモリセル
ブロック毎に設けられ、前記浮遊ゲートに電荷を注入す
る前記メモリセルへのデータの書込みのときに、前記記
憶するデータに対応して、前記ソースの電位を異ならせ
るソース電位設定手段とを具備するものである。

【００４２】（２９）本発明の不揮発性半導体記憶装置
は、上記（２８）に記載した不揮発性半導体記憶装置で
あって、かつ前記メモリセルに記憶される複数ビットの
データは、異なるアドレスのデータであるものである。

【００４３】（３０）本発明の不揮発性半導体記憶装置
は、上記（２８）に記載した不揮発性半導体記憶装置で
あって、かつ前記メモリセルに記憶される複数ビットの
データは、複数の出力ビットであるものである。

【００４４】（３１）本発明の不揮発性半導体記憶装置
は、上記（２８）に記載した不揮発性半導体記憶装置で
あって、かつ前記メモリセルアレイは複数個設けられる
ものである。

【００４５】（３２）本発明の不揮発性半導体記憶装置
は、上記（３１）に記載した不揮発性半導体記憶装置で
あって、かつ前記複数個のメモリセルアレイ同士の対応
するメモリセルブロックは、同一のビツト出力データで
あるものである。

【００４６】（３３）本発明の不揮発性半導体記憶装置
は、上記（２８）に記載した不揮発性半導体記憶装置で
あって、かつ前記メモリセルアレイ中の複数のメモリセ
ルブロックには同時にデータが書き込まれるものであ
る。

【００４７】（３４）本発明の不揮発性半導体記憶装置
は、行線、及び列線を備え、マトリクス状に配置され、
電荷蓄積部の電荷の量に対応して閾値殿圧を異ならせる
ことにより複数ビットのデータを記憶し、各々がドレイ
ン、ソース、前記電荷蓄積部及び制御ゲートを持つメモ
リセルを有し、同一行の前記メモリセルの前記制御ゲー
トは前記行線の一つに共通に接続され、同一列の前記メ
モリセルは前記列線の一つに共通に接続されたメモリセ
ルアレイと、同一の前記行線に接続されている少なくと
も２個の前記メモリセルに同時にデータを書き込み、前
記少なくとも２個のメモリセルに少なくとも２種類の異
なる閾値電圧を設定するときは、先ず低い方の閾値電圧
に対応する前記メモリセルに閾値電圧を設定し、この設
定後に、高い方の閾値電圧に対応する前記メモリセルに
閾値電圧を設定し、前記低い方の閾値電圧に対応するメ
モリセルの電荷蓄積部に電荷を注入するために前記対応
するメモリセルの電荷蓄積部に電荷を注入するときに、
前記高い方の閾値電圧に設定する前記メモリセルの電荷
蓄積部にも同時に電荷を注入するように制御するプログ
ラム手段とを具備するものである。

【００４８】（３５）本発明の不揮発性半導体記憶装置
は、上記（３４）に記載した不揮発性半導体記憶装置で
あって、かつ前記プログラム手段は、前記メモリセルへ
データを書き込む時に、書き込むデータに対応した電圧
を前記メモリセルの制御ゲートに供給するものである。

【００４９】（３６）本発明の不揮発性半導体記憶装置
は、上記（３４）、または（３５）に記載した不揮発性
半導体記憶装置であって、かつデータ消去手段をさらに
具備し、前記データ消去手段で前記メモリセルの記憶デ
ータを所定の値に設定した後、前記プログラム手段で前
記メモリセルに選択的にデータを書き込むものである。

【００５０】（３７）本発明の不揮発性半導体記憶装置
は、上記（３４）に記載した不揮発性半導体記憶装置で
あって、かつ前記プログラム手段は、低い方の閾値電圧
に対応する前記メモリセルに閾値電圧を設定するとき
は、第１の電圧を前記行線に供給し、前記低い方の閾値
電圧に設定する前記メモリセルの電荷蓄積部と前記高い
方の閾値電圧に設定する前記メモリセルの電荷蓄積部に
同時に電荷を注入し、前記低い方の閾値電圧に対応する
前記メモリセルの閾値電圧の設定後に、前記高い方の閾
値電圧に設定する前記メモリセルに閾値電圧を設定する
ときは、前記第１の電圧よりも電圧値が大きい第２の電
圧を前記行線に供給し、前記高い方の閾値電圧に設定す
る前記メモリセルの電荷蓄積部に電荷を注入し、前記高
い方の閾値電圧に対応する前記メモリセルに閾値電圧を
設定するものである。

【００５１】（３８）本発明の不揮発性半導体記憶装置
は、行線、及び列線を備え、マトリクス状に配置され、
電荷蓄積部の電荷の量に対応して閾値殿圧を異ならせる
ことにより複数ビットのデータを記憶し、各々がドレイ
ン、ソース、前記電荷蓄積部及び制御ゲートを持つメモ
リセルを有し、同一行の前記メモリセルの前記制御ゲー
トは前記行線の一つに共通に接続され、同一列の前記メ
モリセルは前記列線の一つに共通に接続されたメモリセ
ルアレイを複数含むメモリセルアレイ部と、複数の前記
メモリセルアレイに対応して設けられ、前記メモリセル
の記憶データを外部に出力するための出力回路と、前記
メモリセルへ書き込みデータに対応して、前記複数のメ
モリセルアレイ中の前記メモリセルに同時にデータを書
き込み、前記複数のメモリセルアレイ中の前記メモリセ
ルを少なくとも２種類の異なる閾値電圧を設定するとき
は、先ず低い方の閾値電圧に対応する前記メモリセルに
閾値電圧を設定し、この設定後に、高い方の閾値電圧に
対応する前記メモリセルに閾値電圧を設定し、前記低い
方の閾値電圧に対応するメモリセルに閾値電圧を設定す
るために前記対応するメモリセルの電荷蓄積部に電荷を
注入するときに、前記高い方の閾値電圧に設定する前記
メモリセルの電荷蓄積部にも同時に電荷を注入するよう
に制御するプログラム手段とを具備するものである。

【００５２】（３９）本発明の不揮発性半導体記憶装置
は、上記（３８）に記載した不揮発性半導体記憶装置で
あって、かつ前記複数のメモリセルアレイの対応する行
線同士は互いに接続されるものである。

【００５３】（４０）本発明の不揮発性半導体記憶装置
は、上記（３８）、または（３９）に記載した不揮発性
半導体記憶装置であって、かつ前記プログラム手段は、
前記メモリセルへデータを書き込むときに、書き込むデ
ータに対応した電圧を前記メモリセルの制御ゲートに供
給するものである。

【００５４】（４１）本発明の不揮発性半導体記憶装置
は、上記（３８）乃至（４０）のいずれかに記載した不
揮発性半導体記憶装置であって、かつ前記プログラム手
段は、低い方の閾値電圧に対応する前記メモリセルに閾
値電圧を設定するときは、第１の電圧を前記低い方の閾
値電圧に対応する前記メモリセルの前記制御ゲートと前
記高い方の閾値電圧に対応する前記メモリセルの前記制
御ゲートに供給し、前記低い方の閾値電圧に設定する前
記メモリセルの電荷蓄積部と前記高い方の閾値電圧に設
定する前記メモリセルの電荷蓄積部に同時に電荷を注入
し、前記低い方の閾値電圧に対応する前記メモリセルの
閾値電圧の設定後に、前記高い方の閾値電圧に対応する
前記メモリセルに閾値電圧を設定するときは、前記第１
の電圧よりも電圧値が大きい第２の電圧を前記高い方の
閾値電圧に対応する前記メモリセルの前記制御ゲートに
供給し、前記高い方の閾値電圧に設定する前記メモリセ
ルの電荷蓄積部に電荷を注入し、前記高い方の閾値電圧
に対応する前記メモリセルに閾値電圧を設定するもので
ある。

【００５５】（４２）本発明の不揮発性半導体記憶装置
は、上記（３８）乃至（４１）に記載した不揮発性半導
体記憶装置であって、かつデータ消去手段をさらに具備
し、前記データ消去手段で前記メモリセルの記憶データ
を所定の値に設定した後、前記プログラム手段で前記メ
モリセルに選択的にデータを書き込むものである。

【００５６】この発明によれば、選択されたメモリセル
での読み出し速度の違いをできるだけ、小さくできる不
揮発性半導体記憶装置、および不揮発性半導体記憶装置
の書き込みデータの検証方法、並びに複数種類の閾値電
圧により記憶されるデータを書き込むための書き込み時
間をできるだけ、短くできる不揮発性半導体記憶装置、
および不揮発性半導体記憶装置のデータの書き込み方法
が提供される。

【００５７】

【発明の実施の形態】

第１実施形態図１は第１の実施形態に係る不揮発性半導体記憶装置の
動作を示す波形図、図２は第１の実施形態に係る不揮発
性半導体記憶装置のデータ書き込み時のワード線電位の
変化を示す図、図３（Ａ）、（Ｂ）はそれぞれ第１の実
施形態に係る不揮発性半導体記憶装置の基準電位とビッ
ト線電位との関係を示す図、図４は不揮発性半導体記憶
装置の構成を概略的に示す構成図、図５は第１の実施形
態に係る不揮発性半導体記憶装置が有するセンスアンプ
を示す構成図、図６はセンスアンプの出力と記憶データ
との関係を示す図である。

【００５８】最初に、第１の実施形態に係るメモリの基
本構成を、図４〜図６を参照して説明する。

【００５９】図４に示すように、複数個のメモリセルＭ
Ｃがマトリックス状に配置された、メモリセルアレイ１
がある。メモリセルＭＣは各々、ドレインＤ、ソース
Ｓ、浮遊ゲートＦＧ、および制御ゲートＣＧを有する。
メモリセルＭＣのドレインＤはビット線（列線）ＢＬ
に、そのソースＳはソース線ＳＬに、その制御ゲートＣ
Ｇはワード線（行線）ＷＬに接続されている。浮遊ゲー
トＦＧは、例えば制御ゲートＣＧとチャネルとを絶縁す
るゲート絶縁膜中に形成される。メモリセルＭＣは、基
本的に絶縁ゲート型ＦＥＴであり、浮遊ゲートＦＧの帯
電状態に応じて、その閾値電圧を変化させる。メモリセ
ルＭＣは、データを、閾値電圧に対応させて記憶する。
図４に示すメモリセルアレイ１は、一般にＮＯＲ型と呼
ばれるているものである。ＮＯＲ型は、ビット線ＢＬと
ソース線ＳＬとの間に、メモリセルＭＣを一つずつ、パ
ラレルに接続していくことを基本として、複数のメモリ
セルＭＣを集積している。

【００６０】ワード線ＷＬは、メモリセルアレイ１の行
を選択するものである。その選択は、行デコーダ２によ
り行われる。行デコーダ２は、図示せぬ行アドレス信号
をデコードし、選択されるワード線ＷＬを決定する。

【００６１】ビット線ＢＬは、例えばデータの読み出し
時に、選択されたワード線ＷＬに電気的に接続されたメ
モリセルＭＣのデータを、メモリセルＭＣの外に、電気
的信号として伝えるものである。メモリセルアレイ１の
列の指定は、列デコーダ３により行われる。列デコーダ
３は、図示せぬ列アドレス信号をデコードし、読み出し
指定する列を決定する。指定された列に属するビット線
ＢＬは、メモリセルＭＣを、カラムセレクタ４を介し
て、読み出し系回路５に電気的に接続する。読み出し系
回路５に接続されたメモリセルＭＣは、読み出し系回路
５の出力ノード６の電位を、ビット線ＢＬを介して、変
化させる。出力ノード６の電位の変化量は、メモリセル
ＭＣの導通の状態、即ち、メモリセルＭＣが流し得るド
レイン電流の量に応じて変化する。ドレイン電流の量
は、メモリセルＭＣの閾値電圧に応じて変化する。

【００６２】この第１の実施形態では、メモリセルＭＣ
の閾値電圧を四通り設け、一つのメモリセルＭＣに、２
ビット分のデータを書き込めるようにしている。

【００６３】出力ノード６に出力された読み出しデータ
（ビット線電位）は、図５に示すセンスアンプ１１，１
２，１３それぞれに入力される。センスアンプ１１，１
２，１３には、互いにレベルの異なる基準電位１，２，
３が与えられている。センスアンプ１１，１２，１３は
それぞれ、ビット線電位と、基準電位１，２，３とを比
較する。これにより、ビット線電位が、図３（Ａ）に示
す基準電位（READ基準電位、VRFY基準電位）１，２，３
に対して、どこに位置しているかを識別する。センスア
ンプ１１，１２，１３はそれぞれ、ビット線電位に応じ
て、図６に示すように、四通りの組み合わせを持った出
力１，２，３を出力し、この出力１，２，３の論理によ
り、２ビット分のデータを識別する。

【００６４】第１の実施形態では、通常の読み出しの時
と、メモリセルへのデータの書き込み後、所定のデータ
が書き込まれたかどうかをチェックするためのベリファ
イ読み出しの時とで、基準電位１，２，３を、互いに変
えるようにしている。

【００６５】図３（Ａ）には、ベリファイ読み出しの時
の基準電位１，２，３が、“VRFY基準電位１，２，３”
として示されている。また、通常の読み出しの時の基準
電位１，２，３が、“READ基準電位１，２，３”として
示されている。

【００６６】図３（Ａ）に示すように、第１の実施形態
では、VRFY基準電位１が、READ基準電位１とREAD基準電
位２との中間の電位よりも、所定の値だけ低い電位に設
定される。これを式で表すと、次のようになる。

【００６７】［VRFY基準電位１］＝［（READ基準電位１
＋READ基準電位２） /２］−［α］ここで、αは所定の正の値 VRFY基準電位１と同様に、VRFY基準電位２は、READ基準
電位２とREAD基準電位３との中間の電位よりも、所定の
値だけ低い電位に設定される。また、VRFY基準電位３
は、READ基準電位３よりも所定の値だけ高い電位に設定
される。このように第１の実施形態では、各VRFY基準電
位１，２，３が、それぞれREAD基準電位１，２，３より
も高い電位に設定される。

【００６８】さらに第１の実施形態では、書き込み後の
ベリファイ読み出しの時の、読み出しデータの判定を、
データが外部に出力される、通常の時期よりも遅らせた
時期に、集積回路内部で、あるいはデータを外部に読み
出して行うようにしている。例えば図１に示すように、
通常の読み出しの時に、“０”のデータＤ１が外部に出
力された時刻ＴＯＤよりも遅い時刻ＴＪＤに、ベリファ
イ読み出し時の読み出しデータを判定するようにしてい
る。なお、図１では、データＤ１、Ｄ２が“０１”とな
る例を示している。この読み出しデータの判定は、図２
に示された書き込みサイクルの、“ストローブ”の時期
に行われる。

【００６９】このストローブの時期は、遅いほど良い。
これは、ストローブの時期は、遅いほど、判定されるデ
ータが、直流電流的に安定するためである。しかし、あ
まり遅くすると、全体の書き込み時間が長くかかる。こ
のため、メモリセルの書き込み特性との関係を考慮し
て、許容できる最適の値に設定すればよい。例えば時刻
ＴＯＤから、データを判定する時刻ＴＪＤまでの時間
は、メモリセルの書き込み特性に応じて比較的長めに設
定されたり、あるいはメモリセルの書き込み特性が優れ
ていれば、あるいは向上すればそれに応じて短縮したり
することも可能である。

【００７０】現状において、時刻ＴＪＤの好ましい一例
を挙げるならば、メモリセルが選択された時刻ＴＭＳＬ
から、例えば１μｓｅｃ後である。これに対して、時刻
ＴＭＳＬから、時刻ＴＯＤまでは、例えば１００ｎｓｅ
ｃ後である。このように、時刻ＴＯＤから、時刻ＴＪＤ
までの時間は、現状、９００ｎｓｅｃが好ましい値であ
る。

【００７１】第１の実施形態に係る不揮発性半導体記憶
装置によれば、書き込み後のベリファイ読み出しの時の
読み出しデータの判定を、データが外部に出力される、
通常の時期よりも遅らせた時期に、集積回路内部で、あ
るいはデータを外部に読み出して行う。このため、上記
読み出しデータの判定を、読み出しデータが直流電流的
に、ある程度安定した時期に行うことができる。読み出
しデータが直流電流的に安定した時期に、読み出しデー
タの判定を行うことで、ビット線電位と基準電位とに、
わずかでも差がついた時点、即ち、ビット線電位が、基
準電位をわずかに上回った時点において、データを判定
できる。よって、図３（Ｂ）に示すように、ビット線電
位のばらつき“ｒ”は、従来のばらつき“ｒ”に比べて
小さくなり、選択されたメモリセルでの読み出し速度の
ばらつきを、できるだけ小さくすることができる。

【００７２】読み出し速度のばらつきが小さい、第１の
実施形態に係る不揮発性半導体記憶装置では、例えば不
揮発性半導体記憶装置の読み出し速度の期待値未達等に
よる特性不良が減り、歩留りが向上する。さらに、読み
出し速度のばらつきが小さいことは、最も遅いセルの読
み出し速度が上がっていることを意味するので、読み出
し速度の、さらなる高速化が促進される等の効果を得る
ことができる。

【００７３】なお、第１の実施形態において、一回の書
き込み時間、例えば図２に示す書き込みパルス幅φｐを
できるだけ小さくし、少しずつ書き込みを行うようにす
れば、各メモリセルにおけるビット線の電位のばらつき
“ｒ”は、さらに小さくすることができる。

【００７４】第２実施形態第１の実施形態において、所望のデータが書き込めたか
どうかの判定を、集積回路チップの外部で行う場合は、
電源ノイズについても、考慮されることが望ましい。第
１の実施形態では、ベリファイ読み出しの時には、ビッ
ト線電位のばらつき“ｒ”をできるだけ小さくするため
に、ビット線電位が、基準電位よりもわずかに大きくな
った時に、データを判定する。このことは、ビット線電
位と、基準電位との差が、極めて小さくなることを意味
する。

【００７５】データが、外部に出力された時、集積回路
内部の電源線には、出力バッファからの充放電電流が流
れ込む。内部の電源線に充放電電流が流れ込むと、集積
回路の内部の電源電圧が変動する。内部の電源電圧が変
動すると、ビット線電位と基準電位とが変化し、例えば
ビット線電位が、基準電位よりも小さくなるように変動
してしまうおそれがある。

【００７６】もし、内部の電源電圧の変動によって、ビ
ット線電位が基準電位よりも小さくなるように変動すれ
ば、真には所望のデータが書き込まれていたとしても、
書き込まれていないと判断され、書き込みが繰り返され
る。このような書き込みは、余分な書き込みを、メモリ
セルに与える動作である。このため、第１の実施形態に
より、小さくされたビット線電位のばらつき“ｒ”は、
再び大きくなってしまう可能性がある。

【００７７】このような事情に鑑み、第２の実施形態
は、データを外部に出力して、ベリファイ読み出しの判
定を行う時、電源電圧が、データ出力の時に大きく変化
しないようにしたものである。

【００７８】このため、第２の実施形態では、データを
外部に出力する時、出力データの変化を緩やかにする。
即ち、通常の読み出しの時には、データを急激に出力バ
ッファから外部に出力して、高速なデータ読み出しの維
持につとめる一方で、ベリファイ読み出しの時には、デ
ータを緩やかに出力バッファから外部に出力する。これ
により、ベリファイ読み出し時の、集積回路の内部の電
源変動を小さくすることができる。

【００７９】図７はこの発明の第２の実施形態に係る不
揮発性半導体記憶装置が有する出力バッファを示す図、
図８は図７に示す出力バッファの回路図、図９は図８に
示す出力バッファに入力される信号のレベルを各モード
毎に示す図、図１０（Ａ）〜（Ｄ）はそれぞれこの発明
の第２の実施形態に係る不揮発性半導体記憶装置のデー
タ出力時の出力波形を示す波形図である。

【００８０】以下、第２の実施形態を、２ビットの出力
バッファを例にとり説明する。

【００８１】図７に示すように、例えばパッケージ２０
によりパッケージされた、不揮発性半導体記憶装置チッ
プ２１がある。チップ２１には、出力バッファ２２がそ
れぞれ、データＤ１、Ｄ２毎に設けられている。出力バ
ッファ２２は、検知データ（内部Ｄ１、Ｄ２）を受け、
ベリファイ信号ＶＲ、 /ＶＲ（先頭の“ /”は反転信号
を示す、いわゆる“バー”である）、出力イネーブル信
号ＯＥ、 /ＯＥ（先頭の“ /”は反転信号を示す、いわ
ゆる“バー”である）に従って、検知データを、パッド
２３を介して、集積回路チップ２０の外部に出力する。
ここで、検知データは、図５に示したセンスアンプ１
１，１２，１３からの出力１，２，３のレベルを、図示
せぬ論理回路によって、データＤ１、Ｄ２に置換したも
のである。なお、第２の実施形態では、データＤ１、Ｄ
２のうち、出力バッファ２２へ入力されるまでを“内部
Ｄ１”、“内部Ｄ２”と称し、出力バッファ２２から出
力された後を“Ｄ１”、“Ｄ２”と称している。

【００８２】次に、その出力バッファの一回路例を、図
８、図９を参照して説明する。

【００８３】図８に示す出力バッファ２２の一回路例に
おいては、図９に示すように、通常の読み出し時、信号
ＯＥは“１”、その反転信号 /ＯＥは“０”にされる。
また、信号ＶＲは“０”、その反転信号 /ＶＲは“１”
にされる。このため、図８に示すＰチャネル型ＭＯＳＦ
ＥＴ（以下、ＰＭＯＳ）３３、及びＮチャネル型ＭＯＳ
ＦＥＴ（以下、ＮＭＯＳ）４１はオフし、ＮＭＯＳ３
５，３８，ＰＭＯＳ３９，４２はオンする。

【００８４】今、検知データが“１”ならば、ＮＭＯＳ
３４，３７はオンし、ＰＭＯＳ３６はオフする。このた
め、ＮＭＯＳ３４，３５およびＮＭＯＳ３７，３８によ
って、ＰＭＯＳ３１のゲートが“０”レベルに放電さ
れ、ＰＭＯＳ３１がオンし、外部に“１”のデータが出
力される。また、ＮＭＯＳ４４がオンし、ＰＭＯＳ４
０，４３がオフするので、ＮＭＯＳ３２のゲートも
“０”レベルに放電され、ＮＭＯＳ３２がオフする。

【００８５】このように、図８に示す出力バッファ２２
では、通常の読み出し時、検知データが“１”レベルの
時には、ＰＭＯＳ３１のゲートが、ＮＭＯＳ３４，３
５、およびＮＭＯＳ３７，３８の二つの電流経路によ
り、“０”レベルに放電される。このため、ＰＭＯＳ３
１のゲートは、急速に“０”レベルになる。よって、図
１０（Ａ）に示すように、出力バッファ２２は、そのＰ
ＭＯＳ３１を通して、外部出力端子、例えば図７に示す
アウターリード端子２４を、急速に充電する。

【００８６】また、検知データが“０”レベルの時に
は、ＮＭＯＳ３４，３７はオフし、ＰＭＯＳ３６はオン
する。このため、ＰＭＯＳ３６によって、ＰＭＯＳ３１
のゲートが“１”レベルに充電され、ＰＭＯＳ３１はオ
フする。また、ＮＭＯＳ４４がオフし、ＰＭＯＳ４０，
４３がオンするので、ＮＭＯＳ３２のゲートも“１”レ
ベルに充電され、ＮＭＯＳ３２はオンする。

【００８７】このように、通常の読み出し時、検知デー
タが“０”レベルの時には、ＮＭＯＳ３２のゲートが、
ＰＭＯＳ３９，４０、およびＰＭＯＳ４２，４３の二つ
の電流経路により、急速に“１”レベルに充電されるた
め、ＮＭＯＳ３２のゲートは、急速に“１”レベルにな
る。よって、図１０（Ｂ）に示すように、出力バッファ
２２は、ＮＭＯＳ３２を通して、リード端子２４を、急
速に放電する。

【００８８】一方、ベリファイ読み出しの時には、信号
ＯＥは“１”のまま、信号 /ＯＥは“０”のままである
が、信号ＶＲは“１”に、信号 /ＶＲは“０”にされ
る。よって、ＰＭＯＳ３３，ＮＭＯＳ４１、ＮＭＯＳ３
８，ＰＭＯＳ４２はそれぞれオフし、ＮＭＯＳ３５，Ｐ
ＭＯＳ３９はオンする。

【００８９】ベリファイ読み出しにおいて、検知データ
が“１”レベルならば、ＮＭＯＳ３４，３７はオンし、
ＰＭＯＳ３６はオフする。この時、ＮＭＯＳ３８がオフ
のため、ＮＭＯＳ３４，３５によって、ＰＭＯＳ３１の
ゲートが“０”レベルに放電され、ＰＭＯＳ３１がオン
し、外部に“１”レベルのデータが出力される。

【００９０】このように、ベリファイ読み出しの時、検
知データが“１”レベルの時には、通常の読み出しの時
と異なり、ＰＭＯＳ３１のゲートが、ＮＭＯＳ３４，３
５の一つの電流経路でしか“０”レベルに放電されな
い。このため、ＰＭＯＳ３１のゲートは、ゆっくりと
“０”レベルに放電されていき、ＰＭＯＳ３１の導通抵
抗が徐々に小さくなる。よって、図１０（Ｃ）に示すよ
うに、ＰＭＯＳ３１を通して、リード端子２４が、ゆっ
くりと充電されることになる。

【００９１】また、検知データが“０”レベルの時に
は、ＮＭＯＳ４４がオフし、ＰＭＯＳ４０，４３がオン
するが、ＰＭＯＳ４２がオフなので、ＰＭＯＳ３９，４
０を通して、ＮＭＯＳ３２のゲートが“１”レベルに充
電される。

【００９２】このように、ベリファイ読み出しの時、検
知データが“０”レベルの時にも、通常の読み出しの時
と異なり、ＮＭＯＳ３２のゲートが、ＰＭＯＳ３９，４
０の一つの電流経路でしか、“１”レベルに充電され
ず、ＮＭＯＳ３２のゲートは、徐々に“１”レベルにな
る。よって、図１０（Ｄ）に示すように、ＮＭＯＳ３２
を通して、リード端子２４が、徐々に放電されることに
なる。

【００９３】このような第２の実施形態では、データを
外部に出力するためのトランジスタのゲートの充電、あ
るいは放電が、通常の読み出しの時よりも、ベリファイ
読み出しの時の方が遅くなるようにしている。これによ
り、出力バッファ２２は、通常の読み出しの時よりも、
ベリファイ読み出しの時の方が、リード端子２４の充放
電をゆっくりと行うようになり、リード端子２４の充放
電時の、電源線Ｖｓ、Ｖｃに流れ込む電流の変化を、通
常読み出し時よりも小さくできる。よって、ベリファイ
読み出し時に、集積回路の内部の電源電圧変動が小さく
なり、たとえビット線電位と基準電位との電位差が小さ
くても、図５に示したような、センスアンプ１１，１
２、１３は、データを正確に検出することができる。

【００９４】第３実施形態第１、第２の実施形態において、メモリセルにデータを
書き込む時には、メモリセルの制御ゲートに、所定の書
き込み電圧Ｖｐｐを印加する。この電圧Ｖｐｐは、“０
１”のデータ、“１０”のデータ、“１１”のデータの
いずれを書き込む時にも、一定の値である。

【００９５】これに対し、第３の実施形態は、メモリセ
ルにデータを書き込む時に、メモリセルの制御ゲートに
印加する電圧の値を、書き込むべきデータに応じて、変
えるようにしたものである。

【００９６】第３の実施形態を説明する前に、図１１を
参照して、メモリセルへのデータの書き込み、およびデ
ータの消去について説明する。

【００９７】図１１（Ａ）は、オフセットゲート部が無
いタイプのメモリセルの断面の模式図、図１１（Ｂ）
は、オフセットゲート部が有るタイプのメモリセルの断
面の模式図である。

【００９８】メモリセルから、データを消去する時に
は、ワード線に接続される制御ゲートＣＧの電位を０Ｖ
とし、同図（Ａ）に示すセルでは、ドレインＤ、あるい
はソースＳのいずれかに高い電圧を与え、同図（Ｂ）に
示すセルでは、ドレインＤに高い電圧を与える。これに
より、電子を、浮遊ゲートＦＧから放出させる。

【００９９】このような消去の時、同図（Ａ）に示すセ
ルでは、メモリトランジスタ部ＭＴの閾値電圧が、負の
値にならないようにしなければならず、制御が複雑にな
る。メモリトランジスタ部ＭＴは、制御ゲートＣＧが、
浮遊ゲートＦＧを介して、チャネルＣＨに容量結合する
部分である。

【０１００】これに対して、同図（Ｂ）に示すセルで
は、オフセットゲート部ＯＧを持つため、メモリトラン
ジスタ部ＭＴの閾値電圧は、負の値になってもよく、同
図（Ａ）に示すセルよりも、消去時の制御が簡単になる
という利点を有している。オフセットゲート部ＯＧは、
メモリトランジスタ部ＭＴと異なり、制御ゲートＣＧ
が、浮遊ゲートＦＧを介さずに、チャネルＣＨに容量結
合する部分である。

【０１０１】しかし、セルの微細化の容易さは、同図
（Ａ）に示すセルのほうが、例えばオフセットゲート部
“ＯＧ”を形成せずに済む分、同図（Ｂ）に示すセルよ
りも小さくでき、優れている。

【０１０２】これらのような利点を有した、図１１
（Ａ）、（Ｂ）に示すセルのいずれにおいても、閾値電
圧が、最も低くなる状態は、データを消去した時の状態
である。

【０１０３】セルの閾値電圧と記憶データとの関係を図
１２に示す。

【０１０４】図１２に示すように、データを消去した時
の状態、即ち、最も低い閾値電圧Ｖｔｈ１が“００”の
データを記憶した状態に対応する。

【０１０５】メモリセルに、“０１”、“１０”、“１
１”のデータを書き込む時には、図１１（Ａ）、（Ｂ）
に示すセルのいずれにおいても、ドレインＤ、および制
御ゲートＣＧにそれぞれ所定の電圧を与え、ソースＳを
０Ｖとする。これにより、チャネルＣＨに電流が流れ、
浮遊ゲートＦＧに電子が注入される。この電子の注入
を、それぞれ対応した閾値電圧Ｖｔｈ２、Ｖｔｈ３、Ｖ
ｔｈ４となるまで行う。

【０１０６】第３の実施形態においては、“０１”、
“１０”、“１１”のデータを書き込む時、図１３に示
すように、設定したい、閾値電圧の値Ｖｔｈ２、Ｖｔｈ
３、Ｖｔｈ４に応じて、少なくとも制御ゲートＣＧに供
給する電圧の値を“Ｖｐｐ１”、“Ｖｐｐ２”、“Ｖｐ
ｐ３”というように変化させる。

【０１０７】即ち、メモリセルの閾値電圧を、２番目に
低い閾値電圧Ｖｔｈ２に設定する時には、メモリセルの
制御ゲートＣＧに、最も低い書き込み電圧Ｖｐｐ１を供
給して、浮遊ゲートＦＧに電子を注入する。電子を注入
した後、第１の実施形態で説明したように、チェックの
ためのベリファイ読み出しを行う。この注入と、ベリフ
ァイ読み出しとを、所定の値、即ち、メモリセルの閾値
電圧がＶｔｈ２となるまで、繰り返し行う。同様に、メ
モリセルの閾値電圧を、３番目に低い閾値電圧Ｖｔｈ３
に設定する時には、メモリセルの制御ゲートＣＧに、２
番目に低い書き込み電圧Ｖｐｐ２を供給して、浮遊ゲー
トＦＧに電子を注入する。同様に、メモリセルの閾値電
圧を、最も高い閾値電圧Ｖｔｈ４に設定する時には、メ
モリセルの制御ゲートＣＧに、最も高い書き込み電圧Ｖ
ｐｐ３を供給して、浮遊ゲートＦＧに電子を注入する。

【０１０８】第３の実施形態のように、制御ゲートＣＧ
に供給する電圧を、閾値電圧Ｖｔｈ２、Ｖｔｈ３、Ｖｔ
ｈ４に応じて変化させる時、その変化の量は、書き込み
終了後の閾値電圧に対応させると良い。以下、この根拠
を説明する。

【０１０９】メモリセルのチャネルＣＨを制御する、言
い換えればメモリセルのオン /オフを制御するのは、実
質的に浮遊ゲートＦＧの電位である。閾値電圧が異なっ
ていても、メモリセルがオンする時の浮遊ゲートＦＧの
電位は、同じ電位である。

【０１１０】メモリセルがオンする時、例えば閾値電圧
がＶｔｈ１のメモリセルは、制御ゲートＣＧに電圧Ｖｔ
ｈ１を与えた時にオンする。同様に、閾値電圧Ｖｔｈ２
のメモリセルは、制御ゲートＣＧに電圧Ｖｔｈ２を与え
た時にオンする。これは、閾値電圧Ｖｔｈ１のメモリセ
ルの制御ゲートＣＧに電圧Ｖｔｈ１を与えた時、および
閾値電圧Ｖｔｈ２のメモリセルの制御ゲートＣＧに電圧
Ｖｔｈ２を与えた時のいずれにおいても、浮遊ゲートＦ
Ｇの電位は同じとなることを意味している。

【０１１１】また、浮遊ゲートＦＧは、制御ゲートＣＧ
に容量結合する。このため、浮遊ゲートＦＧの電位が中
性の状態にあるとすれば、浮遊ゲートＦＧの電位は、制
御ゲートＣＧの電位の関数になる。ここで、ドレイン
Ｄ、ソースＳをそれぞれ０Ｖ、制御ゲートＣＧの電位を
ＶＣＧと仮定する。このとき、浮遊ゲートＦＧの電位を
ＶＦＧと置けば、制御ゲートＣＧとの容量結合によって
決まる浮遊ゲートＦＧの電位ＶＦＧは、次式で表わされ
る。

【０１１２】ＶＦＧ＝β×ＶＣＧここで、βは０と１との間の任意の数値メモリセルがオンする時の浮遊ゲートＦＧの電位は、メ
モリセルの閾値電圧によらず、一定である。

【０１１３】今、閾値電圧がＶｔｈ２のメモリセルにつ
いて考えると、制御ゲートＣＧに電圧Ｖｔｈ２の電圧を
印加した時にオンする。注入されている電子によって、
負の方向に下げられた浮遊ゲートＦＧの電位を“Ｖ２”
とし、制御ゲートＣＧにＶｔｈ２の電圧を印加した時の
浮遊ゲートＦＧの電位を“ＶＦＧ２”とすると、電位Ｖ
ＦＧ２は、下記の（１）式により表すことができる。

【０１１４】［ＶＦＧ２］＝［Ｖｔｈ２×β−Ｖ２］ … （１）さらに、このメモリセルの制御ゲートＣＧにＶｔｈ３の
電圧を与えた時の浮遊ゲートＦＧの電位を“ＶＦＧ２
３”とする。この電位“ＶＦＧ２３”は、下記の（２）
式により表される。

【０１１５】［ＶＦＧ２３］＝［Ｖｔｈ３×β−Ｖ２］ … （２）また、閾値電圧がＶｔｈ３のメモリセルでは、注入され
ている電子によって負の方向に下げられた浮遊ゲートＦ
Ｇの電位を“Ｖ３”とし、制御ゲートＣＧにＶｔｈ３の
電圧を印加した時の浮遊ゲートＦＧの電位を“ＶＦＧ
３”とすると、電位ＶＦＧ３は、下記の（３）式により
表すことができる。

【０１１６】［ＶＦＧ３］＝［Ｖｔｈ３×β−Ｖ３］ … （３）即ち、閾値電圧Ｖｔｈ２のメモリセルは、浮遊ゲートＦ
Ｇの電位が（１）式に示す“ＶＦＧ２”の時にオンし、
閾値電圧Ｖｔｈ３のメモリセルは、浮遊ゲートＦＧの電
位が（３）式に示す“ＶＦＧ３”の時にオンするので、
（１）式と（３）式とは互いに等しく、下記の（４）式
が成立する。

【０１１７】［Ｖｔｈ３×β−Ｖ３］＝［Ｖｔｈ２×β−Ｖ２］ … （４）閾値電圧がＶｔｈ３のメモリセルの方が、閾値電圧がＶ
ｔｈ２のメモリセルよりも、電子の注入量は多いので、
電子の注入量による差は、下記の（５）式のようにな
る。

【０１１８】［Ｖ３−Ｖ２］＝［（Ｖｔｈ３×β）−（Ｖｔｈ２×β）］＝［β（Ｖｔｈ３−Ｖｔｈ２）］ … （５）メモリセルを、Ｖｔｈ２の閾値電圧に設定するために、
制御ゲートＣＧに電圧Ｖｐｐ１を与えて書き込みを行
い、書き込みが終わった時の電圧Ｖｐｐ１を与えた状態
での浮遊ゲートの電位を“ＶＦＧ２Ｐ”とすると、この
電位ＶＦＧ２Ｐは、下記の（６）式のようになる。

【０１１９】［ＶＦＧ２Ｐ］＝［Ｖｐｐ１×β−Ｖ２］ … （６）電子は、浮遊ゲートＦＧの正の電位に引かれ、これに注
入されるので、浮遊ゲートＦＧへの電子の注入は、浮遊
ゲートＦＧの電位の大小に依存する。メモリセルの閾値
電圧をＶｔｈ３に設定する時、制御ゲートＣＧに電圧Ｖ
ｐｐ２を与えて、電子の注入が完了した時の浮遊ゲート
ＦＧの電位を、メモリセルの閾値電圧をＶｔｈ２に設定
した時に、注入が完了した時の浮遊ゲートＦＧの電位と
同一の電位にするには、上記（６）式を利用して、下記
の（７）式を満足すれば良い。

【０１２０】［Ｖｐｐ２×β−Ｖ３］＝ＶＦＧ２Ｐ＝［Ｖｐｐ１×β−Ｖ２］ …（７）上記（７）式を満たす電圧Ｖｐｐ２は、上記（７）式を
変形して、下記の（８）式により与えられる。

【０１２１】Ｖｐｐ２＝［Ｖｐｐ１＋｛（Ｖ３−Ｖ２） /β｝］ … （８）即ち、電圧Ｖｐｐ２を、電圧Ｖｐｐ１よりも、｛（Ｖ３
−Ｖ２） /β｝だけ高い電圧に設定すれば良い。上記
（５）式より、（Ｖ３−Ｖ２）は、［β（Ｖｔｈ３−Ｖ
ｔｈ２）］であるから、これを、（８）式に代入すれ
ば、下記の（９）式が得られる。

【０１２２】Ｖｐｐ２＝Ｖｐｐ１＋（Ｖｔｈ３−Ｖｔｈ２） … （９）この（９）式に示されるように、設定したい、閾値電圧
の差の分だけ、高い電圧を供給すれば良いことがわか
る。

【０１２３】メモリセルの閾値電圧をＶｔｈ４に設定す
る時も同様に、メモリセルの制御ゲートＣＧに与える電
圧Ｖｐｐ３は、メモリセルの閾値電圧Ｖｔｈ２に設定し
た時に与えた電圧Ｖｐｐ１よりも、閾値電圧Ｖｔｈ４か
ら、閾値電圧Ｖｔｈ２を減算した値だけ、高い電圧に設
定すれば良い。

【０１２４】このように、第３の実施形態では、書き込
むデータに対応して、書き込み用の電圧を変化させてい
るので、書き込み完了後の浮遊ゲートＦＧの電位状態を
等しくでき、電子を浮遊ゲートＦＧへ注入する時、浮遊
ゲートＦＧとチャネルＣＨとの電位差を、書き込みデー
タの値によらず等しくできる、という利点を得ることが
できる。

【０１２５】また、第３の実施形態では、設定すべき閾
値電圧の差の分だけ、大きな電圧を供給するようにした
が、これは、設定すべき閾値電圧に対応した基準電位の
差の分だけ、高い電圧を供給するようにしても良い。例
えば図３（Ａ）に示すビット線電位３の“１０”のデー
タを書き込む時には、ビット線電位２の“０１”のデー
タを書き込んだ時に制御ゲートＣＧに与えた電圧より
も、VRFY基準電位２とVRFY基準電位１との差の分だけ、
あるいはREAD基準電位２とREAD基準電位１との差の分だ
け、高い電圧を与えるようにしても良い。

【０１２６】次に、第３実施形態に係る不揮発性半導体
記憶装置の構成を説明する。第１、第２実施形態では、
図４に示したように、メモリセルＭＣをマトリックス状
に配置して、１つのメモリセルＭＣに、複数ビット分の
データを記憶するようにしたものである。

【０１２７】１つのワード線（行線）ＷＬに接続され
た、一つのメモリセルＭＣにデータを書き込む時には、
図４に示す構成を持つメモリセルアレイ１を複数個配置
し、ワード線（行線）ＷＬを、複数個のメモリセルアレ
イ１で共通に接続した構成とすることもできる。そのよ
うな構成を、図１４に示す。

【０１２８】図１４は、第３の実施形態に係る不揮発性
半導体記憶装置の構成を概略的に示す構成図である。

【０１２９】図１４に示すように、４つのメモリセルア
レイ１−１〜１−４が設けられている。ワード線ＷＬ
１、ＷＬ２、…は、４つのメモリセルアレイ１−１〜１
−４で、互いに共通となっている。カラムセレクタ４
（４−１〜４−４）は、メモリセルアレイ１−１〜１−
４毎に、合計４つ設けられている。読み出し系回路５
（５−１〜５−４）、および書き込み系回路７（７−１
〜７−４）についても同様に、メモリセルアレイ１−１
〜１−４毎に、合計４つ設けられている。

【０１３０】図１４に示すような構成では、データが書
き込まれるメモリセルＭＣが、１つワード線（行線）Ｗ
Ｌに、複数個存在することになる。例えば図１４に示す
例では、ワード線ＷＬ１が選択された時、ワード線ＷＬ
１に制御ゲートを接続し、ドレインを、同一のカラム選
択信号により指定されるビット線ＢＬ１１、ＢＬ１２、
ＢＬ１３、ＢＬ１４にドレインを接続したメモリセルＭ
Ｃ１１１、メモリセルＭＣ１１２、メモリセルＭＣ１１
３、メモリセルＭＣ１１４に、データが書き込まれる。

【０１３１】このように、１つワード線ＷＬに、データ
が書き込まれるメモリセルＭＣが複数個存在する第３の
実施形態では、２番目に低い閾値電圧Ｖｔｈ２に設定さ
れるデータ“０１”から書き込みを始め、順次閾値電圧
が高くなるように、３番目に低い閾値電圧Ｖｔｈ３に設
定されるデータ“１０”、最も高い閾値電圧Ｖｔｈ４に
設定されるデータ“１１”の順に書き込んでいく。

【０１３２】さらに、第３の実施形態では、例えば図１
４に示すメモリセルＭＣ１１２に、データ“０１”を書
き込むため、メモリセルＭＣ１１２の浮遊ゲートＦＧに
電子を注入している時、データ“１０”を書き込むメモ
リセルＭＣ１１３の浮遊ゲートＦＧ、データ“１１”を
書き込むメモリセルＭＣ１１４の浮遊ゲートＦＧそれぞ
れにも、電子を注入し、これらの閾値電圧を高めるよう
にしている。このため、書き込み電圧は、ビット線ＢＬ
１２だけでなく、ビット線ＢＬ１３、ビット線ＢＬ１４
にも供給し、各メモリセルＭＣ１１２〜ＭＣ１１４のド
レインに、それぞれ書き込み電圧を与える。これを、図
１５に示す。

【０１３３】図１５は、第３の実施形態に係る書き込み
時におけるメモリセルのドレイン電位、およびワード線
電位の変化を示す波形図である。

【０１３４】図１５に示すように、データ“０１”を書
き込む、即ち、閾値電圧をＶｔｈ２に設定する時には、
ワード線ＷＬ１に、電圧Ｖｐｐ１を供給するとともに、
メモリセルＭＣ１１２〜ＭＣ１１４のドレインに、所定
の書き込み電圧、例えば電圧Ｖｃを与える。なお、デー
タ“０１”を書き込む時のベリファイ読み出しは、メモ
リセルＭＣ１１２のみで行われてもよく、メモリセルＭ
Ｃ１１２、メモリセルＭＣ１１３、メモリセルＭＣ１１
４の３つで行われても良い。

【０１３５】データ“０１”の書き込みが完了した後、
図１５に示すように、データ“１０”の書き込みを行
う。データ“１０”を書き込む時には、ワード線ＷＬ１
に、電圧Ｖｐｐ２を供給するとともに、データ“１０”
が書き込まれるメモリセルＭＣ１１３のドレイン、およ
びデータ“１１”が書き込まれるメモリセルＭＣ１１４
のドレインに、書き込み電圧を与える。なお、データ
“０１”が書き込まれたメモリセルＭＣ１１２のドレイ
ンには、書き込み電圧を与えないようにしておく。

【０１３６】データ“１０”の書き込みが完了した後、
データ“１１”の書き込みを行う。データ“１１”を書
き込む時には、ワード線ＷＬ１に、電圧Ｖｐｐ３を供給
するとともに、データ“１１”が書き込まれるメモリセ
ルＭＣ１１４のドレインに書き込み電圧を与える。な
お、データ“０１”が書き込まれたメモリセルＭＣ１１
２、データ“１０”が書き込まれたメモリセルＭＣ１１
３それぞれのドレインには、書き込み電圧を与えないよ
うにしておく。

【０１３７】行デコーダは上述した３つの書き込み電圧
Ｖｐｐ１、Ｖｐｐ２、Ｖｐｐ３を発生する電圧発生器
と、これらの３つの電圧のいずれかを選択したワード線
に印加するデコーダからなる。

【０１３８】このように、第３の実施形態によれば、デ
ータ“０１”、“１０”、“１１”それぞれに応じた閾
値電圧の設定を、閾値電圧の低い方から順に設定しする
とともに、閾値電圧を低く設定するメモリセルの浮遊ゲ
ートに電子を注入している時に、閾値電圧が、それより
も高く設定されるメモリセルの浮遊ゲートにも電子を注
入するようにしている。このため、データ“０１”、
“１０”、“１１”を、個別に書き込む場合に比べ、書
き込み時間を短縮することができる。

【０１３９】また、同一のワード線ＷＬに接続された複
数個のメモリセルＭＣそれぞれに同じデータを書き込む
時、例えばメモリセルＭＣ１１２〜ＭＣ１１４それぞれ
にデータ“１０”を書き込む時には、ワード線ＷＬ１
に、対応した書き込み電圧、即ち電圧Ｖｐｐ２のみを供
給すればよい。

【０１４０】この第３の実施形態は、設定すべき閾値電
圧に対応させて、ワード線の電圧を変化させる書き込み
方式に限って適用されるものではなく、例えば図１６に
示すように、ワード線の電圧を変化させない書き込み方
式にも、適用することができる。

【０１４１】図１６は、第３の実施形態の変形例に係る
書き込み時におけるメモリセルのドレイン電位、および
ワード線電位の変化を示す波形図である。なお、図１６
に示す波形は、図１５に示す波形に対応されて描かれて
いる。

【０１４２】図１６に示すように、メモリセルへの書き
込みの時に、設定すべき閾値電圧に対応させて制御ゲー
トに供給する電圧を変化させないで、一定の電圧とする
時にも、データは、２番目に低い閾値電圧Ｖｔｈ２に設
定されるメモリセルＭＣ１１２から書き込んでいく。こ
の時、図１５に示した波形と同様に、３番目に低い閾値
電圧Ｖｔｈ３に設定されるメモリセルＭＣ１１３、最も
高い閾値電圧Ｖｔｈ４に設定されるメモリセルＭＣ１１
４にも、ドレインに所定の書き込み電圧を供給し、浮遊
ゲートに電子を注入する。同様に、３番目に低い閾値電
圧Ｖｔｈ３に設定する時にも、最も高い閾値電圧Ｖｔｈ
４に設定されるメモリセルＭＣ１１４のドレインに所定
の書き込み電圧を供給し、浮遊ゲートに電子を注入す
る。

【０１４３】このような、変形例においても、図１５を
参照して説明した書き込みと、同様な効果を得ることが
できる。

【０１４４】メモリセルに書き込まれる２ビット分のデ
ータ、即ち“Ｄ１”、“Ｄ２”がそれぞれ、“０”、
“１”であるのか、“１”、“０”であるのか、
“１”、“１”であるのかは、例えば図１７に示すよう
な回路により検出される。

【０１４５】図１７は、第３の実施形態に係る不揮発性
半導体記憶装置が有するデータの種類を検出する検出回
路の回路図である。

【０１４６】図１７に示すように、検出回路５１には、
３つのＮＯＲゲート回路６１、６２、６３が設けられて
いる。

【０１４７】検出回路５１に入力されるデータＤ１が
“０”、データＤ２が“１”の時、検出回路５１内のＮ
ＯＲゲート回路６１の二つの入力がともに“０”になる
ので、その出力信号Ｓ０１は、“１”にされる。この
時、他のＮＯＲゲート回路６２，６３では、二つの入力
のうち、少なくとも一方の入力が“１”になるので、そ
れらの出力信号Ｓ１０、Ｓ１１はそれぞれ、“０”にさ
れる。

【０１４８】また、データＤ１が“１”、データＤ２が
“０”の時には、ＮＯＲゲート回路６２の二つの入力が
ともに“０”になるので、その出力信号Ｓ１０は、
“１”にされる。他のＮＯＲゲート回路６１，６３で
は、二つの入力のうち、少なくとも一方の入力が“１”
になるので、それらの出力信号Ｓ０１、Ｓ１１はそれぞ
れ、“０”にされる。

【０１４９】また、データＤ１、Ｄ２がともに“１”の
時には、ＮＯＲゲート回路６３の二つの入力がともに
“０”になるので、その出力信号Ｓ１１は、“１”にさ
れる。他のＮＯＲゲート回路６１，６２では、二つの入
力のうち、少なくとも一方の入力が“１”になるので、
それらの出力信号Ｓ０１、Ｓ１０はそれぞれ、“０”に
される。

【０１５０】このように、検出回路５１では、メモリセ
ルに書き込むデータの組み合わせによって、信号Ｓ０
１、Ｓ１０、Ｓ１１のうち、一つの信号が“１”にされ
る。

【０１５１】今、図１４に示すように、メモリセルアレ
イ１が４個配置され、一つの行デコーダ２によって選択
されるワード線（行線）ＷＬが、各メモリセルアレイ１
−１，１−２，１−３，１−４で共通に接続されたとす
れば、一つのワード線ＷＬに接続された最大４個のメモ
リセルＭＣ、例えばメモリセルＭＣ１１１、ＭＣ１１
２、ＭＣ１１３、ＭＣ１１４にデータが書き込まれる。

【０１５２】このような場合、４個のメモリセルＭＣ１
１１〜ＭＣ１１４が全て、閾値電圧Ｖｔｈ１（データ
“００”）に設定される場合は、ワード線ＷＬ１に電圧
を供給して、メモリセルＭＣ１１１〜ＭＣ１１４にデー
タを書き込む必要はなく、また、閾値電圧Ｖｔｈ２（デ
ータ“０１”）、Ｖｔｈ３（データ“１０”）の二種類
だけならば、電圧Ｖｐｐ１、Ｖｐｐ２だけを、ワード線
ＷＬ１に供給すれば良い。

【０１５３】第３の実施形態では、書き込むべきデータ
を判断して、必要な場合のみ、メモリセルに電圧を供給
する。このため、図１７に示す検出回路５１を、図１８
に示すように、４個用意する。

【０１５４】図１８は、第３の実施形態に係る不揮発性
半導体記憶装置が有する、書き込むべきデータを判断し
て、電圧の供給を制御する制御回路の回路図である。

【０１５５】例えば図１４に示すような４個のメモリセ
ルＭＣ１１１〜ＭＣ１１４に記憶する２ビット分のデー
タ（Ｄ１、Ｄ２）、（Ｄ３、Ｄ４）、（Ｄ５、Ｄ６）、
（Ｄ７、Ｄ８）をそれぞれ、図１８に示す制御回路の４
個の検出回路５１−１、５１−２、５１−３、５１−４
に入力する。４個の検出回路５１−１〜５１−４それぞ
れから出力される合計４つの信号Ｓ０１はＯＲゲート回
路７１に入力される。同様に、合計４つの信号Ｓ１０は
ＯＲゲート回路７２に、合計４つの信号Ｓ１１をＯＲゲ
ート回路７３にそれぞれ入力される。

【０１５６】ＯＲゲート回路７１では、４個の信号Ｓ０
１のいずれか一つが“１”であれば、その出力信号Ｓｖ
ｐｐ１は“１”となり、４個の信号Ｓ０１の全てが
“０”であれば、その出力信号Ｓｖｐｐ１は“０”とな
る。

【０１５７】信号Ｓｖｐｐ１が“１”の時は、閾値電圧
をＶｔｈ２に設定するメモリセルが存在することを意味
している。このため、閾値電圧をＶｔｈ２に設定するた
めの書き込みを、書き込みに対応したメモリセルに行
う。

【０１５８】一方、信号Ｓｖｐｐ１が“０”の時は、デ
ータＤ１〜Ｄ８のなかに、閾値電圧をＶｔｈ２に設定す
るメモリセルが存在しないことを意味している。このた
め、閾値電圧をＶｔｈ２に設定するための書き込みを省
略し、次の閾値電圧の設定に移ることになる。

【０１５９】同様に、ＯＲゲート回路７２では、４個の
信号Ｓ１０のいずれか一つが“１”であれば、その出力
信号Ｓｖｐｐ２は“１”となり、４個の信号Ｓ１０の全
てが“０”であれば、その出力信号Ｓｖｐｐ２は“０”
となる。

【０１６０】信号Ｓｖｐｐ２が“１”の時は、閾値電圧
をＶｔｈ３に設定するメモリセルが存在することを意味
しているから、書き込みに対応したメモリセルに、閾値
電圧をＶｔｈ３に設定するための書き込みを行う。

【０１６１】一方、信号Ｓｖｐｐ２が“０”の時は、閾
値電圧をＶｔｈ３に設定するメモリセルが存在しないこ
とを意味しているから、閾値電圧をＶｔｈ３に設定する
ための書き込みは行わない。

【０１６２】同様に、ＯＲゲート回路７３では、４個の
信号Ｓ１１のいずれか一つが“１”であれば、その出力
信号Ｓｖｐｐ３は“１”となり、４個の信号Ｓ１１の全
てが“０”であれば、その出力信号Ｓｖｐｐ３は“０”
となる。

【０１６３】よって、上記同様に、信号Ｓｖｐｐ３が
“１”の時は、閾値電圧をＶｔｈ４に設定するための書
き込みを、書き込みに対応したメモリセルに行う。

【０１６４】また、信号Ｓｖｐｐ３が“０”の時は、上
記同様に、閾値電圧をＶｔｈ３に設定するための書き込
みは行わない。

【０１６５】このように第３の実施形態では、信号Ｓｖ
ｐｐ１〜Ｓｖｐｐ３のレベルが、“１”か“０”かによ
って、書き込みを行うか、書き込みを行わないかを決定
する。このため、書き込みを行わない場合が存在する
分、書き込み時間を短縮できる、という利点がある。

【０１６６】さらに、所定の閾値電圧にメモリセルを設
定するため、この設定されているメモリセルの浮遊ゲー
トに電子を注入している時に、このメモリセルよりも、
高い閾値電圧に設定するメモリセルの浮遊ゲートにも、
同時に電子を注入すれば、書き込み時間を、さらに短く
することができる。

【０１６７】第４実施形態図１９は、第４実施形態としての、出力８ビット構成の
不揮発性半導体記憶装置の概略構成を示す。図３３に示
した従来例では、データの消去のときにメモリセルのソ
ースに高電圧を供給し、データの読み出しと書き込みの
ときに基準電位（０Ｖ）を供給するソース電位回路が、
８ビットの各出力ビットに共通に設けられていたが、第
４実施形態では、図１９に示すようにソース電位回路８
１−１、８１−２、…８１−８は各出力ビット（Ｉ /Ｏ
線）毎に設けられる。

【０１６８】本実施形態のソース電位回路８１−１、８
１−２、…８１−８は、データの消去及びデータの読み
出しのときには従来と同様の動作をするが、データの書
き込みのときには、書き込むべきデータに対応した電位
をメモリセルのソースに供給する。本実施形態では、デ
ータの書き込み時に、各出力ビットに対応したメモリセ
ルアレイ１１−１、１１−２、…１１−８（それぞれは
図４に示すようにメモリセルが２次元的にマトリクス配
置されている）にそれぞれ独立して対応したソース電位
回路８１−１、８１−２、…８１−８から所定の電位が
供給される。すなわち、閾値電圧を最も高く設定したい
（図１３のＶｔｈ４）メモリセルのメモリセルアレイに
は、最も低い電位（図１３のＶｓ３）が供給されてデー
タの書き込みが行われる。Ｖｔｈ４の次に高い閾値電圧
Ｖｔｈ３に設定したいときには、Ｖｓ３よりも所定の電
位だけ高いＶｓ２の電位が供給され、Ｖｔｈ３の次に高
い閾値電圧Ｖｔｈ２に設定したいときにはＶｓ２よりも
所定の電位だけ高いＶｓ１の電位が供給される。書き込
むデータに対応しててソース電位が所定の電圧に設定さ
れ、各メモリセルに同時に書き込みが行われる。このた
め制御ゲートの電位をＶｃＧとすれば（ＶｃＧ−Ｖｓ
３）＞（ＶｃＧ−Ｖｓ２）＞（ＶｃＧ−Ｖｓ１）の関係
となるため、閾値電圧を高くしたい順にメモリセルのソ
ースと制御ゲートとの間の電位差を大きく出来、すなわ
ち浮遊ゲートヘの電子の注入量を多くしなければならな
い順にメモリセルのソースと制御ゲートとの間の電位差
を大きくして書き込みを行うので、設定したい閾値電圧
に対応して最適の電位差に調整でき、このため閾値電圧
の設定の精度が向上し、しかも各メモリセルに同時に書
き込みを行えるので、書き込み時間の短縮も図れる。

【０１６９】図２０は本実施形態の書き込みとベリファ
イ読み出しをメモリセルが所定の閾値電圧になるまで、
繰返し行う様子を示す。データの書込みのときは書き込
むべきデータ（閾値電圧）に対応してメモリセルのソー
スが所定の電圧に設定される。ベリファイ読み出しによ
ってメモリセルが所定の閾値電圧に達したことが分かれ
ば、このメモリセルのドレインヘの電圧の印加を止め、
メモリセルが所定の閾値電圧に達していない他のビット
へのデータの書き込みを続ける。

【０１７０】次に、ソース電位回路８１の具体的な構成
を説明する。

【０１７１】図２１はソース電位回路８１の第１の例
で、各信号の論理レベルを図２２に示す。データの書き
込みのときには、信号Ｓ７を“０”に、信号Ｓ７の反転
信号 /Ｓ７を“１”にして、ＮチャネルトランジスタＴ
９及びＰチャネルトランジスタＴ１０をオフさせ、消去
回路８３をメモリセルＭＣから切り離す。メモリセルＭ
Ｃのソース電位を最も高い電圧ＶＳ１に設定するとき
は、信号Ｓ１を“０”にして、Ｐチャネルトランジスタ
Ｔ１をオンさせる。また、信号Ｓ２を“１”に、信号Ｓ
３を“０”にして、トランジスタＴ２をオンに、トラン
ジスタＴ３をオフにする。このため抵抗Ｒ１とＲ２の接
続点の電位がトランジスタＴ２を介してトランジスタＴ
５のゲートに供給される。また、信号Ｓ４を“０”にし
てＰチャネルトランジスタＴ４をオンにする。信号Ｓ５
を“１”に、信号Ｓ６を“０”にして、トランジスタＴ
７をオンに、トランジスタＴ８をオフにする。このた
め、メモリセルのソースはトランジスタＴ７を介してト
ランジスタＴ５とトランジスタＴ６の接続点に接続され
る。

【０１７２】メモリセルに書き込みが行われるときに
は、メモリセルを介して電流が流れ、トランジスタＴ７
及びトランジスタＴ６を介して基準電位に放電される。
電流が流れるときには、トランジスタＴ６の抵抗によっ
てトランジスタＴ６のドレイン、すなわちメモリセルの
ソース電位は上昇していく。電位の上昇が抵抗Ｒ１とＲ
２の接続点の電位からトランジスタＴ５の閾値電圧分を
引いた電位に近づいてくると、トランジスタＴ５はオフ
状態に近づき、このためトランジスタＴ４とトランジス
タＴ５の接続点の電位、すなわちトランジスタＴ６のゲ
ート電位が上昇していきトランジスタＴ６に電流が多く
流れるようになるので、メモリセルのソース電位は抵抗
Ｒ１とＲ２の接続点の電位からトランジスタＴ５の閾値
電圧分を引いた電位よりも少し低い電位に安定する。

【０１７３】メモリセルのソース電位を次に高い電圧Ｖ
Ｓ２に設定するときは、信号Ｓ２を“０”に、信号Ｓ３
を“１”にして、トランジスタＴ２をオフに、トランジ
スタＴ３をオンにする。このため抵抗Ｒ１とＲ２の接続
点の電位よりも所定の値だけ低い抵抗Ｒ２とＲ３の接続
点の電位がトランジスタＴ３を介してトランジスタＴ５
のゲートに供給される。よって、メモリセルのソース電
位は抵抗Ｒ２とＲ３の接続点の電位からトランジスタＴ
５の閾値電圧分を引いた電位よりも少し低い電位に安定
する。

【０１７４】メモリセルのソース電位を最も低い電圧Ｖ
Ｓ３にするときには、信号Ｓ５を“０”に、信号Ｓ６を
“１”にする。よって、トランジスタＴ７はオフし、ト
ランジスタＴ８はオンする。トランジスタＴ８がオンし
た時のトランジスタＴ８の抵抗値を十分小さくしておけ
ば、ＶＳ３として基準電位に近い電位を得ることが出来
る。なお、このとき信号Ｓ１と信号Ｓ４をともに“１”
にしてトランジスタＴ１とトランジスタＴ４をオフにす
れば消費電流の削減になる。

【０１７５】データの読み出しのときには、信号Ｓ１，
Ｓ４を“１”にして、ＰチャネルトランジスタＴ１、Ｔ
４をオフさせる。また、信号Ｓ５を“０”に、信号Ｓ６
を“１”にし、トランジスタＴ７をオフにし、トランジ
スタＴ８をオンさせてトランジスタＴ８を介してメモリ
セルのソースを基準電位に接続する。

【０１７６】データの消去のときには、信号Ｓ５及び信
号Ｓ６を“０”にし、トランジスタＴ７及びトランジス
タＴ８をオフにする。信号Ｓ７を“１”に、信号 /Ｓ７
を“０”にして、トランジスタＴ９及びトランジスタＴ
１０をオンさせ、消去回路から出力された高電圧をトラ
ンジスタＴ９，Ｔ１０を介してメモリセルのソースに供
給し、データを消去する。

【０１７７】なお、破線で示したゲートに信号Ｓ４が入
力されるＰチャネルトランジスタＴ０は、特に設ける必
要はないが、メモリセルのソース電位をＶＳ１及びＶＳ
２に設定するときにオンするようにすれば、メモリセル
のソース電位がより安定する。すなわち、メモリセルの
浮遊ゲートに電子が注入されることで、メモリセルに流
れる電流が変化するので、このＰチャネルトランジスタ
Ｔ０を設け、ここからも電流を供給すれば、トランジス
タＴ６，Ｔ７を介して基準電位に流れる電流が増加する
ので、メモリセルに流れる電流の変化に対して全電流の
中の変化の割合が小さくなるためである。

【０１７８】ソース電位回路８１の第２の例を図２３及
び図２４に示す。この例では、メモリセルに書き込むべ
きデータ、すなわち設定すべきメモリセルの閾値電圧に
対応してメモリセルと基準電位との間に接続されている
トランジスタの抵抗値を変えることによってメモリセル
のソース電位を設定する。なお、トランジスタＴ９及び
Ｔ１０は、図２１のものと同じで、データの書き込み及
び読出しのときはオフしている。

【０１７９】図２４に示すようにメモリセルのソース電
位を最も高い電圧ＶＳ１にするときは、信号Ｓ８を
“１”にするとともに。信号Ｓ９及び信号Ｓ１０を
“０”にする。このため、トランジスタＴ１１，Ｔ１
２，Ｔ１３のうちトランジスタＴ１１のみがオンしてこ
のトランジスタＴ１１を介してメモリセルから基準電位
に流れる電流によって、トランジスタＴ１１のドレイン
ソース間に生じる電位差がＶＳ１となる。

【０１８０】次に高い電位のＶＳ２に設定するときに
は、信号Ｓ８及び信号Ｓ９を“１”にして、トランジス
タＴ１１及びトランジスタＴ１２をオンさせる。トラン
ジスタＴ１２がオンした分だけ、メモリセルのソースと
基準電位との間の抵抗値が小さくなるので、この分だけ
メモリセルのソース電位は低くなる。

【０１８１】最も低い電位のＶＳ３にするときには、信
号Ｓ８、信号Ｓ９、信号Ｓ１０をともに“１”にしてト
ランジスタＴ１１，Ｔ１２，Ｔ１３をオンにする。この
ため、このとき最も低い電位にメモリセルのソースが設
定される。

【０１８２】なお、データの読み出しのときにもトラン
ジスタＴ１１，Ｔ１２，Ｔ１３を全てオン状態にしてメ
モリセルのソース電位が一番低くなるようにしてテータ
を読み出す。データの消去のときにはトランジスタＴ１
１，Ｔ１２，Ｔ１３をオフ状態にして、この時オンする
トランジスタＴ９，Ｔ１０を介して消去回路８３からの
高電圧をメモリセルのソースに供給しデータを消去す
る。

【０１８３】ソース電位回路８１の第３の例を図２５及
び図２６に示す。この例では、トランジスタの閾値電圧
を利用してメモリセルに書き込むべきデータ、すなわち
設定すべきメモリセルの閾値電圧に対応してメモリセル
のソース電位を設定する。この実施形態でもトランジス
タＴ９及びＴ１０は、図２１のものと同じで、データの
書き込み及び読み出しのときはオフしている。

【０１８４】図２６に示すようにメモリセルのソース電
位を最も高いＶＳ１にするときは、信号Ｓ１１を“１”
にするとともに、信号Ｓ１２及び信号Ｓ１３を“０”に
する。このため、トランジスタＴ１８，Ｔ１９はオフ
し、トランジスタＴ１６がオンしてメモリセルのソース
電位は、それぞれゲートとドレインが接続されたトラン
ジスタＴ１４及びトランジスタＴ１５を介して基準電位
に接続されるので、トランジスタＴ１４及びトランジス
タＴ１５のほぼ閾値電圧の和の値に設定される。

【０１８５】次に高い電位のＶＳ２に設定するときに
は、信号Ｓ１１及び信号Ｓ１２を“１”にして、トラン
ジスタＴ１６及びトランジスタＴ１８をオンさせる。こ
のため、メモリセルのソースはゲートとドレインが接続
されたトランジスタＴ１７を介して基準電位に接続され
るので、メモリセルのソース電位はほぼトランジスタＴ
１７の閾値電圧に設定される。トランジスタＴ１４とト
ランジスタＴ１５の閾値電圧の和の方がトランジスタＴ
１７の閾値電圧よりも高いので、トランジスタＴ１４，
１５は実質的に動作しない。よって信号Ｓ１１を“０”
にしてトランジスタＴ１６をオフにしてもよい。

【０１８６】最も低い電位のＶＳ３にするときには、信
号Ｓ１１、信号Ｓ１２、信号Ｓ１３をともに．“１”に
してトランジスタＴ１６，Ｔ１８，Ｔ１９をオンにす
る。トランジスタＴ１９がオンし、メモリセルのソース
がほぼ基準電位に設定されるので。このため、このとき
最も低い電位にメモリセルのソースが設定される。この
とき、トランジスタＴ１４，Ｔ１５，Ｔ１７は実質的に
動作しないので、信号Ｓ１１、信号Ｓ１２を“０”にし
てトランジスタＴ１６，Ｔ１８をオフにしてもよい。

【０１８７】なお、データの読み出しのときにはトラン
ジスタＴ１６，Ｔ１８，Ｔ１９を全てオン状態にしても
よいが、上記のように、トランジスタＴ１４，Ｔ１５，
Ｔ１７は実質的に動作しないので、トランジスタＴ１９
のみをオンにしてデータを読み出してもよい。データの
消去のときにはトランジスタＴ１６，１８，１９をオフ
状態にして、この時オンするトランジスタＴ９，Ｔ１０
を介して消去回路８３からの高電圧をメモリセルのソー
スに供給しデータを消去する。

【０１８８】図２７に消去回路８３の一例を示す。消去
回路８３は、従来は直接メモリセルのソースに接続され
ているが、本実施形態では、上記のようにトランジスタ
Ｔ９，Ｔ１０を介して接続する。データの消去時に信号
Ｅが“１”になり、メモリセルに高電圧Ｖｐｐが出力さ
れデータの消去が行われる。テータの読み出しと書込み
のときには信号Ｅは“０”にされ消去回路８３の出力は
基準電位に接続される。またデータの消去の時にも消去
後にベリファイ読み出しを行い、消去が十分でない場合
に再度消去を行い、消去とベリファイ読み出しとを繰返
し行い所定の閾値電圧に達した時に、消去を終了する。

【０１８９】なお、本実施形態では、各出力ビット毎の
メモリセルアレイ毎に設けたソース電位回路８１内にそ
れぞれ消去回路８３を設けたが、消去回路８３は共通に
一つ設けるようにしてもよい。図２８にこの場合の回路
図を示す。これは図２３のソース電位回路に適用した例
を示す。一点鎖線で囲んだ部分がＩ /Ｏ１〜Ｉ /Ｏ８に
対応したメモリセルアレイそれぞれに接続されるソース
電位回路８１−１、８１−２、…８１−８であり、消去
回路８３は共通に一つ設けられる。なお、Ｓ８−１，Ｓ
９−１，Ｓ１０−１等はそれぞれ図２３の信号Ｓ８，Ｓ
９，Ｓ１０に対応したもので、Ｓ８−１，Ｓ９−１，Ｓ
１０−１はＩ /Ｏ１に書き込むデータに応じて決めら
れ、Ｓ８−２，Ｓ９−２，Ｓ１０−２はＩ /Ｏ２に書き
込むデータに応じて決められる。

【０１９０】以上説明したように、第４実施形態によれ
ばメモリセルへのデータの書き込み時間を短縮でき、し
かも一つのメモリセルに複数ビットのデータを記憶して
も、精度良く閾値電圧を設定できる不揮発性半導体記憶
装置が得られる。

【０１９１】本実施形態において、メモリセルには２ビ
ットのデータが記憶されている。この場合、この２ビッ
トに対して同一のアドレスが与えられてもよいし、それ
ぞれのビットに対して異なるアドレスが与えられてもよ
い。

【０１９２】図１９には、１つのＩ /Ｏに対して、１つ
のメモリセルアレイが対応している構成を示したが、１
つのＩ /Ｏに対して複数のメモリセルが対応する構成と
してもよい。例えば、図２９に示す例では、８個のメモ
リセルアレイ１１−１〜１１−８がメモリセルアレイ部
を構成し、複数のメモリセルアレイ部の一つが列デコー
ダにより選択される。選択されたメモリセルアレイ部の
各メモリセルアレイ１１−１〜１１−８から読み出され
たデータがＩ /Ｏ１〜Ｉ /Ｏ８から出力される。

【０１９３】

【発明の効果】以上、説明したように、この発明によれ
ば、選択されたメモリセルでの読み出し速度の違いをで
きるだけ、小さくできる不揮発性半導体記憶装置、およ
び不揮発性半導体記憶装置の書き込みデータの検証方
法、並びに複数種類の閾値電圧により記憶されるデータ
を書き込むための書き込み時間をできるだけ、短くでき
る不揮発性半導体記憶装置、および不揮発性半導体記憶
装置のデータの書き込み方法をそれぞれ提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施形態に係る不揮発
性半導体記憶装置の動作を示す波形図。

【図２】図２はこの発明の第１の実施形態に係る不揮発
性半導体記憶装置のデータ書き込み時のワード線電位の
変化を示す図。

【図３】図３（Ａ）、（Ｂ）はそれぞれこの発明の第１
の実施形態に係る不揮発性半導体記憶装置の基準電位と
ビット線電位との関係を示す図。

【図４】図４は不揮発性半導体記憶装置の構成を概略的
に示す構成図。

【図５】図５はこの発明の第１の実施形態に係る不揮発
性半導体記憶装置が有するセンスアンプを示す構成図。

【図６】図６はセンスアンプの出力と記憶データとの関
係を示す図。

【図７】図７はこの発明の第２の実施形態に係る不揮発
性半導体記憶装置が有する出力バッファを示す図。

【図８】図８は図７に示す出力バッファの回路図。

【図９】図９は図８に示す出力バッファに入力される信
号のレベルを各モード毎に示す図。

【図１０】図１０（Ａ）〜（Ｄ）はそれぞれこの発明の
第２の実施形態に係る不揮発性半導体記憶装置のデータ
出力時の出力波形を示す波形図。

【図１１】図１１はメモリセルを示す図で、（Ａ）はオ
フセットゲート部が無いタイプのメモリセルの断面を示
す図、（Ｂ）はオフセットゲート部が有るタイプのメモ
リセルの断面を示す図。

【図１２】図１２は閾値電圧と記憶データとの関係を示
す図。

【図１３】図１３はこの発明の第３の実施形態に係る不
揮発性半導体記憶装置の書き込み電圧、閾値電圧および
記憶データそれぞれの関係を示す図。

【図１４】図１４はこの発明の第３の実施形態に係る不
揮発性半導体記憶装置の構成を概略的に示す構成図。

【図１５】図１５はこの発明の第３の実施形態に係る書
き込み時におけるメモリセルのドレイン電位およびワー
ド線電位の変化を示す波形図。

【図１６】図１６は第３の実施形態の変形例に係る書き
込み時におけるメモリセルのドレイン電位およびワード
線電位の変化を示す波形図。

【図１７】図１７は第３の実施形態に係る不揮発性半導
体記憶装置が有する検出回路の回路図。

【図１８】図１８は第３の実施形態に係る不揮発性半導
体記憶装置が有する制御回路の回路図。

【図１９】図１９は本発明の第４実施形態に係る不揮発
性半導体記憶装置の概略構成を示す回路図。

【図２０】図２０は第４実施形態における書込み、ベリ
ファイ読出しを繰り返し行う場合の動作波形図。

【図２１】図２１は第４実施形態のソース電位回路の第
１例の回路図。

【図２２】図２２は図２１のソース電位回路の信号の論
理レベルを示す図。

【図２３】図２３は第４実施形態のソース電位回路の第
２例の回路図。

【図２４】図２４は図２３のソース電位回路の信号の論
理レベルを示す図。

【図２５】図２５は第４実施形態のソース電位回路の第
３例の回路図。

【図２６】図２６は図２５のソース電位回路の信号の論
理レベルを示す図。

【図２７】図２７は第４実施形態のソース電位回路に含
まれる消去回路の第１例の回路図。

【図２８】図２８は第４実施形態の変形例を示す回路
図。

【図２９】図２９は第４実施形態の他の変形例を示す回
路図。

【図３０】図３０は不揮発性半導体記憶装置の構成を概
略的に示す構成図。

【図３１】図３１（Ａ）、（Ｂ）はそれぞれ従来の基準
電位とビット線電位との関係を示す図。

【図３２】図３２は従来のセンスアンプを示す構成図。

【図３３】図３３はセンスアンプの出力と記憶データと
の関係を示す図。

【図３４】図３４は従来のソース電位回路の構成を示す
回路図。

【符号の説明】

１，１−１，１−２，１−３，１−４…メモリセルアレ
イ、２…行デコーダ、３…列デコーダ、４，４−１，４−２，４−３，４−４…カラムセレク
タ、５，５−１，５−２，５−３，５−４…読み出し系回
路、６…出力ノード、７，７−１，７−２，７−３，７−４…書き込み系回
路、１１，１２，１３…センスアンプ、２０…パッケージ、２１…不揮発性半導体記憶装置チップ、２２…出力バッファ、２３…パッド、２４…アウターリード端子、３１，３３，３６，３９，４０，４２，４３…ＰＭＯ
Ｓ、３２，３４，３５，３７，３８，４１，４４…ＮＭＯ
Ｓ、５１，５１−１，５１−２，５１−３，５１−４…検出
回路、６１，６２，６３…ＮＯＲゲート回路、７１，７２，７３…ＯＲゲート回路。

Claims

【特許請求の範囲】

【請求項１】行線と、列線と、前記列線に電気的に接続されるドレイン、ソース、電荷
蓄積部、および前記行線に電気的に接続される制御ゲー
トを有し、前記電荷蓄積部に蓄える電荷の量を変えるこ
とで複数ビットのデータを記憶するメモリセルと、複数の所定の基準電位を利用して前記メモリセルに記憶
されたデータを検出するセンスアンプと、前記メモリセルへのデータの書き込み後、この書き込み
後の前記電荷蓄積部の電荷の蓄積状態をチェックするた
めの読み出しを行い、この読み出しによって所望のデー
タが書き込まれたと判断された時には前記書き込みを終
了し、前記読み出しによって前記所望のデータが書き込
まれていないと判断された時には前記所望のデータが書
き込まれたと判断するまで前記書き込みと前記読み出し
とを繰り返すプログラム手段とを具備し、前記プログラム手段による読み出しの時に行われる、所
望のデータが書き込まれたかどうかの判定を、通常の読
み出しの時に、前記メモリセルから読み出されたデータ
が外部に出力される時刻よりも遅い時刻に行うことを特
徴とする不揮発性半導体記憶装置。
【請求項２】前記プログラム手段による読み出しは、
前記センスアンプを利用して行われることを特徴とする
請求項１に記載の不揮発性半導体記憶装置。
【請求項３】前記複数の基準電位は、前記通常の読み
出しの時よりも、それぞれ対応した前記基準電圧に対し
前記プログラム手段による前記読み出しの時の方が、高
く設定されることを特徴とする請求項１、または請求項
２に記載の不揮発性半導体記憶装置。
【請求項４】前記複数ビットのデータは、少なくとも
２ビット分の２進データであって、前記複数の基準電位はそれぞれ異なる電位を有する少な
くとも３個の基準電位であり、前記メモリセルの記憶データが２ビット分の２進データ
の第１の組み合わせの時には、通常の読み出しの時の前
記列線の電位が、前記３個の基準電位のうちの最も低い
電位の基準電位よりも低い電位になるように前記メモリ
セルの閾値電圧が設定され、前記メモリセルの記憶データが２ビット分の２進データ
の第２の組み合わせの時には、通常の読み出しの時の前
記列線の電位が、前記３個の基準電位のうちの最も低い
電位の基準電位と前記３個の基準電位のうちの中間の電
位の基準電位との間の電位になるように前記メモリセル
の閾値電圧が設定され、前記メモリセルの記憶データが２ビット分の２進データ
の第３の組み合わせの時には、通常の読み出しの時の前
記列線の電位が、前記３個の基準電位のうちの中間の電
位の基準電位と前記３個の基準電位のうちの最も高い電
位の基準電位との間の電位になるように前記メモリセル
の閾値電圧が設定され、前記メモリセルの記憶データが２ビット分の２進データ
の第４の組み合わせの時には、通常の読み出しの時の前
記列線の電位が、前記３個の基準電位のうちの最も高い
電位の基準電位よりも高い電位になるように前記メモリ
セルの閾値電圧が設定されるとともに、前記メモリセルへのデータの書き込みの時に、前記第３の組み合わせのデータを書き込む時は、前記第
２の組み合わせのデータを書き込む時よりも前記行線に
供給する電圧を高い値に設定し、前記第４の組み合わせのデータを書き込む時は、前記第
３の組み合わせのデータを書き込む時よりも前記行線に
供給する電圧を高い値に設定するように制御されること
を特徴とする請求項１乃至請求項３のいずれか一項に記
載の不揮発性半導体記憶装置。
【請求項５】前記プログラム手段による前記読み出し
の時に、前記列線の電位が対応する前記基準電位よりも
高くなった時に、前記メモリセルへのデータの書き込み
を止めることを特徴とする請求項３に記載の不揮発性半
導体記憶装置。
【請求項６】前記メモリセルへのデータの書き込み時
に、前記メモリセルの制御ゲートに供給する電圧は、前
記書き込みデータに対応して変化するように制御するこ
とを特徴とする請求項１に記載の不揮発性半導体記憶装
置。
【請求項７】前記書き込みデータに対応した前記メモ
リセルへのデータ書き込みの時に、前記メモリセルの制
御ゲートに供給する電圧の変化量は、設定される前記メ
モリセルのほぼ閾値電圧の差か、対応した前記基準電位
の差かのいずれかであることを特徴とする請求項６に記
載の不揮発性半導体記憶装置。
【請求項８】前記プログラム手段による前記メモリセ
ルへのデータ書き込みは、同一の行線に接続されている
複数個のメモリセルに同時に行い、前記複数個のメモリ
セルに少なくとも２種類の異なる閾値電圧を設定する時
は、先ず低い方の閾値電圧に対応する前記メモリセルに
閾値電圧を設定し、この設定後に、高い方の閾値電圧に
対応する前記メモリセルに閾値電圧を設定し、前記低い
方の閾値電圧に対応する前記複数のメモリセルに閾値電
圧を設定するために、この対応するメモリセルの電荷蓄
積部に電荷を注入する時に、前記高い方の閾値電圧に設
定する前記メモリセルの電荷蓄積部にも同時に電荷を注
入するように制御することを特徴とする請求項１乃至請
求項６のいずれか一項に記載の不揮発性半導体記憶装
置。
【請求項９】前記プログラム手段でデータを読み出し
て、外部にデータを出力する時は、通常の読み出しの時
よりも、外部出力端子の充放電時間を長く設定すること
を特徴とする請求項２に記載の不揮発性半導体記憶装
置。
【請求項１０】（ａ）所望の値の書き込みデータを、
データの書き換えが可能な不揮発性のメモリセルに書き
込み、（ｂ）前記メモリセルに書き込まれた書き込みデータ
を、ビット線に読み出し、（ｃ）前記書き込みデータが前記ビット線に読み出され
た後のビット線電位を基準電位と比較し、（ｄ）前記比較の結果に基づいて、前記所望の書き込み
データが書き込まれたか否かを判断し、（ｅ）上記（ａ）〜（ｄ）のステップを、前記所望の書
き込みデータが書き込まれるまで繰り返し、ここで、前記（ｄ）の手順は、通常の読み出し時に、読
み出しデータが外部に出力される時刻を経過した後に行
なわれることを特徴とする不揮発性半導体記憶装置の書
き込みデータの検証方法。
【請求項１１】（ａ）所望の値の書き込みデータを、
データの書き換えが可能な不揮発性のメモリセルに書き
込み、（ｂ）前記メモリセルに書き込まれた書き込みデータ
を、ビット線に読み出し、（ｃ）前記書き込みデータが前記ビット線に読み出され
た後のビット線電位を基準電位と比較し、（ｄ）前記比較の結果に基づいて、前記所望の書き込み
データが書き込まれたか否かを判断し、（ｅ）上記（ａ）〜（ｄ）のステップを、前記所望の書
き込みデータが書き込まれるまで繰り返し、ここで、前記（ｄ）の手順における書込みデータを外部
に出力する速度は通常の読み出し時の読み出しデータを
外部に出力する速度よりも遅いことを特徴とする不揮発
性半導体記憶装置の書き込みデータの検証方法。
【請求項１２】データの書き換えが可能な不揮発性の
メモリセルに記憶された記憶データを、ビット線に読み
出す読み出し回路と、前記記憶データが前記ビット線に読み出された後のビッ
ト線電位を基準電位と比較する比較回路と、前記比較の結果に基づいて検知された検知データを外部
に出力する出力回路とを具備し、前記出力回路は、集積回路の内部の電源電圧間に直列に
接続され、出力を外部端子に電気的に接続する第１、第
２の絶縁ゲート型ＦＥＴを有し、前記検知データに応じて行われる、前記第１、第２の絶
縁ゲート型ＦＥＴの一方のゲートの充電、および他方の
ゲートの放電それぞれの充放電速度を、書き込み後に行
われる書き込みデータをチェックするための読み出し時
は、通常の読み出し時よりも遅くし、前記外部端子の充放電に要する時間を、前記書き込みデ
ータをチェックするための読み出し時よりも、前記通常
の読み出し時よりも長く設定することを特徴とする不揮
発性半導体記憶装置。
【請求項１３】第１の基準電位、および第１の基準電
位と異なるレベルの第２の基準電位の少なくとも２つの
基準電位により、少なくとも３つの第１、第２、第３の
データを区別し、前記第１のデータを第１の閾値電圧に
より記憶し、前記第２のデータを前記第１の閾値電圧よ
りも高い第２の閾値電圧により記憶し、前記第３のデー
タを前記第２の閾値電圧よりも高い第３の閾値電圧によ
り記憶し、少なくとも３つの閾値電圧により記憶する、
データの書き換えが可能な不揮発性のメモリセルを複数
有する不揮発性半導体記憶装置のデータ書き込み方法で
あって、前記第１の閾値電圧に設定される第１のメモリセルに、
前記第１の閾値電圧を設定し、前記第２の閾値電圧に設定される第２のメモリセルのゲ
ートに、第１の書き込み電圧を与えて、前記第２のメモ
リセルに前記第２の閾値電圧を設定し、前記第３の閾値電圧に設定される第３のメモリセルのゲ
ートに、前記第２の閾値電圧と前記第３の閾値電圧との
差および前記第１の基準電位と前記第２の基準電位との
差のいずれかに応じた分、前記第１の書き込み電圧に対
して電圧が高められた第２の書き込み電圧を与えて、前
記第３のメモリセルに前記第３の閾値電圧を設定するこ
とを特徴とする不揮発性半導体記憶装置のデータ書き込
み方法。
【請求項１４】第１のデータを第１の閾値電圧により
記憶し、第２のデータを前記第１の閾値電圧よりも高い
第２の閾値電圧により記憶し、第３のデータを前記第２
の閾値電圧よりも高い第３の閾値電圧により記憶し、少
なくとも３つの閾値電圧により記憶する、データの書き
換えが可能な不揮発性のメモリセルが複数集積されたメ
モリセルアレイと、書き込みデータに基づいて前記メモリセルアレイの列線
に与える電圧を制御し、前記書き込みデータを前記メモ
リセルに書き込む書き込み回路と、前記書き込みデータが前記第２のデータか第３のデータ
かを検出し、前記書き込みデータが前記第２のデータで
ある時、前記メモリセルアレイの行線に与える電圧を第
１の書き込み電圧とし、前記書き込みデータが前記第３
のデータである時、前記行線に与える電圧を、前記第１
の書き込み電圧に対して、前記第２の閾値電圧と前記第
３の閾値電圧との差および前記第１の基準電位と前記第
２の基準電位との差のいずれかに応じた分、電圧が高め
られた第２の書き込み電圧とする制御信号を出力する書
き込みデータ検出回路と、を具備することを特徴とする不揮発性半導体記憶装置。
【請求項１５】第１のデータを第１の閾値電圧により
記憶し、第２のデータを前記第１の閾値電圧よりも高い
第２の閾値電圧により記憶し、第３のデータを前記第２
の閾値電圧よりも高い第３の閾値電圧の、少なくとも３
つの閾値電圧により記憶する、データの書き換えが可能
な不揮発性のメモリセルを複数有し、複数のメモリセル
に同時にデータを書き込む不揮発性半導体記憶装置のデ
ータ書き込み方法であって、前記第１の閾値電圧に設定される第１のメモリセルに、
前記第１の閾値電圧を設定した後、前記第２の閾値電圧
に設定される第２のメモリセルのゲート、および前記第
３の閾値電圧に設定される第３のメモリセルのゲートそ
れぞれに、第１の書き込み電圧を与えて、前記第２、第
３のメモリセルそれぞれの閾値電圧を、前記第１の閾値
電圧から前記第２の閾値電圧の方向にシフトさせ、前記第２のメモリセルに第２の閾値電圧を設定した後、
閾値電圧が前記第１の閾値電圧から前記第２の閾値電圧
の方向にシフトされた、前記第３の閾値電圧に設定され
る第３のメモリセルのゲートに、第２の書き込み電圧を
与えて、前記第３のメモリセルに第３の閾値電圧を設定
することを特徴とする不揮発性半導体記憶装置のデータ
書き込み方法。
【請求項１６】前記第１、第２、第３のデータはそれ
ぞれ、第１の基準電位、および第１の基準電位と異なる
レベルの第２の基準電位の少なくとも２つの基準電位に
より区別され、前記第２の書き込み電圧は、前記第１の書き込み電圧に
対して、前記第２の閾値電圧と前記第３の閾値電圧との
差および前記第１の基準電位と前記第２の基準電位との
差のいずれかに応じた分、電圧が高められていることを
特徴とする請求項１５に記載の不揮発性半導体記憶装置
のデータ書き込み方法。
【請求項１７】前記同時にデータが書き込まれる複数
のメモリセルに対する書き込みデータに、前記第２、第
３のデータの少なくとも一方のデータが存在しない時、
前記存在しないデータの書き込みを省略することを特徴
とする請求項１５、または請求項１６に記載の不揮発性
半導体記憶装置のデータ書き込み方法。
【請求項１８】第１のデータを第１の閾値電圧により
記憶し、第２のデータを前記第１の閾値電圧よりも高い
第２の閾値電圧により記憶し、第３のデータを前記第２
の閾値電圧よりも高い第３の閾値電圧の、少なくとも３
つの閾値電圧により記憶する、データの書き換えが可能
な不揮発性のメモリセルが複数集積されたメモリセルア
レイと、書き込みデータに基づいて前記メモリセルアレイの列線
に与える電圧を制御し、前記書き込みデータを前記メモ
リセルに書き込む、複数の書き込み回路と、前記複数の書き込み回路に入力される書き込みデータそ
れぞれに対して、前記第２のデータか前記第３のデータ
かを検出し、前記書き込みデータに前記第２のデータが
一つでもある時、前記第２のデータを書き込むために前
記メモリセルアレイの行線を第１の書き込み電圧とし、
前記書き込みデータに前記第３のデータが一つでもある
時、前記第３のデータを書き込むために前記メモリセル
アレイの行線を第２の書き込み電圧とし、前記書き込み
データに前記第２、第３のデータの少なくとも一方のデ
ータが存在しない時、前記存在しないデータの書き込み
を省略する制御信号を出力する書き込み制御回路と、を具備することを特徴とする不揮発性半導体記憶装置。
【請求項１９】前記第１、第２、第３のデータはそれ
ぞれ、第１の基準電位、および第１の基準電位と異なる
レベルの第２の基準電位の少なくとも２つの基準電位に
より区別され、前記第２の書き込み電圧は、前記第１の書き込み電圧に
対して、前記第２の閾値電圧と前記第３の閾値電圧との
差および前記第１の基準電位と前記第２の基準電位との
差のいずれかに応じた分、電圧が高められていることを
特徴とする請求項１８に記載の不揮発性半導体記憶装
置。
【請求項２０】行線、及び列線を備え、マトリクス状
に配置され、各々がドレイン、ソース、浮遊ゲート及び
制御ゲートを有し、異なる量の電子を浮遊ゲートに蓄え
ることで複数ビットのデータを記憶するメモリセルを有
し、同一行の前記メモリセルの制御ゲートが前記行線の
一つに共通に接続され、同一列の前記メモリセルのドレ
インが前記列線の一つに共通に接続されるメモリセルア
レイと、前記浮遊ゲートに電荷を注入する前記メモリセルへのデ
ータの書き込みのときに、前記記憶するデータに対応し
て、前記ソースの電位を異ならせるソース電位設定手段
とを具備することを特徴とする不揮発性半導体記憶装
置。
【請求項２１】前記ソース電位設定手段はドレインが
前記メモリセルのソースに接続され、ソースが基準電位
に接続されるトランジスタであり、前記データの書き込
みのときに、前記記憶するデータに対応して抵抗値が変
化することを特徴とする請求項２０に記載の不揮発性半
導体記憶装置。
【請求項２２】前記メモリセルに記憶される複数ビッ
トデータは、異なるアドレスのデータであることを特徴
とする請求項２０に記載の不揮発性半導体記憶装置。
【請求項２３】前記メモリセルに記憶される複数ビッ
トのデータは、複数の出力ビットであることを特徴とす
る請求項２０に記載の不揮発性半導体記憶装置。
【請求項２４】前記メモリセルに記憶される複数ビッ
トのデータは、同一のアドレスを有することを特徴とす
る請求項２０に記載の不揮発性半導体記憶装置。
【請求項２５】前記メモリセルアレイは複数個設けら
れることを特徴とする請求項２０に記載の不揮発性半導
体記憶装置。
【請求項２６】前記複数個のメモリセルアレイは、同
一のビツト出力データであることを特徴とする請求項２
５に記載の不揮発性半導体記憶装置。
【請求項２７】前記複数のメモリセルアレイには同時
にデータが書き込まれることを特徴とする請求項２５に
記載の不揮発性半導体記憶装置。
【請求項２８】ドレイン、ソース、浮遊ゲート及び制
御ゲートを有し、異なる量の電子を浮遊ゲートに蓄える
ことで複数ビットのデータを記憶するメモリセルと、前
記メモリセルがマトリクス状に配置され、このマトリク
ス状に配置された同一行の前記メモリセルの制御ゲート
が複数の行線の一つに共通に接続され、同一列のメモリ
セルのドレインが複数の列線の一つに共通に接続され、
前記メモリセルのソースが共通に接続されて形成された
メモリセルブロックを複数含むメモリセルアレイと、前記メモリセルブロック毎に設けられ、前記浮遊ゲート
に電荷を注入する前記メモリセルへのデータの書込みの
ときに、前記記憶するデータに対応して、前記ソースの
電位を異ならせるソース電位設定手段と、を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２９】前記メモリセルに記憶される複数ビッ
トのデータは、異なるアドレスのデータであることを特
徴とする請求項２８に記載の不揮発性半導体記憶装置。
【請求項３０】前記メモリセルに記憶される複数ビッ
トのデータは、複数の出力ビットであることを特徴とす
る請求項２８に記載の不揮発性半導体記憶装置。
【請求項３１】前記メモリセルアレイは複数個設けら
れることを特徴とする請求項２８に記載の不揮発性半導
体記憶装置。
【請求項３２】前記複数個のメモリセルアレイ同士の
対応するメモリセルブロックは、同一のビツト出力デー
タであることを特徴とする請求項３１に記載の不揮発性
半導体記憶装置。
【請求項３３】前記メモリセルアレイ中の複数のメモ
リセルブロックには同時にデータが書き込まれることを
特徴とする請求項２８に記載の不揮発性半導体記憶装
置。
【請求項３４】行線、及び列線を備え、マトリクス状
に配置され、電荷蓄積部の電荷の量に対応して閾値殿圧
を異ならせることにより複数ビットのデータを記憶し、
各々がドレイン、ソース、前記電荷蓄積部及び制御ゲー
トを持つメモリセルを有し、同一行の前記メモリセルの
前記制御ゲートは前記行線の一つに共通に接続され、同
一列の前記メモリセルは前記列線の一つに共通に接続さ
れたメモリセルアレイと、同一の前記行線に接続されている少なくとも２個の前記
メモリセルに同時にデータを書き込み、前記少なくとも
２個のメモリセルに少なくとも２種類の異なる閾値電圧
を設定するときは、先ず低い方の閾値電圧に対応する前
記メモリセルに閾値電圧を設定し、この設定後に、高い
方の閾値電圧に対応する前記メモリセルに閾値電圧を設
定し、前記低い方の閾値電圧に対応するメモリセルの電
荷蓄積部に電荷を注入するために前記対応するメモリセ
ルの電荷蓄積部に電荷を注入するときに、前記高い方の
閾値電圧に設定する前記メモリセルの電荷蓄積部にも同
時に電荷を注入するように制御するプログラム手段と、を具備することを特徴とする不揮発性半導体記憶装置。
【請求項３５】前記プログラム手段は、前記メモリセ
ルへデータを書き込む時に、書き込むデータに対応した
電圧を前記メモリセルの制御ゲートに供給することを特
徴とする請求項３４に記載の不揮発性半導体記憶装置。
【請求項３６】データ消去手段をさらに具備し、前記
データ消去手段で前記メモリセルの記憶データを所定の
値に設定した後、前記プログラム手段で前記メモリセル
に選択的にデータを書き込むことを特徴とする請求項３
４、または請求項３５に記載の不揮発性半導体記憶装
置。
【請求項３７】前記プログラム手段は、低い方の閾値
電圧に対応する前記メモリセルに閾値電圧を設定すると
きは、第１の電圧を前記行線に供給し、前記低い方の閾
値電圧に設定する前記メモリセルの電荷蓄積部と前記高
い方の閾値電圧に設定する前記メモリセルの電荷蓄積部
に同時に電荷を注入し、前記低い方の閾値電圧に対応す
る前記メモリセルの閾値電圧の設定後に、前記高い方の
閾値電圧に設定する前記メモリセルに閾値電圧を設定す
るときは、前記第１の電圧よりも電圧値が大きい第２の
電圧を前記行線に供給し、前記高い方の閾値電圧に設定
する前記メモリセルの電荷蓄積部に電荷を注入し、前記
高い方の閾値電圧に対応する前記メモリセルに閾値電圧
を設定することを特徴とする請求項３４に記載の不揮発
性半導体記憶装置。
【請求項３８】行線、及び列線を備え、マトリクス状
に配置され、電荷蓄積部の電荷の量に対応して閾値殿圧
を異ならせることにより複数ビットのデータを記憶し、
各々がドレイン、ソース、前記電荷蓄積部及び制御ゲー
トを持つメモリセルを有し、同一行の前記メモリセルの
前記制御ゲートは前記行線の一つに共通に接続され、同
一列の前記メモリセルは前記列線の一つに共通に接続さ
れたメモリセルアレイを複数含むメモリセルアレイ部
と、複数の前記メモリセルアレイに対応して設けられ、前記
メモリセルの記憶データを外部に出力するための出力回
路と、前記メモリセルへ書き込みデータに対応して、前記複数
のメモリセルアレイ中の前記メモリセルに同時にデータ
を書き込み、前記複数のメモリセルアレイ中の前記メモ
リセルを少なくとも２種類の異なる閾値電圧を設定する
ときは、先ず低い方の閾値電圧に対応する前記メモリセ
ルに閾値電圧を設定し、この設定後に、高い方の閾値電
圧に対応する前記メモリセルに閾値電圧を設定し、前記
低い方の閾値電圧に対応するメモリセルに閾値電圧を設
定するために前記対応するメモリセルの電荷蓄積部に電
荷を注入するときに、前記高い方の閾値電圧に設定する
前記メモリセルの電荷蓄積部にも同時に電荷を注入する
ように制御するプログラム手段と、を具備することを特徴とする不揮発性半導体記憶装置。
【請求項３９】前記複数のメモリセルアレイの対応す
る行線同士は互いに接続されることを特徴とする請求項
３８に記載の不揮発性半導体記憶装置。
【請求項４０】前記プログラム手段は、前記メモリセ
ルへデータを書き込むときに、書き込むデータに対応し
た電圧を前記メモリセルの制御ゲートに供給することを
特徴とする請求項３８、または請求項３９に記載の不揮
発性半導体記憶装置。
【請求項４１】前記プログラム手段は、低い方の閾値
電圧に対応する前記メモリセルに閾値電圧を設定すると
きは、第１の電圧を前記低い方の閾値電圧に対応する前
記メモリセルの前記制御ゲートと前記高い方の閾値電圧
に対応する前記メモリセルの前記制御ゲートに供給し、
前記低い方の閾値電圧に設定する前記メモリセルの電荷
蓄積部と前記高い方の閾値電圧に設定する前記メモリセ
ルの電荷蓄積部に同時に電荷を注入し、前記低い方の閾
値電圧に対応する前記メモリセルの閾値電圧の設定後
に、前記高い方の閾値電圧に対応する前記メモリセルに
閾値電圧を設定するときは、前記第１の電圧よりも電圧
値が大きい第２の電圧を前記高い方の閾値電圧に対応す
る前記メモリセルの前記制御ゲートに供給し、前記高い
方の閾値電圧に設定する前記メモリセルの電荷蓄積部に
電荷を注入し、前記高い方の閾値電圧に対応する前記メ
モリセルに閾値電圧を設定することを特徴とする請求項
３８乃至請求項４０のいずれか一項に記載の不揮発性半
導体記憶装置。
【請求項４２】データ消去手段をさらに具備し、前記
データ消去手段で前記メモリセルの記憶データを所定の
値に設定した後、前記プログラム手段で前記メモリセル
に選択的にデータを書き込むことを特徴とする請求項３
８乃至請求項４１のいずれか一項に記載の不揮発性半導
体記憶装置。