JPH1138048A - 電流検出回路及び電流制限回路 - Google Patents
電流検出回路及び電流制限回路Info
- Publication number
- JPH1138048A JPH1138048A JP20711897A JP20711897A JPH1138048A JP H1138048 A JPH1138048 A JP H1138048A JP 20711897 A JP20711897 A JP 20711897A JP 20711897 A JP20711897 A JP 20711897A JP H1138048 A JPH1138048 A JP H1138048A
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- Japan
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- resistor
- current
- transistor
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- fet
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- Withdrawn
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【課題】 電流を検出し出力を制限する。
【解決手段】 電源に一端が接続され他端をＦＥＴＱ１
のドレインへ接続され電流検出用に設けられた抵抗Ｒ１
と、抵抗Ｒ１の一端に接続された抵抗Ｒ２と、抵抗Ｒ２
へ基準電圧源を接続する抵抗Ｒ３と、抵抗Ｒ１の他端に
ベースが接続され抵抗Ｒ２と抵抗Ｒ３の接続点にエミッ
タが接続されコレクタをトランジスタＱ３のベースに接
続されベース−エミッタ間にて検出される電圧から抵抗
Ｒ１に流れる電流を検出するトランジスタＱ２と、入力
信号が入力されるＦＥＴＱ１のゲートにコレクタがソー
スにエミッタが接続され入力信号を制限するトランジス
タＱ３とを具備し、基準電圧源を調整して抵抗Ｒ１に流
れる電流が制限されるＦＥＴＱ１のソースから出力信号
を得る。
のドレインへ接続され電流検出用に設けられた抵抗Ｒ１
と、抵抗Ｒ１の一端に接続された抵抗Ｒ２と、抵抗Ｒ２
へ基準電圧源を接続する抵抗Ｒ３と、抵抗Ｒ１の他端に
ベースが接続され抵抗Ｒ２と抵抗Ｒ３の接続点にエミッ
タが接続されコレクタをトランジスタＱ３のベースに接
続されベース−エミッタ間にて検出される電圧から抵抗
Ｒ１に流れる電流を検出するトランジスタＱ２と、入力
信号が入力されるＦＥＴＱ１のゲートにコレクタがソー
スにエミッタが接続され入力信号を制限するトランジス
タＱ３とを具備し、基準電圧源を調整して抵抗Ｒ１に流
れる電流が制限されるＦＥＴＱ１のソースから出力信号
を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、音響機器等の増幅
回路に用いる電流検出回路及び電流制限回路に関するも
のである。
回路に用いる電流検出回路及び電流制限回路に関するも
のである。
【０００２】
【従来の技術】図４は従来の電流制限回路の図である。
従来の電流増幅回路では、ＦＥＴＱ１に流れる電流は、
ゲートとソース間に挿入されたツェナーダイオードＺＤ
１で入力信号の電圧が規定され制限される。
従来の電流増幅回路では、ＦＥＴＱ１に流れる電流は、
ゲートとソース間に挿入されたツェナーダイオードＺＤ
１で入力信号の電圧が規定され制限される。
【０００３】
【発明が解決しようとする課題】従来の回路では、ツェ
ナーダイオードＺＤ１のツェナー電圧のばらつき及びＦ
ＥＴＱ１に接続される負荷の大小によりＦＥＴＱ１の電
流特性及び温度特性等に個々の素子間に特性のばらつき
があり、制限される出力電流が大幅に異なる。
ナーダイオードＺＤ１のツェナー電圧のばらつき及びＦ
ＥＴＱ１に接続される負荷の大小によりＦＥＴＱ１の電
流特性及び温度特性等に個々の素子間に特性のばらつき
があり、制限される出力電流が大幅に異なる。
【０００４】
【課題を解決するための手段】本発明は、電流検出用の
第１の抵抗と、前記第１の抵抗の一端に一端が接続され
る第２の抵抗と、前記第２の抵抗の他端へ第３の抵抗を
介し接続される基準電圧源と、前記第１の抵抗の他端及
び前記第２の抵抗の他端間にて電圧から前記第１の抵抗
に流れる電流を検出する検出端を具備する電流検出回路
である。
第１の抵抗と、前記第１の抵抗の一端に一端が接続され
る第２の抵抗と、前記第２の抵抗の他端へ第３の抵抗を
介し接続される基準電圧源と、前記第１の抵抗の他端及
び前記第２の抵抗の他端間にて電圧から前記第１の抵抗
に流れる電流を検出する検出端を具備する電流検出回路
である。
【０００５】また、本発明は、電流検出用の第１の抵抗
と、前記第１の抵抗の一端に一端が接続される第２の抵
抗と、前記第２の抵抗の他端へ第３の抵抗を介し接続さ
れる基準電圧源と、前記基準電圧を調節して前記第１の
抵抗に流れる検出電流を変える調節手段と、前記第１の
抵抗の他端及び前記第２の抵抗の他端間にて電圧から前
記第１の抵抗に流れる電流を検出する検出端を具備する
ことを特徴とする電流検出回路。
と、前記第１の抵抗の一端に一端が接続される第２の抵
抗と、前記第２の抵抗の他端へ第３の抵抗を介し接続さ
れる基準電圧源と、前記基準電圧を調節して前記第１の
抵抗に流れる検出電流を変える調節手段と、前記第１の
抵抗の他端及び前記第２の抵抗の他端間にて電圧から前
記第１の抵抗に流れる電流を検出する検出端を具備する
ことを特徴とする電流検出回路。
【０００６】また、本発明は、一端を電源に接続され他
端をＦＥＴのドレインへ接続される電流検出用の第１の
抵抗と、入力信号が入力される前記ＦＥＴのゲートにコ
レクタがソースにエミッタが接続され入力信号を制限す
る第２のトランジスタと、前記第１の抵抗の一端に一端
が接続される第２の抵抗と、前記第２の抵抗の他端へ第
３の抵抗を介し接続される基準電圧源と、前記第１の抵
抗の他端にベースが接続され前記第２の抵抗と第３の抵
抗の接続点にエミッタが接続されコレクタが第２のトラ
ンジスタのベースへ接続され前記ベース−エミッタ間で
検出される電圧から前記第１の抵抗に流れる電流を検出
する第１のトランジスタと、前記ＦＥＴのソースから出
力信号を得る出力端を、具備する電流制限回路である。
端をＦＥＴのドレインへ接続される電流検出用の第１の
抵抗と、入力信号が入力される前記ＦＥＴのゲートにコ
レクタがソースにエミッタが接続され入力信号を制限す
る第２のトランジスタと、前記第１の抵抗の一端に一端
が接続される第２の抵抗と、前記第２の抵抗の他端へ第
３の抵抗を介し接続される基準電圧源と、前記第１の抵
抗の他端にベースが接続され前記第２の抵抗と第３の抵
抗の接続点にエミッタが接続されコレクタが第２のトラ
ンジスタのベースへ接続され前記ベース−エミッタ間で
検出される電圧から前記第１の抵抗に流れる電流を検出
する第１のトランジスタと、前記ＦＥＴのソースから出
力信号を得る出力端を、具備する電流制限回路である。
【０００７】また、本発明は、一端を電源に接続され他
端をＦＥＴのドレインへ接続される電流検出用の第１の
抵抗と、入力信号が入力される前記ＦＥＴのゲートにコ
レクタがソースにエミッタが接続され入力信号を制限す
る第２のトランジスタと、前記第１の抵抗の一端に一端
が接続される第２の抵抗と、前記第２の抵抗の他端へ第
３の抵抗を介し接続される基準電圧源と、前記第１の抵
抗の他端にベースが接続され前記第２の抵抗と第３の抵
抗の接続点にエミッタが接続されコレクタが第２のトラ
ンジスタのベースへ接続され前記ベース−エミッタ間で
検出される電圧から前記第１の抵抗に流れる電流を検出
する第１のトランジスタと、前記ＦＥＴのソースから出
力信号を得る出力端と、前記基準電圧を調節して前記Ｆ
ＥＴに流れる電流を制限する調節手段を、具備する電流
制限回路である。
端をＦＥＴのドレインへ接続される電流検出用の第１の
抵抗と、入力信号が入力される前記ＦＥＴのゲートにコ
レクタがソースにエミッタが接続され入力信号を制限す
る第２のトランジスタと、前記第１の抵抗の一端に一端
が接続される第２の抵抗と、前記第２の抵抗の他端へ第
３の抵抗を介し接続される基準電圧源と、前記第１の抵
抗の他端にベースが接続され前記第２の抵抗と第３の抵
抗の接続点にエミッタが接続されコレクタが第２のトラ
ンジスタのベースへ接続され前記ベース−エミッタ間で
検出される電圧から前記第１の抵抗に流れる電流を検出
する第１のトランジスタと、前記ＦＥＴのソースから出
力信号を得る出力端と、前記基準電圧を調節して前記Ｆ
ＥＴに流れる電流を制限する調節手段を、具備する電流
制限回路である。
【０００８】
【発明の実施の形態】本発明を図面を用いて説明する。
図１は本発明の電流制限回路の一実施例を示す回路図で
ある。図２は、本発明の電流検出回路の一実施例を示す
回路図である。図３は出力電圧に対する電流検出レベル
特性を示す図である。
図１は本発明の電流制限回路の一実施例を示す回路図で
ある。図２は、本発明の電流検出回路の一実施例を示す
回路図である。図３は出力電圧に対する電流検出レベル
特性を示す図である。
【０００９】図１に示す電流制限回路と図２に示す電流
検出回路の回路構成素子の符号を対応させて示す。本実
施例の電流制限回路には、電源＋Ｂに一端を接続し他端
をＦＥＴＱ１のドレインへ接続した抵抗Ｒ１がドレイン
電流を検出するために設けられる。抵抗Ｒ１が接続され
た一端の電源＋Ｂから抵抗Ｒ２とＲ３の直列回路を介し
て基準電圧源Ｅ２が接地され、基準電圧Ｅ２はＦＥＴＱ
１の電流を制限する電圧値に調整される。
検出回路の回路構成素子の符号を対応させて示す。本実
施例の電流制限回路には、電源＋Ｂに一端を接続し他端
をＦＥＴＱ１のドレインへ接続した抵抗Ｒ１がドレイン
電流を検出するために設けられる。抵抗Ｒ１が接続され
た一端の電源＋Ｂから抵抗Ｒ２とＲ３の直列回路を介し
て基準電圧源Ｅ２が接地され、基準電圧Ｅ２はＦＥＴＱ
１の電流を制限する電圧値に調整される。
【００１０】トランジスタＱ２は、抵抗Ｒ１とＦＥＴＱ
１のドレインとの接続点にベースが接続され、抵抗Ｒ２
とＲ３の接続点にエミッタが接続され、コレクタを抵抗
Ｒ４を介しトランジスタＱ３のベースに接続される。ト
ランジスタＱ２のベース−エミッタ間で検出された電圧
から抵抗Ｒ１に流れる電流を検出しトランジスタＱ３を
制御する。
１のドレインとの接続点にベースが接続され、抵抗Ｒ２
とＲ３の接続点にエミッタが接続され、コレクタを抵抗
Ｒ４を介しトランジスタＱ３のベースに接続される。ト
ランジスタＱ２のベース−エミッタ間で検出された電圧
から抵抗Ｒ１に流れる電流を検出しトランジスタＱ３を
制御する。
【００１１】トランジスタＱ３は、ＦＥＴＱ１が入力信
号ＩＮで作動されるゲートにはコレクタがソースにはエ
ミッタが接続されＦＥＴＱ１のゲート−ソース間の入力
信号電圧を規制する。ＦＥＴＱ１はゲートに入力された
信号を増幅し、ソースから出力端ＯＵＴへ増幅された信
号を出力する。ＦＥＴＱ１のソース電流は出力端ＯＵＴ
に接続される負荷の大小によって変動する。このソース
電流は供給される電源＋Ｂの容量によっても制限される
が、主に基準電圧Ｅ２で制限され過電流によるＦＥＴＱ
１の温度上昇等の弊害を防ぐ。
号ＩＮで作動されるゲートにはコレクタがソースにはエ
ミッタが接続されＦＥＴＱ１のゲート−ソース間の入力
信号電圧を規制する。ＦＥＴＱ１はゲートに入力された
信号を増幅し、ソースから出力端ＯＵＴへ増幅された信
号を出力する。ＦＥＴＱ１のソース電流は出力端ＯＵＴ
に接続される負荷の大小によって変動する。このソース
電流は供給される電源＋Ｂの容量によっても制限される
が、主に基準電圧Ｅ２で制限され過電流によるＦＥＴＱ
１の温度上昇等の弊害を防ぐ。
【００１２】特にＦＥＴＱ１にＭＯＳ−ＦＥＴを採用し
た場合では、ゲート−ソース間の電圧電流特性の素子間
で差が大きく、規制する必要がある。本実施例において
は、抵抗Ｒ１に発生する電圧をトランジスタＱ２のベー
ス−エミッタ間で検出するので、電流制限が開始される
電流値を高精度で規制することができる。また、トラン
ジスタを制限回路に用いたので、ＦＥＴのみの回路より
も電圧電流特性による負荷のばらつきがあっても出力さ
れる電流の上限を制限し、消費電流の上限が揃った回路
を提供することができる。本実施例によれば、ＦＥＴに
流れる電流を抵抗を介してトランジスタにて検出するの
で高精度で検出することができ、また基準電圧を調節し
て電流を負荷特性に合わせて制限をすることができる。
た場合では、ゲート−ソース間の電圧電流特性の素子間
で差が大きく、規制する必要がある。本実施例において
は、抵抗Ｒ１に発生する電圧をトランジスタＱ２のベー
ス−エミッタ間で検出するので、電流制限が開始される
電流値を高精度で規制することができる。また、トラン
ジスタを制限回路に用いたので、ＦＥＴのみの回路より
も電圧電流特性による負荷のばらつきがあっても出力さ
れる電流の上限を制限し、消費電流の上限が揃った回路
を提供することができる。本実施例によれば、ＦＥＴに
流れる電流を抵抗を介してトランジスタにて検出するの
で高精度で検出することができ、また基準電圧を調節し
て電流を負荷特性に合わせて制限をすることができる。
【００１３】本実施例はＦＥＴのシングル回路構成で説
明したがプッシュプル構成であっても同様に本発明を適
用することができる。
明したがプッシュプル構成であっても同様に本発明を適
用することができる。
【００１４】
【発明の効果】本発明によれば、電流検出回路に基準電
圧を設け設定調節して出力電流を制限をすることができ
る。
圧を設け設定調節して出力電流を制限をすることができ
る。
【図１】本発明の電流制限回路の一実施例を示す回路
図。
図。
【図２】本発明の電流検出回路の一実施例を示す回路
図。
図。
【図３】出力電圧に対する電流検出レベル特性を示す
図。
図。
Ｑ１ ＦＥＴ Ｑ２，Ｑ３ トランジスタ ＺＤ１ ツェナーダイオード
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１０月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図４
【補正方法】追加
【補正内容】
【図４】従来の電流制限回路を示す回路図。
Claims (4)
- 【請求項１】 電流検出用の第１の抵抗と、 前記第１の抵抗の一端に一端が接続される第２の抵抗
と、 前記第２の抵抗の他端へ第３の抵抗を介し接続される基
準電圧源と、 前記第１の抵抗の他端及び前記第２の抵抗の他端間にて
電圧から前記第１の抵抗に流れる電流を検出する検出端
を具備することを特徴とする電流検出回路。 - 【請求項２】 電流検出用の第１の抵抗と、 前記第１の抵抗の一端に一端が接続される第２の抵抗
と、 前記第２の抵抗の他端へ第３の抵抗を介し接続される基
準電圧源と、 前記基準電圧を調節して前記第１の抵抗に流れる検出電
流を変える調節手段と、 前記第１の抵抗の他端及び前記第２の抵抗の他端間にて
電圧から前記第１の抵抗に流れる電流を検出する検出端
を具備することを特徴とする電流検出回路。 - 【請求項３】 一端を電源に接続され他端をＦＥＴの
ドレインへ接続される電流検出用の第１の抵抗と、 入力信号が入力される前記ＦＥＴのゲートにコレクタが
ソースにエミッタが接続され入力信号を制限する第２の
トランジスタと、 前記第１の抵抗の一端に一端が接続される第２の抵抗
と、 前記第２の抵抗の他端へ第３の抵抗を介し接続される基
準電圧源と、 前記第１の抵抗の他端にベースが接続され前記第２の抵
抗と第３の抵抗の接続点にエミッタが接続されコレクタ
が第２のトランジスタのベースへ接続され前記ベース−
エミッタ間で検出される電圧から前記第１の抵抗に流れ
る電流を検出する第１のトランジスタと、 前記ＦＥＴのソースから出力信号を得る出力端を、具備
することを特徴とする電流制限回路。 - 【請求項４】 一端を電源に接続され他端をＦＥＴの
ドレインへ接続される電流検出用の第１の抵抗と、 入力信号が入力される前記ＦＥＴのゲートにコレクタが
ソースにエミッタが接続され入力信号を制限する第２の
トランジスタと、 前記第１の抵抗の一端に一端が接続される第２の抵抗
と、 前記第２の抵抗の他端へ第３の抵抗を介し接続される基
準電圧源と、 前記第１の抵抗の他端にベースが接続され前記第２の抵
抗と第３の抵抗の接続点にエミッタが接続されコレクタ
が第２のトランジスタのベースへ接続され前記ベース−
エミッタ間で検出される電圧から前記第１の抵抗に流れ
る電流を検出する第１のトランジスタと、 前記ＦＥＴのソースから出力信号を得る出力端と、 前記基準電圧を調節して前記ＦＥＴに流れる電流を制限
する調節手段を、具備することを特徴とする電流制限回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20711897A JPH1138048A (ja) | 1997-07-16 | 1997-07-16 | 電流検出回路及び電流制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20711897A JPH1138048A (ja) | 1997-07-16 | 1997-07-16 | 電流検出回路及び電流制限回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1138048A true JPH1138048A (ja) | 1999-02-12 |
Family
ID=16534500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20711897A Withdrawn JPH1138048A (ja) | 1997-07-16 | 1997-07-16 | 電流検出回路及び電流制限回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1138048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010103707A (ja) * | 2008-10-22 | 2010-05-06 | Canon Inc | チャージポンプ回路、及びクロック生成器 |
-
1997
- 1997-07-16 JP JP20711897A patent/JPH1138048A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010103707A (ja) * | 2008-10-22 | 2010-05-06 | Canon Inc | チャージポンプ回路、及びクロック生成器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |