JPH1138093A - Ｉｃテスタ - Google Patents

Abstract

(57)【要約】 【課題】 遅延回路を削減でき、設計が容易なＩＣテス
タを実現することを目的にする。 【解決手段】 本装置は、クロック信号の整数倍の周期
の仮レート信号を発生するレートジェネレータを有し、
仮レート信号とクロック信号とを少なくとも１つの回路
ブロック（パターンジェネレータ，パターンメモリ，エ
ッジジェネレータ）に入力し、クロック信号により仮レ
ート信号をリタイミングして、仮レート信号をレート信
号として用いることを特徴とする装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、被試験対象（Ｉ
Ｃ，ＬＳＩ等）の試験を行なうＩＣテスタに関し、特に
遅延回路を削減でき、設計が容易なＩＣテスタに関する
ものである。

【０００２】

【従来の技術】ＩＣテスタは、被試験対象（以下ＤＵＴ
と略す）に試験パターンを与え、この試験パターンに基
づいて被試験対象が出力した応答信号と期待値パターン
とを比較して、被試験対象の合否を判定するものであ
る。

【０００３】ＩＣテスタの内部では、レートジェネレー
タが出力するレート信号に基づいて、パターンジェネレ
ータはパターンアドレスを出力する。レート信号は、被
試験対象のテストサイクルを示す信号である。そして、
パターンジェネレータが出力するパターンアドレスによ
りパターンメモリがパターンデータを出力している。こ
のパターンデータは、試験パターンと期待値パターンと
フォーマッタ情報等により構成される。

【０００４】このような装置を従来の構成を図６に示
す。図において、１はレートジェネレータで、ＲＴＴＣ
（リアルタイム・タイミング・コントロール）アドレス
（ＲＡ）を入力し、レート信号を発生する。レートジェ
ネレータ１は、クロック発生回路１１と低分解能レート
発生回路１２とプログラマブルディレイライン１３とで
構成される。

【０００５】低分解能レート発生回路１２は、レート信
号の粗い分解能のタイミングを発生する回路で、内部に
レート信号の周期情報が予め格納されている。このメモ
リはＲＴＴＣアドレスによりその情報が出される。この
動作は、クロック発生回路１１が発生する基準クロック
のパルス数が周期情報の粗い部分と一致したところでパ
ルスを発生する。すなわち、ＲＴＴＣアドレスに対応し
たタイミングで、クロック周期に等しい分解能を持つレ
ート信号を発生する。プログラマブルディレイライン１
３は、低分解能レート発生回路１２の内部メモリに格納
された周期情報の細かい部分で制御され、低分解能レー
ト発生回路１２が出力するレート信号の分解能を細かく
してレート信号として出力する。このレート信号の周期
は実際にテストに使用されるタイミングとなる。その分
解能は一般に数十ｐｓないし数百ｐｓの値である。

【０００６】２はパターンジェネレータで、レートジェ
ネレータ１からレート信号を入力し、ＲＴＴＣアドレス
とパターンアドレス（ＰＡ）とを出力する。これらは、
レート信号に同期して出力される。３はパターンメモリ
で、レートジェネレータ１からのレート信号とパターン
ジェネレータ２からのパターンアドレスとを入力し、パ
ターンデータ（試験パターン，期待値パターン，フォー
マット情報等）を出力する。４はバッファで、レートジ
ェネレータ１からのレート信号を分配する。

【０００７】５はピンエレクトロニクスボードで、テス
トヘッド内に複数枚円周に放射状に配置され、エッジジ
ェネレータ６とピンエレクトロニクス７とを搭載する。
エッジジェネレータ６は、バッファ４からのレート信号
と、パターンジェネレータ２からのＲＴＴＣアドレス
と、パターンメモリ３からパターンデータ（ＰＤ）とを
入力する。そして、エッジジェネレータ６は、プログラ
マブルディレイライン６１，６２とエッジタイミング情
報発生回路６３とからなる。実際には、エッジジェネレ
ータ６は、複雑な制御を行なっており、パターンデータ
中のドライバデータ，ドライバイネーブル／ディセーブ
ル，フォーマット情報によりエッジ起動制御を行なって
いる。

【０００８】プログラマブルディレイライン６１は、バ
ッファ４からのレート信号を入力し、バッファ４の分配
によって生じたレート信号のスキューを補正する。プロ
グラマブルディレイライン６２は、プログラマブルディ
レイライン６１からのレート信号を入力し、エッジを出
力する。このエッジの分解能は一般的に数十ｐｓないし
数百ｐｓの値である。

【０００９】エッジタイミング情報発生回路６３は、複
数あり、内部にメモリを有し、エッジのタイミングの情
報が予め格納されており、ＲＴＴＣアドレスにより遅延
のデータがプログラマブルディレーライン６２に出力さ
れる。

【００１０】ピンエレクトロニクス７は、複数のピン分
あり、ドライバ、コンパレータ、アクティブロード等を
含む回路ブロックで、被試験対象（ＤＵＴ）８に接続さ
れ、エッジ信号に基づいて試験信号を出力する。

【００１１】このような装置の動作を以下で説明する。
レートジェネレータ１は、ＲＴＴＣアドレスに基づい
て、レート信号を出力する。このレート信号を受けて、
パターンジェネレータ２は、ＲＴＴＣアドレスをレート
ジェネレータ１に出力すると共に、パターンアドレスを
出力する。そして、パターンアドレスを入力したパター
ンメモリ３は、レート信号に同期してパターンデータを
出力する。

【００１２】バッファ４は、レートジェネレータ１から
のレート信号を分配し、分配されたレート信号を、エッ
ジジェネレータ６は入力する。そして、エッジジェネレ
ータ６は、レート信号とパターンジェネレータ２が出力
するＲＴＴＣアドレスとパターンメモリからのパターン
データとに基づいて、エッジ信号をピンエレクトロニク
ス７に出力する。ピンエレクトロニクス７は、エッジ信
号により試験信号を生成し、被試験対象８に出力する。

【００１３】

【発明が解決しようとする課題】このような装置では、
以下のような問題点があった。各ボード（レートジェネ
レータ１，パターンジェネレータ２，パターンメモリ
３，エッジジェネレータ６）は、各ボードの生成する信
号は互いに複雑な因果関係をなしている。そのため、各
ボードに入力されるレート信号を調整し、各ボードが生
成する信号のタイミングを適切に合わせている。

【００１４】このため、各ボード間の調整のため、遅延
回路を多用してレート信号を調整しなければならない。
すなわち、遅延回路を多用するということは、回路規模
が大きくなってしまう。また、レート信号の遅延量で各
ボード間のタイミング調整を考えなければならないの
で、どこでどれだけ遅延しているのかを熟考の上、回路
設計を行なわなければならないという問題点があった。

【００１５】そこで、本発明の目的は、遅延回路を削減
でき、設計が容易なＩＣテスタを実現することにある。

【００１６】

【課題を解決するための手段】本発明は、クロック信号
の整数倍の周期の仮レート信号を発生するレートジェネ
レータを有し、仮レート信号とクロック信号とを少なく
とも１つの回路ブロックに入力し、クロック信号により
仮レート信号をリタイミングして、仮レート信号をレー
ト信号として用いることを特徴とするものである。

【００１７】このような本発明では、レートジェネレー
タは、クロック信号とクロック信号の整数倍の周期の仮
レート信号を出力する。回路ブロックは、このクロック
信号と仮レート信号とを入力し、クロック信号で仮レー
ト信号をリタイミングし、リタイミングされた仮レート
信号をレート信号として各種信号処理を行なう。

【００１８】

【発明の実施の形態】以下図面を用いて本発明を説明す
る。図１は本発明の一実施の形態を示した構成図であ
る。図６と同一のものは同一符号を付して説明を省略す
る。図において、１０はレートジェネレータで、ＲＴＴ
Ｃ（リアルタイム・タイミング・コントロール）アドレ
スを入力し、クロック信号とクロック信号の整数倍の周
期の仮レート信号を発生する。レートジェネレータ１０
はクロック発生回路１１と低分解能レート発生回路１２
とで構成される。

【００１９】２０はパターンジェネレータで、レートジ
ェネレータ１０からクロック信号と仮レート信号とを入
力し、ＲＴＴＣアドレスとパターンアドレスとを出力す
る。これらＲＴＴＣアドレスとパターンアドレスとは、
クロック信号により仮レート信号がリタイミングされ、
このリタイミングされた仮レート信号に同期して出力さ
れる。

【００２０】３０はパターンメモリで、レートジェネレ
ータ１０からのクロック信号と仮レート信号とパターン
ジェネレータ２０からのパターンアドレスとを入力し、
パターンデータ（試験パターン，期待値パターン等）を
出力する。４１はバッファで、レートジェネレータ１０
からのクロック信号を分配する。４２はバッファで、レ
ートジェネレータ１０からの仮レート信号を分配する。

【００２１】ピンエレクトロニクスボード５は、テスト
ヘッド内に複数枚円周に放射状に上配置されるプリント
基板で、複数のエッジジェネレータ６０と複数のピンエ
レクトロニクス７とを搭載する。エッジジェネレータ６
０は、バッファ４１からのクロック信号と、バッファ４
２からの仮レート信号と、パターンジェネレータ２０か
らのＲＴＴＣアドレスと、パターンメモリ３０からのパ
ターンデータとを入力する。そして、エッジジェネレー
タ６０は、エッジタイミング情報発生回路６４とプログ
ラマブルディレイライン６５，６６とからなる。エッジ
ジェネレータ６０は、複雑な制御を行なっており、パタ
ーンデータ中のドライバデータ，ドライバイネーブル／
ディセーブル，フォーマット情報によりエッジ起動制御
を行なっている。

【００２２】リタイミング手段であるエッジタイミング
発生回路６４は、クロック信号と仮レート信号とを入力
し、仮レート信号をクロック信号でリタイミングする。
そして、内部にメモリを有し、レート信号の細かい周期
情報（レート端数情報）と、エッジのタイミングの情報
とが予め格納されており、ＲＴＴＣアドレスにより遅延
データをプログラマブルディレーライン６５，６６に出
力する。

【００２３】プログラマブルディレイライン６５は、エ
ッジタイミング発生回路６４からの仮レート信号を入力
し、エッジタイミング発生回路６４からの遅延データに
より、実際のテストに用いられるレート信号とする。プ
ログラマブルディレイライン６６は、プログラマブルデ
ィレイライン６５からのレート信号を入力し、エッジタ
イミング発生回路６４からの遅延データにより、エッジ
を出力する。このエッジの分解能は一般的に数十ｐｓな
いし数百ｐｓの値である。

【００２４】ピンエレクトロニクス７は、エッジジェネ
レータ６０が出力するエッジ信号に基づいて試験信号を
被試験対象８に出力する。

【００２５】さらに、要部の具体的構成を図２に示し、
説明する。図において、レートジェネレータ１０とパタ
ーンジェネレータ２０とは同じ筐体内に設けられ、バッ
クプレーン１００により電気的に接続される。そして、
パターンメモリ３０は、バッファボード９０と同一の筐
体に設けられ、バックプレーン２００により電気的に接
続される。バッファボード９０は、レートジェネレータ
１０からのクロック信号と仮レート信号とを入力し、仮
レート信号をクロック信号でリタイミングし、バックプ
レーン２００を介してパターンメモリ３０に、クロック
信号と仮レート信号とを出力する。そして、バックプレ
ーン１００とバックプレーン２００とは、信号が同じ遅
延量に設計されている。

【００２６】レートジェネレータ１０において、１４は
出力バッファで、クロック発生回路１１からのクロック
信号を入力し、低分解能レート発生器１２にクロック信
号を出力する。１５は出力バッファで、クロック発生回
路１１からのクロック信号を入力し、ピンエレクトロニ
クスボード５側にクロック信号を出力すると共に、同軸
ケーブル３０１，３０２にクロック信号を出力する。同
軸ケーブル３０１，３０２は、同じ長さ、つまり、同じ
遅延量である。１６は入力バッファで、同軸ケーブル３
０１からのクロック信号を入力する。１７は出力バッフ
ァで、入力バッファ１６からのクロック信号を入力し、
バックプレーン１００に出力する。１８，１９は出力ラ
ッチで、出力バッファ１４からのクロック信号で、低分
解能レート発生器１２が出力する仮レート信号をラッチ
し、リタイミングを行なう。そして、出力ラッチ１８
は、ピンエレクトロニクスボード５側に仮レート信号を
出力すると共に、バッファ４と同軸ケーブル３０３に仮
レート信号を出力する。出力ラッチ１９は、バックプレ
ーン１００を介してパターンジェネレータ２０に仮レー
ト信号を出力する。

【００２７】パターンジェネレータ２０において、２１
は入力バッファで、出力バッファ１７からのクロック信
号をバックプレーン１００を介して入力する。２２は入
力ラッチで、出力ラッチ１９からの仮レート信号をバッ
クプレーン１００を介して入力し、入力バッファ２１か
らのクロック信号によりリタイミングを行なう。２３は
出力ラッチで、入力ラッチ２２でリタイミングした仮レ
ート信号により生成されたＲＴＴＣアドレスとパターン
アドレスとを、入力バッファ２１からのクロック信号に
よりリタイミングを行い、出力する。ＲＴＴＣアドレス
は、バックプレーン１００を介して低分解能レート発生
器１２に入力する。

【００２８】バッファボード９０において、９１は入力
バッファで、出力バッファ１５からのクロック信号を同
軸ケーブル３０２を介して入力する。９２は出力バッフ
ァで、入力バッファ９１からのクロック信号を入力し、
バックプレーン２００を介してパターンメモリ３０に出
力する。そして、入力バッファ９１から出力バッファ９
２までの信号ラインは、入力バッファ１６から出力バッ
ファ１７までの信号ラインの長さと同一、つまり、同じ
遅延量にされている。９３は入力ラッチで、出力ラッチ
１８が出力した仮レート信号を同軸ケーブル３０３を介
して入力し、入力バッファ９１が出力するクロック信号
でリタイミングを行なう。９４はラッチで、入力ラッチ
９３からの仮レート信号を入力し、入力バッファ９１が
出力するクロック信号によりリタイミングを行なう。９
５は出力ラッチで、ラッチ９４が出力する仮レート信号
を入力し、入力バッファ９１が出力するクロック信号に
より仮レート信号をリタイミングし、バックプレーン２
００を介してパターンメモリ３０に出力する。

【００２９】パターンメモリ３０において、３１は入力
バッファで、出力バッファ９２からのクロック信号をバ
ックプレーン２００を介して入力する。３２は入力ラッ
チで、出力ラッチ９５が出力する仮レート信号をバック
プレーン２００を介して入力し、入力バッファ３１が出
力するクロック信号によりリタイミングを行なう。３３
は出力ラッチで、出力ラッチ２３が出力するパターンア
ドレスと入力ラッチ３２が出力する仮レート信号とに基
づいて生成されたパターンデータを、入力バッファ３１
が出力するクロック信号によりリタイミングを行い、ピ
ンエレクトロニクスボード５に出力する。ここで、出力
ラッチ２３が出力するパターンアドレスは、バッファボ
ード９０と同等のボードとバックプレーン２００とを介
して入力される。

【００３０】このような装置の動作を以下で説明する。
図３は図１，２の装置の動作を説明するタイミングチャ
ートである。クロック発生回路１１は、クロック信号
（ＣＬＫ０）を発生する。このクロック信号（ＣＬＫ
０）を受けて、バッファ１４はクロック信号（ＣＬＫ
１）を出力する。このクロック信号（ＣＬＫ１）を受け
て、クロック信号の整数（３）倍の周期の仮レート信号
を出力する。この仮レート信号は、出力ラッチ１８でク
ロック信号（ＣＬＫ１）の立ち下がりでリタイミングさ
れ、仮レート信号（ＲＡＴＥ０）をピンエレクトロニク
スボード５側と同軸ケーブル３０３とに出力する。ま
た、出力ラッチ１９は、低分解能レート発生回路１２が
出力する仮レート信号をクロック信号（ＣＬＫ１）の立
ち上がりでリタイミングし、仮レート信号（ＲＡＴＥ
１）を出力する。

【００３１】そして、出力バッファ１５は、クロック信
号（ＣＬＫ０）を受けて、同軸ケーブル３０１，３０２
に出力すると共に、ピンエレクトロニクスボード５側に
出力する。同軸ケーブル３０１から、入力バッファ１６
はクロック信号を受けて、出力バッファ１７にクロック
信号を出力する。出力バッファ１７は入力したクロック
信号をバックプレーン１００に出力する。入力バッファ
２１は、出力バッファ１７が出力したクロック信号をバ
ックプレーン１００を介して入力し、クロック信号（Ｃ
ＬＫ２）を出力する。入力ラッチ２２は、出力ラッチ１
９が出力する仮レート信号（ＲＡＴＥ１）がバックプレ
ーン１００を介して遅延した仮レート信号（ＲＡＴＥ
２）を入力する。そして、入力バッファ２１は、クロッ
ク信号（ＣＬＫ２）の立ち上がりにより、仮レート信号
（ＲＡＴＥ２）をリタイミングし、仮レート信号（ＲＡ
ＴＥ３）を出力する。この仮レート信号（ＲＡＴＥ３）
により、パターンアドレスとＲＴＴＣアドレスとを生成
する。そして、出力ラッチ２３で、入力バッファ２１が
出力するクロック信号（ＣＬＫ２）でリタイミングし
て、クロック発生回路１２にバックプレーン１００を介
して出力すると共に、パターンメモリ３０側に出力す
る。

【００３２】入力バッファ９１は、同軸ケーブル３０１
と同じ遅延量、つまり、同じ長さの同軸ケーブル３０２
を介した出力バッファ１５からのクロック信号を入力
し、クロック信号（ＣＬＫ３）を出力する。このクロッ
ク信号（ＣＬＫ３）を出力バッファ９２は、入力バッフ
ァ１６と出力バッファ１７との間の信号ラインと同じ遅
延量の信号ラインを介して出力バッファ９２に入力す
る。入力ラッチ９３は、出力ラッチ１８が出力する仮レ
ート信号（ＲＡＴＥ０）が同軸ケーブル３０３により遅
延した仮レート信号（ＲＡＴＥ４）を入力する。この仮
レート信号（ＲＡＴＥ４）を、入力バッファ９１が出力
するクロック信号（ＣＬＫ３）の立ち上がりによりリタ
イミングし、レート信号（ＲＡＴＥ５）を出力する。ラ
ッチ９４は、入力ラッチ９３が出力するレート信号（Ｒ
ＡＴＥ５）を入力し、入力バッファ９１が出力するクロ
ック信号（ＣＬＫ３）の立ち下がりにより、リタイミン
グする。ラッチ９４から信号線により遅延された仮レー
ト信号（ＲＡＴＥ６）を出力ラッチ９５に入力し、クロ
ック信号（ＣＬＫ３）の立ち上がりでリタイミングし、
仮レート信号（ＲＡＴＥ７）を出力する。

【００３３】入力バッファ３１は、出力バッファ９２が
出力するクロック信号を、バックプレーン１００と同じ
遅延量のバックプレーン２００を介して入力し、クロッ
ク信号（ＣＬＫ４）を出力する。つまり、出力バッファ
１５から入力バッファ２１までの遅延量と、出力バッフ
ァ１５から入力バッファ３１までの遅延量が同一とな
る。これにより、入力バッファ１２が出力するクロック
信号（ＣＬＫ２）と入力バッファ３１が出力するクロッ
ク信号（ＣＬＫ４）とが同期している。入力ラッチ３２
は、出力ラッチ９５が出力する仮レート信号（ＲＡＴＥ
７）がバックプレーン２００を介して遅延した仮レート
信号（ＲＡＴＥ８）を入力する。そして、入力バッファ
３１が出力するクロック信号（ＣＬＫ４）の立ち下がり
により、リタイミングし、仮レート信号（ＲＡＴＥ９）
を出力する。この仮レート信号（ＲＡＴＥ９）とパター
ンジェネレータ２０の出力ラッチ２３が出力するパター
ンアドレスとにより、パターンデータを生成し、出力ラ
ッチ３３で、入力バッファ３１が出力するクロック信号
（ＣＬＫ４）の立ち下がりでリタイミングして出力す
る。

【００３４】エッジタイミング発生回路６４は、出力バ
ッファ１５からバッファ４１を介したクロック信号と出
力ラッチ１８からバッファ４２を介した仮レート信号と
を入力し、クロック信号で仮レート信号をリタイミング
してプログラマブルディレーライン６５に出力する。そ
して、パターンジェネレータが出力するＲＴＴＣアドレ
スに基づいて、プログラマブルディレーライン６５，６
６に遅延データを与える。そして、プログラマブルディ
レーライン６５は、仮レート信号を遅延して、実際のテ
ストのレート信号とする。このレート信号を、プログラ
マブルディレーライン６６は遅延してエッジ信号を出力
する。このエッジ信号を、ピンエレクトロニクス７は入
力し、試験信号を生成し、被試験対象に与える。

【００３５】このような本発明では、レートジェネレー
タ１０は、クロック信号の整数倍の仮レート信号を出力
し、この仮レート信号とクロック信号とをパターンジェ
ネレータ２０とパターンメモリ３０とに入力して、クロ
ック信号により仮レート信号をリタイミングする。この
リタイミングされた仮レート信号に基づいて、パターン
ジェネレータ２０またはパターンメモリ３０は動作す
る。つまり、仮レート信号の最終的なタイミングは、ク
ロック信号で決まる。

【００３６】クロック信号は、一般的に水晶発振器と分
周器とで作られ、信号線とバッファを通るだけなので、
各ボード間のタイミングのずれが少ない。従って、クロ
ック信号を補正する必要がない。従って、クロック信号
でリタイミングされた仮レート信号を用いるので、信号
の不確定要素が少なくなり、回路規模の縮小にも有用
で、タイミング管理が容易で、設計が容易にできる。

【００３７】そして、パターンジェネレータとパターン
メモリとに入力するクロック信号を同期させることによ
り、パターンジェネレータが出力するパターンアドレス
をパターンメモリに入力させるタイミングの設計が容易
になる。

【００３８】その上、ピンエレクトロニクスボードが搭
載されるテストヘッドと、レートジェネレータ等が搭載
される筐体とは、離れているため、数多くのケーブルに
よってつながれている。テストヘッドは、一般にヘッド
の向きの変更を行なうものであるため、多くのケーブル
配線により操作性が阻害されている。このため、ケーブ
ルの削減を行なう必要性がある。そこで、パターンメモ
リが出力するパターンデータをシリアルデータとして送
信している。

【００３９】ここで、従来のパターンメモリ３の構成例
を図４に示し説明する。図において、３ａはディレーラ
インで、レート信号を遅延し、タイミング調整を行な
う。３ｂはディレーラインで、ディレーライン３ａが出
力するレート信号を入力し、遅延を行い、タイミング調
整を行なう。３ｃはクロック発生器で、ディレーライン
３ｂが出力するレート信号を入力し、レート信号より周
期が短いクロック信号をレート信号のタイミングで出力
する。３ｄは入力ラッチで、パターンアドレスを入力
し、ディレーライン３ａが出力するレート信号によりリ
タイミングを行なう。３ｅはメモリで、入力ラッチ３ｄ
が出力するパターンアドレスに対応したパターンデータ
を出力する。３ｆはラッチで、メモリ３ｅが出力するパ
ターンデータを入力し、ディレーライン３ｂが出力する
レート信号によりリタイミングする。３ｇはパラレル／
シリアル変換器で、ラッチ３ｆが出力するパターンデー
タを入力し、クロック発生器３ｃが出力するクロック信
号によりシリアル信号に変換する。

【００４０】エッジタイミング発生回路６４は、出力バ
ッファ１５からのバッファ４１を介したクロック信号と
出力ラッチ１８からのバッファ４２を介した仮レート信
号とを入力し、仮レート信号をクロック信号でリタイミ
ングした仮レート信号を出力する。そして、ＲＴＴＣア
ドレスにより、遅延データをプログラマブルディレーラ
イン６５，６６に与える。プロブラマブルディレーライ
ン６５は、エッジタイミング発生回路６４からの仮レー
ト信号を遅延して、クロック信号の周期分解能より細か
い分解能の実際のレート信号にする。そして、プロブラ
マブルディレーライン６６は、プロブラマブルディレー
ライン６５からのレート信号を遅延して、エッジ信号を
出力する。エッジ信号をピンエレクトロニクス７に入力
し、試験信号を作成して被試験対象８に出力する。

【００４１】このような装置では、パラレル／シリアル
変換を行なうためのクロック信号が必要であるため、ク
ロック発生器３ｃが必要である。しかし、クロック発生
器３ｃは、一般的にレート信号を遅延してクロック信号
を生成しているため、ディレーラインが必要である。

【００４２】しかし、本発明ではクロック発生器３ｃを
必要としない。このような構成の概略図を図５に示す。
図２と同一のものは同一符号を付して説明を省略する。
図において、３４は入力ラッチで、パターンアドレスを
入力し、入力ラッチ３２が出力する仮レート信号により
パターンアドレスをリタイミングする。３５はメモリ
で、入力ラッチ３４が出力するパターンアドレスに対応
したパターンデータ（パラレルデータ）を出力する。３
６はパラレル／シリアル変換器で、出力ラッチ３３が出
力するパターンデータをクロック信号に基づいてシリア
ルデータに変換する。

【００４３】すなわち、レートジェネレータ１０が出力
するクロック信号をパラレル／シリアル変換器３６に用
いればよいので、容易にパラレル／シリアル変換を行な
うことができる。

【００４４】さらに、テストヘッド側で、エッジタイミ
ング発生回路６４とプログラマブルディレーライン６５
とにより、仮レート信号とクロック信号とにより、実際
のテストのレート信号を作成する。これにより、クロッ
ク信号のスキューが実際のテストのレート信号にきいて
くるが、クロック信号はスキューが小さいので、スキュ
ーを補正する必要がない。

【００４５】また、クロック信号のジッタが実際のテス
トのレート信号のタイミングの精度にきいてくるが、ク
ロック信号が常時発生しているので、レート信号よりジ
ッタの測定・評価がし易い。これにより、ＩＣテスタの
開発効率を上げることができる。

【００４６】以上のように、レートジェネレータ１０が
出力するクロック信号と仮レート信号とを回路ブロック
に入力し、クロック信号で仮レート信号をリタイミング
することにより、タイミング設計が容易、つまり、回路
設計が容易なＩＣテスタを実現することができる。ここ
で、回路ブロックとは、回路の機能ブロックを示す。具
体的には、パターンジェネレータ２０、パターンメモリ
３０、エッジジェネレータ６０等を示す。

【００４７】なお、本発明でいう信号ラインとは、信号
が通過する回路も含む。また、クロック信号と仮レート
信号とを入力する回路ブロックは、ユーザの要求によっ
て設計されるオプションの回路ブロックも、本発明に含
まれる。すなわち、この回路ブロックも他の回路ブロッ
クとのタイミング調整が必要であるが、クロック信号で
仮レート信号をリタイミングして用いるので、容易に回
路設計を行なうことができる。

【００４８】

【発明の効果】本発明によれば、以下のような効果があ
る。請求項１によれば、レートジェネレータが出力する
クロック信号とクロック信号の整数倍の周期の仮レート
信号とを回路ブロックに入力し、クロック信号で仮レー
ト信号をリタイミングすることにより、タイミング設計
が容易、つまり、回路設計が容易なＩＣテスタを実現す
ることができる。

【００４９】請求項２によれば、クロック信号でリタイ
ミングされた仮レート信号を、パターンジェネレータや
パターンメモリを用いるので、仮レート信号の不確定要
素が少なくなり、タイミング調整が必要ないので回路規
模の縮小にも有用で、タイミング管理が容易で、設計が
容易にできる。

【００５０】請求項３，４によれば、パターンジェネレ
ータとパターンメモリとに入力するクロック信号を同期
させることにより、パターンジェネレータが出力するパ
ターンアドレスをパターンメモリに入力させるタイミン
グの設計が容易になる。

【００５１】請求項５によれば、レートジェネレータが
出力するクロック信号をパラレル／シリアル変換器に用
いればよいので、容易にパラレル／シリアル変換を行な
うことができる。

【００５２】請求項６によれば、テストヘッド側で、リ
タイミング手段とプログラマブルディレーラインとによ
り、仮レート信号とクロック信号とにより、実際のテス
トのレート信号を作成する。これにより、クロック信号
のスキューが実際のテストのレート信号にきいてくる
が、クロック信号はスキューが小さいので、スキューを
補正する必要がない。

【００５３】また、クロック信号のジッタが実際のテス
トのレート信号のタイミングの精度にきいてくるが、ク
ロック信号が常時発生しているので、レート信号よりジ
ッタの測定・評価がし易い。これにより、ＩＣテスタの
開発効率を上げることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態を示した構成図である。

【図２】図１の装置の要部の具体的構成を示した図であ
る。

【図３】図１，２の装置の動作を示したタイミングチャ
ートである。

【図４】従来のパターンメモリ３の構成概略図である。

【図５】パターンメモリ３０の具体的構成図である。

【図６】従来のＩＣテスタの構成図である。

【符号の説明】

８ 被試験対象 １０ レートジェネレータ ２０ パターンジェネレータ ３０ パターンメモリ ３６ パラレル／シリアル変換器 ６４ エッジタイミング発生回路 ６５ プログラマブルディレーライン

Claims (6)

【特許請求の範囲】
1. 【請求項１】 クロック信号の整数倍の周期の仮レート
   信号を発生するレートジェネレータを有し、仮レート信
   号とクロック信号とを少なくとも１つの回路ブロックに
   入力し、クロック信号により仮レート信号をリタイミン
   グして、仮レート信号をレート信号として用いることを
   特徴とするＩＣテスタ。
2. 【請求項２】 クロック信号の整数倍の周期の仮レート
   信号を発生するレートジェネレータと、 このレートジェネレータが出力するクロック信号と仮レ
   ート信号とを入力し、仮レート信号をクロック信号でリ
   タイミングを行い、仮レート信号に基づいてパターンア
   ドレスを出力するパターンジェネレータと、 このパターンジェネレータからパターンアドレスを入力
   し、前記レートジェネレータが出力するクロック信号と
   仮レート信号とを入力し、仮レート信号をクロック信号
   でリタイミングを行い、仮レート信号に基づいてパター
   ンデータを出力するパターンメモリと、を有し、前記パ
   ターンデータにより被試験対象の試験を行なうことを特
   徴とするＩＣテスタ。
3. 【請求項３】 パターンジェネレータに入力されるクロ
   ック信号とパターンメモリに入力されるクロック信号と
   を同期させることを特徴とする請求項２記載のＩＣテス
   タ。
4. 【請求項４】 レートジェネレータからパターンジェネ
   レータまでのクロック信号が通過する信号ラインとレー
   トジェネレータからパターンメモリまでのクロック信号
   が通過する信号ラインとの遅延量を同一にすることを特
   徴とする請求項２記載のＩＣテスタ。
5. 【請求項５】 パターンメモリに、クロック信号により
   パターンデータをパラレル／シリアル変換するパラレル
   ／シリアル変換部を設け、シリアル信号でパターンデー
   タを送信することを特徴とする請求項２，３または４記
   載のＩＣテスタ。
6. 【請求項６】 レートジェネレータが出力するクロック
   信号と仮レート信号とを入力し、仮レート信号をクロッ
   ク信号によりリタイミングするリタイミング手段と、 このリタイミング手段からの仮レート信号を入力し、実
   際のテストのレート信号を出力するプログラマブルディ
   レーラインと、をテストヘッドに設けたことを特徴とす
   る請求項２，３，４または５記載のＩＣテスタ。